CN114600250A - 碳化硅半导体装置及碳化硅半导体装置的制造方法 - Google Patents

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畑山智亮
增田健良
原田信介
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Abstract

碳化硅半导体装置具有碳化硅基板、第一电极及第二电极。碳化硅基板具有第一主面、第二主面、第一杂质区域、第二杂质区域及第三杂质区域。第一电极在第一主面处与第二杂质区域及第三杂质区域的各自相接。第二电极在第二主面处与第一杂质区域相接。第二杂质区域包含第一区域和处于第一区域与第二主面之间且与第一区域相接的第二区域。第一区域的杂质浓度为6×1016cm‑3以上。

Description

碳化硅半导体装置及碳化硅半导体装置的制造方法
技术领域
本公开涉及碳化硅半导体装置及碳化硅半导体装置的制造方法。本申请主张基于2019年10月29日申请的日本专利申请即日本特愿2019-196257号的优先权。该日本专利申请所记载的全部记载内容通过参照而向本说明书援引。
背景技术
在高尾和人及另外两人于东芝评论，第66卷，第5号，2011年所发表的“由SiC-PiN二极管和Si-IEGT的混合对实现的高频驱动大功率变换装置”(非专利文献1)中记载了SiC-PiN二极管的IV特性。
现有技术文献
非专利文献
非专利文献1：高尾和人及另外两人，“由SiC-PiN二极管和Si-IEGT的混合对实现的高频驱动大功率变换装置”，东芝评论，第66卷，第5号，2011年
发明内容
本公开的碳化硅半导体装置具备碳化硅基板、第一电极及第二电极。碳化硅基板具有：第一主面；与第一主面相对的第二主面；第一杂质区域，构成第二主面的至少一部分，且具有第一导电类型；第二杂质区域，构成第一主面的至少一部分，与第一杂质区域相接而设置，且具有与第一导电类型不同的第二导电类型；及第三杂质区域，以被从第一杂质区域隔开的方式与第二杂质区域相接而设置，且具有第一导电类型。第一电极在第一主面处与第二杂质区域及第三杂质区域的各自相接。第二电极在第二主面处与第一杂质区域相接。第二杂质区域包含第一区域和处于第一区域与第二主面之间且与第一区域相接的第二区域。第一区域的杂质浓度为6×1016cm-3以上。
本公开的碳化硅半导体装置具备碳化硅基板、第一电极及第二电极。碳化硅基板具有：第一主面；与第一主面相对的第二主面；第一杂质区域，构成第二主面的至少一部分，且具有第一导电类型；第二杂质区域，构成第一主面的至少一部分，与第一杂质区域相接而设置，且具有与第一导电类型不同的第二导电类型；及第三杂质区域，以被从第一杂质区域隔开的方式与第二杂质区域相接而设置，且具有第一导电类型。第一电极在第一主面处与第二杂质区域及第三杂质区域的各自相接。第二电极在第二主面处与第一杂质区域相接。第二杂质区域包含第一区域和处于第一区域与第二主面之间且与第一区域相接的第二区域。第一区域的点缺陷密度为6×1012cm-3以上。
本公开的碳化硅半导体装置的制造方法包括以下的工序。准备碳化硅基板，该碳化硅基板具有：第一主面；与第一主面相对的第二主面；第一杂质区域，构成第二主面的至少一部分，且具有第一导电类型；第二杂质区域，构成第一主面的至少一部分，与第一杂质区域相接而设置，且具有与第一导电类型不同的第二导电类型；第三杂质区域，以被从第一杂质区域隔开的方式与第二杂质区域相接而设置，且具有第一导电类型。形成在第一主面处与第二杂质区域及第三杂质区域的各自相接的第一电极。形成在第二主面处与第一杂质区域相接的第二电极。第二杂质区域包含第一区域和处于第一区域与第二主面之间且与第一区域相接的第二区域。第一区域的杂质浓度为6×1016cm-3以上。第一区域通过离子注入而形成。
附图说明
图1是示出第一实施方式的碳化硅半导体装置的结构的剖视示意图。
图2是沿着图1的II-II线的剖视示意图。
图3是图2的区域III的放大示意图。
图4是示出第二实施方式的碳化硅半导体装置的结构的剖视示意图。
图5是示出第三实施方式的碳化硅半导体装置的结构的剖视示意图。
图6是示出本实施方式的碳化硅半导体装置的制造方法的概略的流程图。
图7是示出本实施方式的碳化硅半导体装置的制造方法的准备碳化硅基板的工序的概略的流程图。
图8是示出本实施方式的碳化硅半导体装置的制造方法的第一工序的剖视示意图。
图9是示出本实施方式的碳化硅半导体装置的制造方法的第二工序的剖视示意图。
图10是示出本实施方式的碳化硅半导体装置的制造方法的第三工序的剖视示意图。
图11是示出本实施方式的碳化硅半导体装置的制造方法的第四工序的剖视示意图。
图12是示出本实施方式的碳化硅半导体装置的制造方法的第五工序的剖视示意图。
图13是示出本实施方式的碳化硅半导体装置的制造方法的第六工序的剖视示意图。
图14是示出本实施方式的碳化硅半导体装置的制造方法的第七工序的剖视示意图。
图15是示出本实施方式的碳化硅半导体装置的制造方法的第八工序的剖视示意图。
图16是示出样本1的碳化硅半导体装置中的漏极电流密度与漏极电压的关系的图。
图17是示出样本2的碳化硅半导体装置中的漏极电流密度与漏极电压的关系的图。
具体实施方式
[本公开所要解决的课题]
本公开的目的在于提供能够抑制二极管特性的温度变化的碳化硅半导体装置及碳化硅半导体装置的制造方法。
[本公开的效果]
根据本公开，能够提供能够抑制二极管特性的温度变化的碳化硅半导体装置及碳化硅半导体装置的制造方法。
[本公开的实施方式的说明]
首先，列举本公开的实施方式来说明。在本说明书的晶体学记载中，将单独取向以[]表示，将群取向以<>表示，将单独面以()表示，将群面以{}表示。晶体学上的指数为负通常通过在数字之上标注“-”(横杠)来表现，但在本说明书中，通过在数字之前标注负的符号来表现晶体学上的负的指数。
(1)本公开的碳化硅半导体装置200具备碳化硅基板100、第一电极61及第二电极62。碳化硅基板100具有：第一主面1；与第一主面1相对的第二主面2；第一杂质区域10，构成第二主面2的至少一部分，且具有第一导电类型；第二杂质区域20，构成第一主面1的至少一部分，与第一杂质区域10相接而设置，且具有与第一导电类型不同的第二导电类型；及第三杂质区域30，以被从第一杂质区域10隔开的方式与第二杂质区域20相接而设置，且具有第一导电类型。第一电极61在第一主面1处与第二杂质区域20及第三杂质区域30的各自相接。第二电极62在第二主面2处与第一杂质区域10相接。第二杂质区域20包含第一区域21和处于第一区域21与第二主面2之间且与第一区域21相接的第二区域22。第一区域21的杂质浓度为6×1016cm-3以上。
(2)根据上述(1)的碳化硅半导体装置200，第二区域22的杂质浓度可以为6×1016cm-3以上。
(3)本公开的碳化硅半导体装置200具备碳化硅基板100、第一电极61及第二电极62。碳化硅基板100具有：第一主面1；与第一主面1相对的第二主面2；第一杂质区域10，构成第二主面2的至少一部分，且具有第一导电类型；第二杂质区域20，构成第一主面1的至少一部分，与第一杂质区域10相接而设置，且具有与第一导电类型不同的第二导电类型；及第三杂质区域30，以被从第一杂质区域10隔开的方式与第二杂质区域20相接而设置，且具有第一导电类型。第一电极61在第一主面1处与第二杂质区域20及第三杂质区域30的各自相接。第二电极62在第二主面2处与第一杂质区域10相接。第二杂质区域20包含第一区域21和处于第一区域21与第二主面2之间且与第一区域21相接的第二区域22。第一区域21的点缺陷密度为6×1012cm-3以上。
(4)根据上述(3)的碳化硅半导体装置200，第一区域21的点缺陷密度可以为1×1014cm-3以下。
(5)根据上述(1)～(4)中任一项的碳化硅半导体装置200，碳化硅半导体装置200可以为平面型。
(6)根据上述(1)～(4)中任一项的碳化硅半导体装置200，在碳化硅基板100可以设置有沟槽5。沟槽5可以具有与第一杂质区域10、第二杂质区域20及第三杂质区域30的各自相接的侧面3和与侧面3相连且与第一杂质区域10相接的底面4。
(7)根据上述(6)的碳化硅半导体装置200，在与第一主面1垂直的截面中，沟槽5的形状可以是U型。
(8)根据上述(6)的碳化硅半导体装置200，在与第一主面1垂直的截面中，沟槽5的形状可以是V型。
(9)根据上述(1)～(8)中任一项的碳化硅半导体装置200，第一主面1可以是(000-1)面或相对于(000-1)面以8°以下的角度倾斜的面。
(10)根据上述(1)～(9)中任一项的碳化硅半导体装置200，第一区域21的杂质浓度可以比第二区域22的杂质浓度高。
(11)根据上述(10)的碳化硅半导体装置200，第一区域21的杂质浓度可以为1×1019cm-3以下。
(12)本公开的碳化硅半导体装置200的制造方法包括以下的工序。准备碳化硅基板100，该碳化硅基板100具有：第一主面1；与第一主面1相对的第二主面2；第一杂质区域10，构成第二主面2的至少一部分，且具有第一导电类型；第二杂质区域20，构成第一主面1的至少一部分，与第一杂质区域10相接而设置，且具有与第一导电类型不同的第二导电类型；及第三杂质区域30，以被从第一杂质区域10隔开的方式与第二杂质区域20相接而设置，且具有第一导电类型。形成在第一主面1处与第二杂质区域20及第三杂质区域30的各自相接的第一电极61。形成在第二主面2处与第一杂质区域10相接的第二电极62。第二杂质区域20包含第一区域21和处于第一区域21与第二主面2之间且与第一区域21相接的第二区域22。第一区域21的杂质浓度为6×1016cm-3以上。第一区域21通过离子注入而形成。
(13)根据上述(12)的碳化硅半导体装置200的制造方法，第二区域22可以通过离子注入而形成。
(14)根据上述(12)或(13)的碳化硅半导体装置200的制造方法，第一杂质区域10可以在1500℃以上且1750℃以下的温度条件下通过外延生长而形成。
(15)根据上述(12)～(14)中任一项的碳化硅半导体装置200的制造方法，准备碳化硅基板100的工序可以包含活化退火工序。活化退火工序可以在1600℃以上且1850℃以下的温度条件下进行。
[本公开的实施方式的详情]
以下，对本公开的实施方式的详情进行说明。在以下的说明中，对同一或对应的要素标注同一附图标记，关于它们不重复进行相同的说明。
(第一实施方式)
首先，对第一实施方式的碳化硅半导体装置200的结构进行说明。图1是示出第一实施方式的碳化硅半导体装置200的结构的剖视示意图。
如图1所示，第一实施方式的碳化硅半导体装置200是沟槽型MOSFET，主要具有碳化硅基板100、栅电极63、栅极绝缘膜51、分离绝缘膜52、第一电极61及第二电极62。碳化硅基板100具有第一主面1和与第一主面1相对的第二主面2。
第一主面1例如是{0001}面或相对于{0001}面偏离了8°以下的面。具体而言，第一主面1例如是(000-1)面或相对于(000-1)面以8°以下的角度倾斜的面。第一主面1例如也可以是(0001)面或相对于(0001)面以8°以下的角度倾斜的面。
如图1所示，碳化硅基板100包含第一杂质区域10、第二杂质区域20及第三杂质区域30。第一杂质区域10例如包含N(氮)等能够赋予n型的n型杂质。第一杂质区域10例如具有n型(第一导电类型)。第一杂质区域10构成第二主面2的至少一部分。换言之，第一杂质区域10可以构成第二主面2的整面，也可以构成第二主面2的一部分。
第一杂质区域10具有碳化硅单晶基板15、缓冲层11、第一超结区域12、第一接合区域13及电流扩展区域14。碳化硅单晶基板15构成第二主面2。碳化硅单晶基板15例如由多型4H的六方晶碳化硅构成。缓冲层11设置于碳化硅单晶基板15上。缓冲层11与碳化硅单晶基板15相接。
第一超结区域12设置于缓冲层11上。第一超结区域12与缓冲层11相接。在第一方向101上，第一超结区域12的宽度比缓冲层11的宽度小。第三方向103上的第一超结区域12的高度可以比第一方向101上的第一超结区域12的宽度大。第一超结区域12中的n型杂质的浓度可以比缓冲层11中的n型杂质的浓度低。
第一接合区域13设置于第一超结区域12上。第一接合区域13与第一超结区域12相接。第一接合区域13可以以使中央的宽度比上下各自的宽度小的方式缩窄。电流扩展区域14设置于第一接合区域13上。电流扩展区域14与第一接合区域13相接。电流扩展区域14与沟槽5的底面4及侧面3的各自相接。
第一杂质区域10的杂质浓度例如为6×1016cm-3以上。具体而言，第一杂质区域10的第一超结区域12的n型杂质的浓度例如为6×1016cm-3以上。第一杂质区域10的第一超结区域12的n型杂质的浓度例如可以为8×1016cm-3以上，也可以为10×1016cm-3以上。
第一杂质区域10的第一接合区域13的n型杂质的浓度例如为6×1016cm-3以上。第一杂质区域10的电流扩展区域14的n型杂质的浓度例如为6×1016cm-3以上。第一超结区域12、第一接合区域13及电流扩展区域14各自的n型杂质的浓度例如可以为6×1016cm-3以上。
第二杂质区域20例如包含Al(铝)等能够赋予p型的p型杂质。第二杂质区域20具有与n型不同的p型(第二导电类型)。第二杂质区域20与第一杂质区域10相接而设置。第二杂质区域20和第一杂质区域10构成PN二极管。第二杂质区域20构成第一主面1的至少一部分。换言之，第二杂质区域20可以构成第一主面1的整面，也可以构成第一主面1的一部分。
第二杂质区域20具有第一区域21和第二区域22。第二区域22处于第一区域21与第二主面2之间。第二区域22与第一区域21相接。第一区域21构成第一主面1的至少一部分。第一区域21例如可以具有第一部分41和第二部分42。第一部分41处于第二部分42上。第二部分42与第一部分41相接。第一部分41中的p型杂质的浓度可以比第二部分42中的p型杂质的浓度高。第二部分42例如是沟道层。第一区域21也可以不具有第一部分41。第二区域22可以与缓冲层11相接。
第二区域22具有第二超结区域25、第二接合区域24及第三接合区域23。第二超结区域25设置于缓冲层11上。第二超结区域25与缓冲层11相接。在第一方向101上，第二超结区域25的宽度比缓冲层11的宽度小。第三方向103上的第二超结区域25的高度可以比第一方向101上的第二超结区域25的宽度大。
第一超结区域12和第二超结区域25构成超结。第一超结区域12与第二超结区域25相接。在第一方向101上，第一超结区域12和第二超结区域25交替地配置。第二超结区域25中的p型杂质的浓度可以是与第一超结区域12中的n型杂质的浓度相同的程度。在第一方向101上，第二超结区域25的宽度可以是与第一超结区域12的宽度相同的程度。
第二接合区域24设置于第二超结区域25上。第二接合区域24与第二超结区域25相接。第二接合区域24可以以使中央的宽度比上下各自的宽度大的方式扩张。在第一方向101上，第二接合区域24的最大宽度可以比第二超结区域25的宽度大。第二接合区域24可以与第一接合区域13相接。在第一方向101上，第二接合区域24和第一接合区域13交替地配置。
第三接合区域23设置于第二接合区域24上。第三接合区域23与第二接合区域24及第一区域21的各自相接。在第三方向103上，第三接合区域23位于第二接合区域24与第一区域21之间。在第一方向101上，第三接合区域23与电流扩展区域14相接。
第二区域22的杂质浓度为6×1016cm-3以上。具体而言，第二区域22的第二超结区域25的p型杂质的浓度为6×1016cm-3以上。第二区域22的第二超结区域25的p型杂质的浓度也可以为8×1016cm-3以上，还可以为10×1016cm-3以上。第二区域22的第二超结区域25的p型杂质的浓度的上限没有特别的限定，但例如可以为6×1018cm-3以下。
第二区域22的第二接合区域24的p型杂质的浓度例如为6×1016cm-3以上。第二区域22的第三接合区域23的p型杂质的浓度例如为6×1016cm-3以上。第二超结区域25、第二接合区域24及第三接合区域23各自的p型杂质的浓度例如可以为6×1016cm-3以上。
第三杂质区域30以被从第一杂质区域10隔开的方式与第二杂质区域20相接而设置。第三杂质区域30例如包含P(磷)等能够赋予n型的n型杂质。第三杂质区域30例如具有n型。第三杂质区域30例如是源极区域。第三杂质区域30可以构成第一主面1的一部分。第三杂质区域30所包含的n型杂质的浓度可以比第二部分42所包含的p型杂质的浓度高。
第一区域21的杂质浓度为6×1016cm-3以上。具体而言，第一区域21的p型杂质的浓度为6×1016cm-3以上。第一区域21的杂质浓度可以比第二区域22的杂质浓度高。具体而言，第一区域21的第二部分42的p型杂质的浓度可以比第二区域22的p型杂质的浓度高。第一区域21的杂质浓度可以为1×1019cm-3以下。具体而言，第一区域21的第二部分42的p型杂质的浓度可以为1×1019cm-3以下。第一区域21的第二部分42的p型杂质的浓度也可以为8×1018cm-3以下，还可以为6×1018cm-3以下。第一区域21的第二部分42的p型杂质的浓度的下限没有特别的限定，但例如可以为6×1017cm-3以上。
在碳化硅基板100设置有沟槽5。沟槽5在第一主面1开口。沟槽5具有侧面3和底面4。底面4与侧面3相连。侧面3与第一杂质区域10、第二杂质区域20及第三杂质区域30的各自相接。具体而言，侧面3与电流扩展区域14、第二部分42及第三杂质区域30的各自相接。底面4与第一杂质区域10相接。具体而言，底面4与电流扩展区域14相接。
在与第一主面1垂直的截面中，沟槽5的形状可以是V型。沟槽5的形状是V型是指沟槽5的侧面3与第一主面1所成的角度θ比90°大且小于180°。角度θ例如可以为115°以上且135°以下。
栅极绝缘膜51例如由二氧化硅构成。栅极绝缘膜51配置于沟槽5的内部。栅极绝缘膜51在沟槽5的侧面3处与第一杂质区域10、第二杂质区域20及第三杂质区域30的各自相接。栅极绝缘膜51在沟槽5的底面4处与电流扩展区域14相接。构成为在与栅极绝缘膜51相接的第二杂质区域20的第二部分42能够形成沟道。栅极绝缘膜51在第一主面1处与第三杂质区域30相接。栅极绝缘膜51的厚度例如为40nm以上且150nm以下。
栅电极63设置于栅极绝缘膜51上。与栅极绝缘膜51接触而配置。栅电极63的至少一部分配置于沟槽5的内部。栅电极63例如由掺杂有杂质的多晶硅等导电体构成。
分离绝缘膜52以覆盖栅电极63的方式设置。分离绝缘膜52与栅电极63及栅极绝缘膜51的各自相接。分离绝缘膜52例如由NSG(None-doped Silicate Glass：无掺杂硅酸盐玻璃)膜或PSG(Phosphorus Silicate Glass：磷硅酸盐玻璃)膜等构成。分离绝缘膜52将栅电极63和第一电极61电绝缘。
第一电极61设置于第一主面1。第一电极61例如是源电极。第一电极61具有电极层60和布线层64。电极层60例如由包含Ti(钛)、Al(铝)及Si(硅)的材料构成。电极层60也可以包含Ni(镍)。布线层64例如由包含Al的材料构成。
第一电极61在第一主面1处与第二杂质区域20及第三杂质区域30的各自相接。具体而言，电极层60在第一主面1处与第一部分41及第三杂质区域30的各自相接。第一电极61可以以跨越沟槽5的方式配置。第一电极61可以覆盖分离绝缘膜52。第一电极61与第二杂质区域20电连接。第一电极61与第三杂质区域30电连接。在第一杂质区域10是n型且第二杂质区域20是p型的情况下，第一电极61作为阳极电极发挥功能。
第二电极62设置于第二主面2。第二电极62例如是漏电极。第二电极62在第二主面2处与第一杂质区域10相接。具体而言，第二电极62在第二主面2处与碳化硅单晶基板15相接。第二电极62与第一杂质区域10电连接。在第一杂质区域10是n型且第二杂质区域20是p型的情况下，第二电极62作为阴极电极发挥功能。第二电极62例如由NiSi(硅化镍)等能够与n型的碳化硅单晶基板15欧姆接合的材料构成。
需要说明的是，在第一实施方式的碳化硅半导体装置200中，反向特性中的耐压例如为600V以上，优选为1100V以上。
接着，对各杂质区域中的p型杂质的浓度及n型杂质的浓度的测定方法进行说明。
各杂质区域中的p型杂质的浓度及n型杂质的浓度能够使用SIMS(Secondary IonMass Spectrometry：二次离子质谱法)来测定。测定装置例如是Cameca制的二次离子质量分析装置。测定间距例如是0.01μm。在检测的n型杂质是氮的情况下，一次离子束(primaryion beam)是铯(Cs)。一次离子能量是14.5keV。二次离子的极性(secondary ionpolarity)是负(negative)。在检测的p型杂质是铝或硼的情况下，一次离子束(primaryion beam)是氧(O2)。一次离子能量是8keV。二次离子的极性(secondary ion polarity)是正(positive)。
接着，对p型区域和n型区域的判别方法进行说明。
在p型区域和n型区域的判别方法中，使用SCM(Scanning CapacitanceMicroscope：扫描式电容显微镜)。测定装置例如是布鲁克AXS公司制的NanoScope IV。SCM是将半导体中的载流子浓度分布可视化的方法。具体而言，使用被金属涂覆的硅探针来对试料的表面上进行扫描。此时，向试料施加高频电压。对多数载流子进行激振而向系的静电容施加调制。向试料施加的高频电压的频率是100kHz，电压是4.0V。
图2是沿着图1的II-II线的剖视示意图。如图2所示，在与第二主面2垂直的方向上观察，第二超结区域25例如沿着第二方向102延伸。从别的观点来说，第二超结区域25的长边方向例如是第二方向102。第二超结区域25的短边方向例如是第一方向101。在与第二主面2垂直的方向上观察，第二超结区域25可以实质上是长方形状。在与第二主面2垂直的方向上观察，第一超结区域12可以包围第二超结区域25。
第一方向101及第二方向102的各自与第二主面2平行。第三方向103相对于第二主面2垂直。第一方向101例如是<11-20>方向。第二方向102例如是<1-100>方向。第三方向103例如是<0001>方向。第一方向101例如是将<11-20>方向向第一主面1投影而得到的方向。第二方向102例如是将<1-100>方向向第一主面1投影而得到的方向。第三方向103例如可以是相对于<0001>方向倾斜的方向。
图3是图2的区域III的放大示意图。如图3所示，第二区域22具有点缺陷9。点缺陷9的能级比Ec(导带的底的能量)深0.5eV以上，比Ev(价带的顶的能量)高0.4eV以上。点缺陷9可以具有被称作Z1/2中央的第一缺陷7和被称作EH6/7中央的第二缺陷8。Z1/2中央的能级是Ec(导带的底的能量)-0.65eV。EH6/7中央的能级是Ec(导带的底的能量)-1.55eV。第二区域22可以具有第一缺陷7及第二缺陷8的双方，也可以仅具有第一缺陷7，还可以仅具有第二缺陷8。
第二区域22的点缺陷密度为6×1012cm-3以上。第二区域22的点缺陷密度例如也可以为8×1012cm-3以上，还可以为10×1012cm-3以上。第二区域22的点缺陷密度例如可以为1×1014cm-3以下。第二区域22的点缺陷密度例如也可以为0.8×1014cm-3以下，还可以为0.6×1014cm-3以下。需要说明的是，在第二区域22具有第一缺陷7和第二缺陷8的情况下，第二区域22的点缺陷密度是第一缺陷7及第二缺陷8的合计的点缺陷密度。
接着，对点缺陷密度的测定方法进行说明。
点缺陷密度能够通过DLTS(Deep Level Transient Spectroscopy：深能级瞬态谱)法和/或ICTS法(Isothermal Capacitance Transient Spectroscopy：等温电容瞬态谱)来测定。在DLTS法中，使脉冲宽度恒定而改变温度，得到接合电容的时间变化。在ICTS法中，使温度恒定而改变脉冲宽度，得到接合电容的时间变化。虽然能够通过DLTS法及ICTS法的任一方的方法来得到点缺陷的信息，但通过进行双方，能够更准确地得到点缺陷的信息。作为测定装置，例如能够使用Phystech公司制FT1230。试料的温度是77K～773K的范围，施加脉冲电压而得到接合电容的时间变化。脉冲使用+20V～-20V的电压，使用1μs～60s的脉冲宽度。对接合电容的过渡变化进行傅里叶变换、拉普拉斯变换，能够得到点缺陷密度及其能级。
(第二实施方式)
接着，对第二实施方式的碳化硅半导体装置200的结构进行说明。第二实施方式的碳化硅半导体装置200在沟槽5的形状是U型的结构上与第一实施方式的碳化硅半导体装置200不同，关于其他的结构，与第一实施方式的碳化硅半导体装置200是同样的。以下，以与第一实施方式的碳化硅半导体装置200不同的结构为中心进行说明。
图4是示出第二实施方式的碳化硅半导体装置200的结构的剖视示意图。如图4所示，在与第一主面1垂直的截面中，沟槽5的形状是U型。具体而言，沟槽5具有侧面3和底面4。第一主面1和侧面3所成的角度θ是90°。侧面3相对于第一主面1大致垂直地延伸。底面4与第一主面1大致平行地延伸。侧面3与底面4的交界也可以圆润。
(第三实施方式)
接着，对第三实施方式的碳化硅半导体装置200的结构进行说明。第三实施方式的碳化硅半导体装置200在是平面型的结构上与第一实施方式的碳化硅半导体装置200不同，关于其他的结构，与第一实施方式的碳化硅半导体装置200是同样的。以下，以与第一实施方式的碳化硅半导体装置200不同的结构为中心进行说明。
图5是示出第三实施方式的碳化硅半导体装置200的结构的剖视示意图。如图5所示，第三实施方式的碳化硅半导体装置200是平面型。栅极绝缘膜51设置于第一主面1上。栅极绝缘膜51可以在第一主面1处与第三杂质区域30、第二部分42及电流扩展区域14的各自相接。第二部分42可以构成第一主面1的一部分。电流扩展区域14可以构成第一主面1的一部分。栅电极63可以与第三杂质区域30、第二部分42及电流扩展区域14的各自对向。
(碳化硅半导体装置的制造方法)
接着，对本实施方式的碳化硅半导体装置的制造方法进行说明。
如图6所示，本实施方式的碳化硅半导体装置200的制造方法主要包括准备碳化硅基板的工序(S10：图6)、形成第一电极的工序(S20：图6)及形成第二电极的工序(S30：图6)。如图7所示，准备碳化硅基板的工序(S10：图6)主要包括准备碳化硅单晶基板的工序(S11：图7)、形成第二区域的工序(S12：图7)及活化退火工序(S13：图7)。
首先，实施准备碳化硅单晶基板的工序(S11：图7)。通过将例如利用升华法制造出的碳化硅锭(未图示)切片来准备碳化硅单晶基板15。如图8所示，碳化硅单晶基板15具有第三主面6和第二主面2。第二主面2处于第三主面6的相对侧。构成碳化硅单晶基板15的碳化硅的多型(polytype)例如是4H。多型也可以是6H，还可以是15R，还可以是3C。6H是六方晶。15H是菱面体晶。3C是立方晶。
接着，形成缓冲层11。通过例如作为原料气体而使用了硅烷(SiH4)与丙烷(C3H8)的混合气体且作为载气而例如使用了氢(H2)的CVD(Chemical Vapor Deposition：化学气相沉积)法，在碳化硅单晶基板15上形成缓冲层11(参照图9)。在外延生长时，例如氮等n型杂质被向缓冲层11导入。
接着，实施形成第二区域22的工序(S12：图7)。通过例如作为原料气体而使用了硅烷与丙烷的混合气体且作为载气而例如使用了氢的CVD法，在缓冲层11上形成第一外延层70(参照图10)。在外延生长时，例如氮等n型杂质向第一外延层70导入。第一外延层70具有n型的导电类型。第一外延层70的n型杂质的浓度可以比缓冲层11的n型杂质的浓度低。
接着，在第一外延层70上形成具有开口部的掩模层(未图示)。接着，例如铝离子等能够赋予p型的p型杂质离子被向第一外延层70注入。由此，形成第一p型区域251(参照图11)。在第一外延层70中，未形成第一p型区域251的区域成为第一n型区域121。第一p型区域251与第一n型区域121相接。第一p型区域251成为第二区域22的一部分。
接着，形成第二外延层71。通过例如作为原料气体而使用了硅烷与丙烷的混合气体且作为载气而例如使用了氢的CVD法，在第一外延层70上形成第二外延层71(参照图12)。在外延生长时，例如氮等n型杂质被向第二外延层71导入。第二外延层71具有n型的导电类型。
接着，实施注入p型杂质离子的工序。例如，在第二外延层71上形成具有开口部的掩模层(未图示)。接着，例如铝离子等能够赋予p型的p型杂质离子被向第二外延层71注入。由此，形成第二p型区域252。第二p型区域252以与第一p型区域251相连的方式形成(参照图13)。第二p型区域252成为第二区域22的一部分。在第二外延层71中，未形成第二p型区域252的区域成为第二n型区域122。
如以上这样，具有n型的外延层的形成工序和p型杂质的离子注入工序交替地进行。由此，形成具有第一超结区域12和第二超结区域25的超结构造。通过同样的方法，形成第一接合区域13、第二接合区域24、第三接合区域23及电流扩展区域14。
第二超结区域25、第二接合区域24及第三接合区域23构成第二区域22。第二区域22通过离子注入而形成。第二区域22的杂质浓度为6×1016cm-3以上。具体而言，第二超结区域25通过离子注入而形成。第二接合区域24可以通过离子注入而形成。第三接合区域23可以通过离子注入而形成。通过将p型杂质通过离子注入而形成，第二区域22的点缺陷密度变高。
接着，在电流扩展区域14及第三接合区域23上形成n型外延层。对于n型外延层，例如铝离子等能够赋予p型的p型杂质离子被相对于n型外延层的表面整体注入。由此，形成第一区域21的第二部分42。
电流扩展区域14、第一接合区域13及第一超结区域12构成第一杂质区域10。第一杂质区域10例如在1500℃以上且1750℃以下的温度条件下通过外延生长而形成。第一杂质区域10的外延生长的温度例如可以为1550℃以上，也可以为1600℃以上。第一杂质区域10的外延生长的温度例如可以为1725℃以下，也可以为1700℃以下。通过在高温下进行外延生长，第二区域22的点缺陷密度变高。
接着，例如磷(P)等n型杂质被相对于外延层的表面整体进行离子注入。由此，形成第三杂质区域30。接着，在形成第一区域21的第一部分41的区域上形成具有开口部的掩模层(未图示)。接着，例如铝离子等能够赋予p型的p型杂质离子被向第三杂质区域30注入。由此，形成与第三杂质区域30相接的第一部分41。通过以上，形成具有第一部分41和第二部分42的第一区域21。第一区域21可以通过离子注入而形成。具体而言，第一部分41可以通过离子注入而形成。同样，第二部分42可以通过离子注入而形成。
接着，实施活化退火工序(S13：图7)。活化退火工序可以在1600℃以上且1850℃以下的温度条件下进行。活化退火工序的温度也可以为1650℃以上，还可以为1700℃以上。活化退火工序的温度也可以为1800℃以下，还可以为1750℃以下。通过在高温下进行活化退火，第二区域22的点缺陷密度变高。活化退火的时间例如是30分钟左右。活化退火的氛围优选是惰性气体氛围，例如是Ar氛围。
如以上这样，准备碳化硅基板100。碳化硅基板100具有第一主面1、第二主面2、第一杂质区域10、第二杂质区域20及第三杂质区域30。第二主面2与第一主面1处于相对侧。第一杂质区域10构成第二主面2的至少一部分，且具有第一导电类型。第二杂质区域20构成第一主面1的至少一部分，与第一杂质区域10相接而设置，且具有与第一导电类型不同的第二导电类型。第三杂质区域30以被从第一杂质区域10隔开的方式与第二杂质区域20相接而设置，且具有第一导电类型。第二杂质区域20包含第一区域21和第二区域22。第二区域22处于第一区域21与第二主面2之间且与第一区域21相接(参照图14)。
接着，实施形成沟槽5的工序。例如，在由第三杂质区域30及第一部分41构成的第一主面1上形成掩模(未图示)。使用掩模，通过蚀刻而除去第三杂质区域30的一部分、第二部分42的一部分及电流扩展区域14的一部分。作为蚀刻的方法，例如能够使用反应性离子蚀刻、尤其是电感耦合等离子体反应性离子蚀刻。具体而言，例如能够使用作为反应气体而使用了六氟化硫(SF6)或SF6与氧(O2)的混合气体的电感耦合等离子体反应性离子蚀刻。通过蚀刻，在应该形成沟槽5的区域形成具有相对于第一主面1大致垂直的侧部和与侧部连续地设置且与第一主面1大致平行的底部的凹部。
接着，在凹部中进行热蚀刻。热蚀刻能够在第一主面1上形成有掩模的状态下例如通过包含反应性气体的氛围中的加热来进行，该反应性气体具有至少1个种类以上的卤素原子。至少1个种类以上的卤素原子包括氯(Cl)原子及氟(F)原子的至少任一者。该氛围例如包含氯(Cl2)、三氯化硼(BCl3)、SF6或四氟化碳(CF4)。例如，使用氯气与氧气的混合气体作为反应气体，将热处理温度例如设为800℃以上且900℃以下，进行热蚀刻。需要说明的是，反应气体也可以除了上述的氯气和氧气之外还包含载气。作为载气，例如能够使用氮气、氩气或氦气等。
通过上述热蚀刻，在碳化硅基板100的第一主面1形成沟槽5(参照图15)。沟槽5具有侧面3和底面4。侧面3由第三杂质区域30、第二部分42及电流扩展区域14构成。底面4由电流扩展区域14构成。第一主面1与侧面3所成的角度θ例如为115°以上且135°以下。接着，从第一主面1除去掩模。
接着，实施形成栅极绝缘膜51的工序。例如通过将碳化硅基板100热氧化，形成与第三杂质区域30、第二部分42、电流扩展区域14及第一部分41相接的栅极绝缘膜51。具体而言，碳化硅基板100在包含氧的氛围中例如在1300℃以上且1400℃以下的温度下被加热。由此，形成与第一主面1和侧面3及底面4相接的栅极绝缘膜51。
接着，可以在一氧化氮(NO)气体氛围中对碳化硅基板100进行热处理(NO退火)。在NO退火中，碳化硅基板100例如在1100℃以上且1400℃以下的条件下被保持1小时左右。由此，向栅极绝缘膜51与第二部分42的界面区域导入氮原子。其结果，通过界面区域中的界面态的形成被抑制，能够使沟道迁移率(mobility)提高。
在NO退火后，也可以进行使用氩(Ar)作为氛围气体的Ar退火。Ar退火的加热温度例如为上述NO退火的加热温度以上。Ar退火的时间例如是1小时左右。由此，栅极绝缘膜51与第二部分42的界面区域中的界面态的形成进一步被抑制。需要说明的是，作为氛围气体，也可以取代Ar气而使用氮气等其他的惰性气体。
接着，实施形成栅电极63的工序。栅电极63在栅极绝缘膜51上形成。栅电极63例如通过LP-CVD(Low Pressure Chemical Vapor Deposition：低压化学气相沉积)法来形成。栅电极63以与第三杂质区域30、第二部分42及电流扩展区域14的各自面对的方式形成。
接着，实施形成分离绝缘膜52的工序。具体而言，以覆盖栅电极63且与栅极绝缘膜51相接的方式形成分离绝缘膜52。分离绝缘膜52例如通过CVD法来形成。分离绝缘膜52例如是包含二氧化硅的材料。分离绝缘膜52的一部分也可以形成于沟槽5的内部。
接着，实施形成第一电极的工序(S20：图6)。例如，通过以在分离绝缘膜52及栅极绝缘膜51形成开口部的方式进行蚀刻，第三杂质区域30及第一部分41从分离绝缘膜52及栅极绝缘膜51向该开口部露出。接着，形成在第一主面1处与第三杂质区域30及第一部分41相接的电极层60。电极层60例如通过溅射法来形成。电极层60例如由包含Ti、Al及Si的材料构成。
接着，实施合金化退火。与第三杂质区域30及第一部分41相接的电极层60例如在900℃以上且1100℃以下的温度下被保持5分钟左右。由此，电极层60的至少一部分与碳化硅基板100所包含的硅反应而硅化物化。由此，形成与第三杂质区域30欧姆接合的电极层60。电极层60也可以与第一部分41欧姆接合。通过以上，形成在第一主面1处与第二杂质区域20及第三杂质区域30的各自相接的第一电极61。
接着，实施形成第二电极的工序(S30：图6)。例如通过溅射法，在第二主面2上形成第二电极62。第二电极62例如是漏电极。第二电极62在第二主面2处与第一杂质区域10相接。第二电极62例如由包含NiSi或TiAlSi的材料构成。通过以上，第一实施方式的MOSFET200(图1)完成。
需要说明的是，在上述中，设为第一导电类型是n型且第二导电类型是p型而进行了说明，但也可以是，第一导电类型是p型且第二导电类型是n型。在该情况下，将p型杂质改说成n型杂质且将n型杂质改说成p型杂质。另外，在上述中，例示MOSFET而说明了本公开的碳化硅半导体装置200，但本公开的碳化硅半导体装置200不限定于MOSFET。本公开的碳化硅半导体装置200例如也可以是PN二极管、IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极型晶体管)等。
实施例
(样本准备)
接着，对实施例进行说明。首先，准备了样本1的碳化硅半导体装置200和样本2的碳化硅半导体装置200。样本1的碳化硅半导体装置200设为了具有超结构造的V型沟槽MOSFET。具体而言，样本1的碳化硅半导体装置200设为了第一实施方式的V型沟槽MOSFET。在样本1的碳化硅半导体装置200中，第二超结区域25的p型杂质的浓度设为了1×1017cm-3，且沟道区域(第二部分42)的p型杂质的浓度设为了2×1018cm-3。在样本1的碳化硅半导体装置200中，特性导通电阻是0.63mΩcm2，且耐压是1170V。样本2的碳化硅半导体装置200设为了不具有超结构造的V型沟槽MOSFET。在样本2的碳化硅半导体装置200中，沟道区域(第二部分42)的p型杂质的浓度设为了1×1016cm-3。
(评价方法)
接着，测定了漏电极(第二电极62)与源电极(第一电极61)之间的二极管特性。具体而言，在多个温度条件下，一边使漏极电压变化一边测定了漏极电流密度。在样本1的碳化硅半导体装置200中，将温度条件设为了25℃、50℃、75℃、100℃、125℃、150℃及175℃。在样本2的碳化硅半导体装置200中，将温度条件设为了25℃、93℃、122℃及162℃。
(评价结果)
图16是示出样本1的碳化硅半导体装置200中的漏极电流密度与漏极电压的关系的图。图17是示出样本2的碳化硅半导体装置200中的漏极电流密度与漏极电压的关系的图。如图17所示，在样本2的碳化硅半导体装置200中，随着温度上升，漏极电流密度相对于漏极电压的斜率变大。另一方面，如图16所示，在样本1的碳化硅半导体装置200中，即使在温度上升了的情况下，漏极电流密度相对于漏极电压的斜率也没怎么变化。也就是说，确认了：与样本2的碳化硅半导体装置200相比，在样本1的碳化硅半导体装置200中，能够抑制二极管特性的温度变化。
需要说明的是，存在于碳化硅基板100的基底面位错(Basal Plane Dislocation)有时因少数载流子彼此的再结合的能量而成为层叠缺陷。若在碳化硅半导体装置200存在层叠缺陷，则碳化硅半导体装置200的耐压大幅下降。为了避免使少数载流子彼此再结合，希望减少少数载流子。如样本1的碳化硅半导体装置200那样二极管特性的温度变化少(也就是说，电阻的温度变化少)说明几乎未发生传导度调制。因而，在样本1的碳化硅半导体装置200中，可认为少数载流子非常少。因此，在样本1那样的碳化硅半导体装置200中，可期待能够抑制层叠缺陷的产生而抑制耐压的下降这一附属的效果。
应该认为，本次公开的实施方式及实施例在所有方面都是例示而非限制性的内容。本发明的范围不是由上述的说明表示而是由权利要求书表示，意在包含与权利要求书等同的含义及范围内的所有变更。
附图标记说明
1第一主面，2第二主面，3侧面，4底面，5沟槽，6第三主面，7第一缺陷，8第二缺陷，9点缺陷，10第一杂质区域，11缓冲层，12第一超结区域，13第一接合区域，14电流扩展区域，15单晶基板，20第二杂质区域，21第一区域，22第二区域，23第三接合区域，24第二接合区域，25第二超结区域，30第三杂质区域，41第一部分，42第二部分，51栅极绝缘膜，52分离绝缘膜，60电极层，61第一电极，62第二电极，63栅电极，64布线层，70第一外延层，71第二外延层，100碳化硅基板，101第一方向，102第二方向，103第三方向，121第一n型区域，122第二n型区域，200碳化硅半导体装置(MOSFET)，251第一p型区域，252第二p型区域。

Claims (15)

1.一种碳化硅半导体装置，具备：
碳化硅基板，具有：第一主面；与所述第一主面相对的第二主面；第一杂质区域，构成所述第二主面的至少一部分，且具有第一导电类型；第二杂质区域，构成所述第一主面的至少一部分，与所述第一杂质区域相接而设置，且具有与所述第一导电类型不同的第二导电类型；及第三杂质区域，以被从所述第一杂质区域隔开的方式与所述第二杂质区域相接而设置，且具有所述第一导电类型；
第一电极，在所述第一主面处与所述第二杂质区域及所述第三杂质区域的各自相接；及
第二电极，在所述第二主面处与所述第一杂质区域相接，
所述第二杂质区域包含第一区域和处于所述第一区域与所述第二主面之间且与所述第一区域相接的第二区域，
所述第一区域的杂质浓度为6×1016cm-3以上。
2.根据权利要求1所述的碳化硅半导体装置，
所述第二区域的杂质浓度为6×1016cm-3以上。
3.一种碳化硅半导体装置，具备：
碳化硅基板，具有：第一主面；与所述第一主面相对的第二主面；第一杂质区域，构成所述第二主面的至少一部分，且具有第一导电类型；第二杂质区域，构成所述第一主面的至少一部分，与所述第一杂质区域相接而设置，且具有与所述第一导电类型不同的第二导电类型；及第三杂质区域，以被从所述第一杂质区域隔开的方式与所述第二杂质区域相接而设置，且具有所述第一导电类型；
第一电极，在所述第一主面处与所述第二杂质区域及所述第三杂质区域的各自相接；及
第二电极，在所述第二主面处与所述第一杂质区域相接，
所述第二杂质区域包含第一区域和处于所述第一区域与所述第二主面之间且与所述第一区域相接的第二区域，
所述第一区域的点缺陷密度为6×1012cm-3以上。
4.根据权利要求3所述的碳化硅半导体装置，
所述第一区域的点缺陷密度为1×1014cm-3以下。
5.根据权利要求1～4中任一项所述的碳化硅半导体装置，
所述碳化硅半导体装置是平面型。
6.根据权利要求1～4中任一项所述的碳化硅半导体装置，
在所述碳化硅基板设置有沟槽，
所述沟槽具有与所述第一杂质区域、所述第二杂质区域及所述第三杂质区域的各自相接的侧面和与所述侧面相连且与所述第一杂质区域相接的底面。
7.根据权利要求6所述的碳化硅半导体装置，
在与所述第一主面垂直的截面中，所述沟槽的形状是U型。
8.根据权利要求6所述的碳化硅半导体装置，
在与所述第一主面垂直的截面中，所述沟槽的形状是V型。
9.根据权利要求1～8中任一项所述的碳化硅半导体装置，
所述第一主面是(000-1)面或相对于(000-1)面以8°以下的角度倾斜的面。
10.根据权利要求1～9中任一项所述的碳化硅半导体装置，
所述第一区域的杂质浓度比所述第二区域的杂质浓度高。
11.根据权利要求10所述的碳化硅半导体装置，
所述第一区域的杂质浓度为1×1019cm-3以下。
12.一种碳化硅半导体装置的制造方法，包括：
准备碳化硅基板的工序，所述碳化硅基板具有：第一主面；与所述第一主面相对的第二主面；第一杂质区域，构成所述第二主面的至少一部分，且具有第一导电类型；第二杂质区域，构成所述第一主面的至少一部分，与所述第一杂质区域相接而设置，且具有与所述第一导电类型不同的第二导电类型；及第三杂质区域，以被从所述第一杂质区域隔开的方式与所述第二杂质区域相接而设置，且具有所述第一导电类型；
形成在所述第一主面处与所述第二杂质区域及所述第三杂质区域的各自相接的第一电极的工序；及
形成在所述第二主面处与所述第一杂质区域相接的第二电极的工序，
所述第二杂质区域包含第一区域和处于所述第一区域与所述第二主面之间且与所述第一区域相接的第二区域，
所述第一区域的杂质浓度为6×1016cm-3以上，
所述第一区域通过离子注入而形成。
13.根据权利要求12所述的碳化硅半导体装置的制造方法，
所述第二区域通过离子注入而形成。
14.根据权利要求12或13所述的碳化硅半导体装置的制造方法，
所述第一杂质区域在1500℃以上且1750℃以下的温度条件下通过外延生长而形成。
15.根据权利要求12～14中任一项所述的碳化硅半导体装置的制造方法，
准备所述碳化硅基板的工序包括活化退火工序，
所述活化退火工序在1600℃以上且1850℃以下的温度条件下进行。
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Publication number Priority date Publication date Assignee Title
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WO2015064256A1 (ja) * 2013-10-28 2015-05-07 富士電機株式会社 炭化シリコン半導体装置及びその製造方法
JP6070790B2 (ja) * 2015-08-18 2017-02-01 住友電気工業株式会社 半導体装置の製造方法および半導体装置
US11075264B2 (en) * 2016-05-31 2021-07-27 Cree, Inc. Super junction power semiconductor devices formed via ion implantation channeling techniques and related methods
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