WO2022270245A1 - 炭化珪素半導体装置 - Google Patents

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Definitions

  • Contact holes 86 are formed in the interlayer insulating film 83 and the gate insulating film 81 at regular intervals in the second direction.
  • the contact holes 86 are provided such that the gate trenches 5 are positioned between the contact holes 86 adjacent in the second direction when viewed in plan from the direction perpendicular to the first main surface 1 .
  • Contact hole 86 extends in the first direction.
  • Source region 13 and contact region 16 are exposed from interlayer insulating film 83 and gate insulating film 81 through contact hole 86 .
  • the contact regions 16 do not need to be arranged over the entire area in the first direction (longitudinal direction of the gate trench 5), and may be arranged periodically.
  • an epitaxial layer 21 is formed.
  • Epitaxial layer 21 is formed on silicon carbide single crystal substrate 50 by a CVD method using, for example, a mixed gas of silane and propane as a raw material gas and hydrogen, for example, as a carrier gas.
  • an n-type impurity such as nitrogen is introduced into the epitaxial layer 21 .
  • Epitaxial layer 21 has n-type conductivity.
  • the effective n-type impurity concentration of epitaxial layer 21 may be lower than the effective n-type impurity concentration of the buffer layer.
  • the implantation energy of p-type impurity ions in forming the embedded JTE region 17 may be 900 keV or more and 1000 keV or less, and the dose amount may be 0.5 ⁇ 10 13 cm ⁇ 2 or more and 1.5 ⁇ 10 13 . cm ⁇ 2 or less.
  • the mask layer is removed.

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Abstract

炭化珪素半導体装置は、第１主面と、前記第１主面と反対側の第２主面とを有する炭化珪素基板を備え、前記炭化珪素基板は、第１導電型を有するドリフト領域と、前記ドリフト領域上に設けられ、前記第１導電型と異なる第２導電型を有するボディ領域と、前記ドリフト領域から隔てられるように前記ボディ領域上に設けられ、かつ前記第１導電型を有するソース領域と、を有し、前記第１主面には、前記ソース領域及び前記ボディ領域を貫通して前記ドリフト領域に至る側面と、前記側面と連なる底面とにより規定されるゲートトレンチが設けられており、前記炭化珪素基板は、前記底面と前記第２主面との間に設けられ、かつ前記第２導電型を有する第１電界緩和領域を更に有し、前記第１電界緩和領域は、前記第１主面に垂直な方向において、前記第２導電型の不純物の濃度が最大値である第１面と、前記第２導電型の不純物の濃度が前記最大値の１／１０であり、前記第１面よりも前記第２主面側の第２面と、を有し、前記第１面と前記第２面との間の距離は１．０μｍ以上であり、前記第１電界緩和領域の前記第２主面側の前記ドリフト領域との界面の前記第１主面からの距離は２．０μｍ以上である。

Description

炭化珪素半導体装置
　本開示は、炭化珪素半導体装置に関する。
　本出願は、２０２１年６月２３日出願の日本出願第２０２１－１０４１６６号に基づく優先権を主張し、前記日本出願に記載された全ての記載内容を援用するものである。
　炭化珪素半導体装置の一つとして、ソース領域及びボディ領域を貫通するゲートトレンチを備えたＭＯＳ型電界効果トランジスタ（Metal Oxide Semiconductor Field Effect Transistor：ＭＯＳＦＥＴ）が開示されている（例えば、特許文献１）。
日本国特開２０１４－４１９９０号公報
　本開示の炭化珪素半導体装置は、第１主面と、前記第１主面と反対側の第２主面とを有する炭化珪素基板を備え、前記炭化珪素基板は、第１導電型を有するドリフト領域と、前記ドリフト領域上に設けられ、前記第１導電型と異なる第２導電型を有するボディ領域と、前記ドリフト領域から隔てられるように前記ボディ領域上に設けられ、かつ前記第１導電型を有するソース領域と、を有し、前記第１主面には、前記ソース領域及び前記ボディ領域を貫通して前記ドリフト領域に至る側面と、前記側面と連なる底面とにより規定されるゲートトレンチが設けられており、前記炭化珪素基板は、前記底面と前記第２主面との間に設けられ、かつ前記第２導電型を有する第１電界緩和領域を更に有し、前記第１電界緩和領域は、前記第１主面に垂直な方向において、前記第２導電型の不純物の濃度が最大値である第１面と、前記第２導電型の不純物の濃度が前記最大値の１／１０であり、前記第１面よりも前記第２主面側の第２面と、を有し、前記第１面と前記第２面との間の距離は１．０μｍ以上であり、前記第１電界緩和領域の前記第２主面側の前記ドリフト領域との界面の前記第１主面からの距離は２．０μｍ以上である。
図１は、実施形態に係る炭化珪素半導体装置のレイアウトを示す図である。 図２は、実施形態に係る炭化珪素半導体装置の構成を示す断面図である。 図３は、実施形態での電界緩和領域におけるｐ型不純物の濃度プロファイルの一例を示す図である。 図４は、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その１）である。 図５は、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その２）である。 図６は、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その３）である。 図７は、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その４）である。 図８は、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その５）である。 図９は、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その６）である。 図１０は、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その７）である。 図１１は、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その８）である。 図１２は、実施形態に係る炭化珪素半導体装置の製造方法を示す断面図（その９）である。 図１３は、参考例及び実施形態での電界緩和領域におけるｐ型不純物の濃度プロファイルの一例を示す図である。 図１４は、実施形態及び参考例におけるドレイン電圧とドレイン電流との関係を示す図である。 図１５は、実施形態の変形例に係る炭化珪素半導体装置の構成を示す断面図である。
　［本開示が解決しようとする課題］
　従来の炭化珪素半導体装置を製造するためには、炭化珪素単結晶基板の上に複数回のエピタキシャル層の形成を行う必要がある。コストの低減のためには、エピタキシャル層の形成回数を低減することが望まれる。
　本開示は、エピタキシャル層の形成回数を低減できる炭化珪素半導体装置を提供することを目的とする。
　［本開示の効果］
　本開示によれば、エピタキシャル層の形成回数を低減できる。
　実施するための形態について、以下に説明する。
　［本開示の実施形態の説明］
　最初に本開示の実施態様を列記して説明する。以下の説明では、同一又は対応する要素には同一の符号を付し、それらについて同じ説明は繰り返さない。本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また結晶学上の指数が負であることは、通常、”－”（バー）を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付している。
　〔１〕　本開示の一態様に係る炭化珪素半導体装置は、第１主面と、前記第１主面と反対側の第２主面とを有する炭化珪素基板を備え、前記炭化珪素基板は、第１導電型を有するドリフト領域と、前記ドリフト領域上に設けられ、前記第１導電型と異なる第２導電型を有するボディ領域と、前記ドリフト領域から隔てられるように前記ボディ領域上に設けられ、かつ前記第１導電型を有するソース領域と、を有し、前記第１主面には、前記ソース領域及び前記ボディ領域を貫通して前記ドリフト領域に至る側面と、前記側面と連なる底面とにより規定されるゲートトレンチが設けられており、前記炭化珪素基板は、前記底面と前記第２主面との間に設けられ、かつ前記第２導電型を有する第１電界緩和領域を更に有し、前記第１電界緩和領域は、前記第１主面に垂直な方向において、前記第２導電型の不純物の濃度が最大値である第１面と、前記第２導電型の不純物の濃度が前記最大値の１／１０であり、前記第１面よりも前記第２主面側の第２面と、を有し、前記第１面と前記第２面との間の距離は１．０μｍ以上であり、前記第１電界緩和領域の前記第２主面側の前記ドリフト領域との界面の前記第１主面からの距離は２．０μｍ以上である。
　第１電界緩和領域において、第２導電型の不純物の濃度が最大値である第１面と、第２導電型の不純物の濃度が最大値の１／１０である第２面との間の距離が１．０μｍ以上である。また、第１電界緩和領域の第２主面側のドリフト領域との界面の第１主面からの距離が２．０μｍ以上である。このため、複数回のエピタキシャル層の形成を行わずとも、ソース領域、ボディ領域、ドリフト領域及び第１電界緩和領域を適切に形成できる。また、第１電界緩和領域内で第２導電型の不純物の濃度は緩やかに変化するため、オン抵抗を抑制しながら、耐圧を向上し、短絡電流を抑制できる。
　〔２〕　〔１〕において、前記第１電界緩和領域は、更に前記第１導電型の不純物を含有し、前記第１電界緩和領域に含まれる前記第２導電型の不純物の総量は、前記第１電界緩和領域に含まれる前記第１導電型の不純物の総量よりも多くてもよい。この場合、第１導電型の不純物を含有する領域への第２導電型の不純物のイオン注入により第１電界緩和領域を形成できる。そして、第１導電型の不純物の濃度及び第２導電型の不純物の濃度を調整することで、所望のオン抵抗、耐圧及び短絡耐量を得ることができる。
　〔３〕　〔１〕又は〔２〕において、前記第１主面と前記底面との間の距離は０．８μｍ未満であり、前記第１主面と前記第１面との間の距離は０．８μｍ以上であってもよい。この場合、ボディ領域と第１電界緩和領域との間の領域でのオン抵抗を低減しやすい。
　〔４〕　〔１〕～〔３〕において、前記ボディ領域における前記第２導電型の不純物の実効濃度の最大値は、１．０×１０１８ｃｍ－３以上５．０×１０１８ｃｍ－３以下であってもよい。この場合、閾値電圧を高くし、短絡耐量を向上しやすい。
　〔５〕　〔１〕～〔４〕において、前記第１主面と前記第１面との間の距離は、３．０μｍ以下であってもよい。この場合、第１主面を通じたイオン注入により第１電界緩和領域を形成しやすい。
　〔６〕　〔１〕～〔５〕において、前記ボディ領域、前記ソース領域、前記第１電界緩和領域を含む活性領域と、前記活性領域の周囲に設けられ、かつ前記第２導電型を有する第２電界緩和領域を含む終端領域と、を有し、前記第２電界緩和領域は、前記第１主面に垂直な方向において、前記第２導電型の不純物の濃度が最大値である第３面と、前記第２導電型の不純物の濃度が前記最大値の１／１０であり、前記第３面よりも前記第２主面側の第４面と、を有し、前記第３面と前記第４面との間の距離は１．０μｍ以上であってもよい。この場合、終端領域の耐圧を活性領域の耐圧より高くして、アバランシェ耐量を向上しやすい。
　〔７〕　〔６〕において、前記第２電界緩和領域は、前記第１電界緩和領域に電気的に接続されていてもよい。この場合、第１電界緩和領域と第２電界緩和領域とを同電位に制御しやすい。
　〔８〕　〔１〕～〔７〕において、前記ゲートトレンチの前記側面は、｛０－３３－８｝面を含んでもよい。側面が｛０－３３－８｝面を含むことで、ゲートトレンチの側面において良好な移動度が得られ、チャネル抵抗を低減することができる。
　［本開示の実施形態］
　本開示の実施形態は、いわゆる縦型のＭＯＳＦＥＴ（炭化珪素半導体装置）に関する。図１は、実施形態に係る炭化珪素半導体装置のレイアウトを示す図である。図２は、実施形態に係る炭化珪素半導体装置の構成を示す断面図である。図２は、図１中のII-II線に沿った断面図に相当する。
　図１及び図２に示されるように、本実施形態に係るＭＯＳＦＥＴ１００は、炭化珪素基板１０と、ゲート絶縁膜８１と、ゲート電極８２と、層間絶縁膜８３と、ソース電極６０と、ドレイン電極７０と、バリアメタル膜８４と、パッシベーション膜８５とを主に有している。炭化珪素基板１０は、炭化珪素単結晶基板５０と、炭化珪素単結晶基板５０上にある炭化珪素エピタキシャル層４０とを含む。炭化珪素基板１０は、第１主面１と、第１主面１と反対側の第２主面２とを有する。炭化珪素エピタキシャル層４０は第１主面１を構成し、炭化珪素単結晶基板５０は第２主面２を構成する。炭化珪素単結晶基板５０及び炭化珪素エピタキシャル層４０は、例えばポリタイプ４Ｈの六方晶炭化珪素から構成されている。炭化珪素単結晶基板５０は、例えば窒素（Ｎ）等のｎ型不純物を含みｎ型の導電型（第１導電型）を有する。
　第１主面１は、｛０００１｝面又は｛０００１｝面がオフ方向に８°以下のオフ角だけ傾斜した面である。好ましくは、第１主面１は、（０００－１）面又は（０００－１）面がオフ方向に８°以下のオフ角だけ傾斜した面である。オフ方向は、例えば＜１１－２０＞方向であってもよいし、＜１－１００＞方向であってもよい。オフ角は、例えば１°以上であってもよいし、２°以上であってもよい。オフ角は、６°以下であってもよいし、４°以下であってもよい。
　ＭＯＳＦＥＴ１００は、第１主面１に垂直な方向から平面視したときに、活性領域６と、活性領域６の周囲に設けられた終端領域７とを有する。
　炭化珪素エピタキシャル層４０は、ドリフト領域１１と、ボディ領域１２と、ソース領域１３と、電流拡散領域１４と、電界緩和領域１５と、接続領域１９と、コンタクト領域１６と、埋込接合終端拡張（junction termination extension：ＪＴＥ）領域１７と、表面ＪＴＥ領域１８とを主に有する。ボディ領域１２、ソース領域１３、電流拡散領域１４、電界緩和領域１５、コンタクト領域１６及び接続領域１９は活性領域６内に設けられている。埋込ＪＴＥ領域１７及び表面ＪＴＥ領域１８は終端領域７に設けられている。ドリフト領域１１は活性領域６及び終端領域７にわたって設けられている。
　ドリフト領域１１は、例えば窒素又はリン（Ｐ）等のｎ型不純物を含み、ｎ型の導電型を有する。ドリフト領域１１は、例えば第１領域１１Ａと、第２領域１１Ｂと、第３領域１１Ｃとを主に有している。
　電流拡散領域１４はドリフト領域１１上に設けられている。電流拡散領域１４は、例えばリン等のｎ型不純物を含み、ｎ型の導電型を有する。電流拡散領域１４は、第２主面２に対して垂直な方向において、ボディ領域１２と第１領域１１Ａとの間にある。電流拡散領域１４は、ボディ領域１２及び第１領域１１Ａに接している。電流拡散領域１４は、ボディ領域１２よりも第２主面２側にある。電流拡散領域１４は、第１領域１１Ａよりも第１主面１側にある。電流拡散領域１４は、側面３にも接している。電流拡散領域１４のｎ型不純物の実効濃度のピーク値は、短絡電流の抑制のために、好ましくは５×１０１７ｃｍ－３以下である。電流拡散領域１４のｎ型不純物の実効濃度のピーク値は、オン抵抗の抑制のために、好ましくは２×１０１７ｃｍ－３以上である。電流拡散領域１４はドリフト領域の一部を構成する。
　ボディ領域１２は電流拡散領域１４上に設けられている。ボディ領域１２は、例えばアルミニウム（Ａｌ）等のｐ型不純物を含み、ｐ型の導電型（第２導電型）を有する。ボディ領域１２は、第２主面２に対して垂直な方向において、ソース領域１３と電流拡散領域１４との間にある。ボディ領域１２は、ソース領域１３及び電流拡散領域１４に接している。ボディ領域１２は、ソース領域１３よりも第２主面２側にある。ボディ領域１２は、電流拡散領域１４よりも第１主面１側にある。ボディ領域１２は、側面３にも接している。ボディ領域１２のｐ型不純物の実効濃度は、例えば５×１０１７ｃｍ－３以上５×１０１８ｃｍ－３以下である。ボディ領域１２のｐ型不純物の実効濃度の最大値は、好ましくは１．０×１０１８ｃｍ－３以上５．０×１０１８ｃｍ－３以下である。短チャネル効果（パンチスルー）は、ｐｎ接合領域からチャネル領域内に空乏層が広がってチャネル領域全体が空乏層になることによって発生し得る。ボディ領域１２のｐ型不純物の実効濃度を高くすることによって、チャネル領域に形成される空乏層の広がりを低減することができる。これにより、閾値電圧を高くし、短絡耐量を向上しやすい。
　ソース領域１３は、第２主面２に対して垂直な方向において、ボディ領域１２上にある。ソース領域１３は、ボディ領域１２に接している。ソース領域１３は、ボディ領域１２によって電流拡散領域１４から隔てられるようにボディ領域１２上に設けられている。ソース領域１３は、ボディ領域１２よりも第１主面１側にある。ソース領域１３は、側面３にも接している。ソース領域１３はゲート絶縁膜８１に覆われている。ソース領域１３はゲート絶縁膜８１に直接接している。ソース領域１３は、例えば窒素又はリン等のｎ型不純物を含み、ｎ型の導電型を有する。ソース領域１３は、第１主面１を構成する。ソース領域１３のｎ型不純物の実効濃度は、例えば５×１０１８ｃｍ－３以上５×１０１９ｃｍ－３以下である。ソース領域１３の第１主面１におけるｎ型不純物の実効濃度は、シート抵抗の低減のために、好ましくは１×１０１９ｃｍ－３以上である。
　コンタクト領域１６は、例えばアルミニウム等のｐ型不純物を含み、ｐ型の導電型を有する。コンタクト領域１６のｐ型不純物の実効濃度は、例えばボディ領域１２のｐ型不純物の実効濃度よりも高い。コンタクト領域１６は、ソース領域１３を貫通し、ボディ領域１２に接する。コンタクト領域１６は、第１主面１を構成する。コンタクト領域１６のｐ型不純物の実効濃度は、例えば１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下である。
　第１主面１には、側面３と底面４とにより規定されるゲートトレンチ５が設けられている。側面３は、ソース領域１３、ボディ領域１２、電流拡散領域１４及びドリフト領域１１を貫通して電界緩和領域１５に至る。底面４は、側面３と連なる。底面４は、電界緩和領域１５に位置する。底面４は、例えば第２主面２と平行な平面である。底面４を含む平面に対する側面３の角度θ１は、例えば４５°以上６５°以下である。角度θ１は、例えば５０°以上であってもよい。角度θ１は、例えば６０°以下であってもよい。側面３は、好ましくは、｛０－３３－８｝面を有する。｛０－３３－８｝面は、優れた移動度が得られる結晶面である。ゲートトレンチ５は、例えば第１主面１と平行な第１方向に沿ってストライプ状に伸長している。第１主面１に垂直な方向から平面視したときに、複数のゲートトレンチ５が、第１方向に垂直な第２方向に一定の間隔で設けられている。複数のゲートトレンチ５が、例えばアレイ状に設けられていてもよい。
　電界緩和領域１５は、例えばアルミニウム等のｐ型不純物を含み、ｐ型の導電型を有する。電界緩和領域１５は、例えば窒素又はリン等のｎ型不純物を更に含んでもよい。電界緩和領域１５に含まれるｐ型不純物の総量は、電界緩和領域１５に含まれるｎ型不純物の総量よりも多い。電界緩和領域１５は、電流拡散領域１４と第２主面２との間にある。第１主面１に垂直な方向から平面視したときに、電界緩和領域１５はゲートトレンチ５と重なる部分を含む。例えば、電界緩和領域１５は、ゲートトレンチ５の底面４と第２主面２との間にあり、電界緩和領域１５の上端面は、例えばゲートトレンチ５の底面４を含む。電界緩和領域１５の上端面の一部は、電流拡散領域１４の下端面の一部に対向している。電界緩和領域１５は、第１主面１に垂直な方向から平面視したときに、電流拡散領域１４とボディ領域１２と側面３とが互いに接する第１位置９１よりもゲートトレンチ５から離間する側に側端面９２を有する。電界緩和領域１５は、ソース電極６０に電気的に接続されていてもよい。電界緩和領域１５のｐ型不純物の実効濃度は、例えば５×１０１７ｃｍ－３以上５×１０１８ｃｍ－３以下である。
　図３は、電界緩和領域１５におけるｐ型不純物の濃度プロファイルの一例を示す図である。図３中の横軸は第１主面１からの距離を示し、縦軸はｐ型不純物の濃度を示す。電界緩和領域１５は、第１主面１に垂直な方向において、ｐ型不純物の濃度が最大値である第１面１５Ａと、ｐ型不純物の濃度が最大値の１／１０であり、第１面１５Ａよりも第２主面２側の第２面１５Ｂとを有する。例えば、第１面１５Ａにおけるｐ型不純物の濃度は３．４×１０１７ｃｍ－３であり、第２面１５Ｂにおけるｐ型不純物の濃度は３．４×１０１６ｃｍ－３である。また、第１面１５Ａと第２面１５Ｂとの間の距離Ｄ１は１．０μｍ以上である。例えば、第１主面１と第１面１５Ａとの間の距離Ｄ２が１．０μｍ程度であり、第１主面１と第２面１５Ｂとの間の距離Ｄ３が３．２μｍ程度であり、第１面１５Ａと第２面１５Ｂとの間の距離Ｄ１が２．２μｍ程度である。電界緩和領域１５は第１電界緩和領域の一例である。
　接続領域１９は、例えばアルミニウム等のｐ型不純物を含み、ｐ型の導電型を有する。第１主面１に垂直な方向から平面視したときに、接続領域１９は、活性領域６の終端領域７との境界近傍に設けられており、環状の平面形状を有する。接続領域１９は電界緩和領域１５の第１主面１側に設けられている。接続領域１９の下端面は、電界緩和領域１５の上端面に接する。コンタクト領域１６は、接続領域１９の上にも形成されている。接続領域１９の上端面は、コンタクト領域１６の下端面に接する。
　ドリフト領域１１の第１領域１１Ａは、電流拡散領域１４と電界緩和領域１５との間にある。第１領域１１Ａは、電流拡散領域１４及び電界緩和領域１５に接している。第１領域１１Ａは、電流拡散領域１４よりも第２主面２側にある。第１領域１１Ａは、電界緩和領域１５よりも第１主面１側にある。第１領域１１Ａのｎ型不純物の実効濃度は、例えば５×１０１５ｃｍ－３以上５×１０１６ｃｍ－３以下である。
　第２領域１１Ｂは、第１領域１１Ａよりも第２主面２側にある。第２領域１１Ｂは、第１領域１１Ａと連なっている。第２領域１１Ｂは、第２主面２と平行な方向において電界緩和領域１５と接している。第２領域１１Ｂと電界緩和領域１５とは、第２主面２と平行な同一平面に位置していてもよい。第２領域１１Ｂのｎ型不純物の実効濃度は、第１領域１１Ａのｎ型不純物の実効濃度よりも高くてもよい。第２領域１１Ｂのｎ型不純物の実効濃度は、例えば５×１０１５ｃｍ－３以上５×１０１６ｃｍ－３以下である。
　第３領域１１Ｃは、第２領域１１Ｂよりも第２主面２側にある。第３領域１１Ｃは、第２領域１１Ｂと連なっている。第３領域１１Ｃは、電界緩和領域１５と接している。第３領域１１Ｃは、電界緩和領域１５よりも第２主面２側にある。第３領域１１Ｃは、第２領域１１Ｂと炭化珪素単結晶基板５０との間にあってもよい。第３領域１１Ｃは、炭化珪素単結晶基板５０に連なっていてもよい。第３領域１１Ｃのｎ型不純物の実効濃度は、例えば５×１０１５ｃｍ－３以上５×１０１６ｃｍ－３以下である。
　電界緩和領域１５の下端面は、ドリフト領域１１の第３領域１１Ｃの上端面に接する。電界緩和領域１５の第２主面２側のドリフト領域１１との界面９３の第１主面１からの距離Ｄ４は２．０μｍ以上である（図３参照）。界面９３では、ｐ型不純物の濃度とｎ型不純物の濃度とが等しく、電界緩和領域１５内では、ｐ型不純物の濃度がｎ型不純物の濃度よりも高く、第３領域１１Ｃ内では、ｐ型不純物の濃度がｎ型不純物の濃度よりも低い。例えば、電界緩和領域１５及びドリフト領域１１におけるｎ型不純物の濃度は１．００×１０１６ｃｍ－３であり、電界緩和領域１５におけるｐ型不純物の濃度は１．００×１０１６ｃｍ－３超であり、ドリフト領域１１におけるｐ型不純物の濃度は１．００×１０１６ｃｍ－３未満である。
　埋込ＪＴＥ領域１７は、例えばアルミニウム等のｐ型不純物を含み、ｐ型の導電型を有する。埋込ＪＴＥ領域１７におけるｐ型不純物の濃度は、電界緩和領域１５におけるｐ型不純物の濃度より低くてもよい。埋込ＪＴＥ領域１７は、例えば窒素又はリン等のｎ型不純物を更に含んでもよい。埋込ＪＴＥ領域１７に含まれるｐ型不純物の総量は、埋込ＪＴＥ領域１７に含まれるｎ型不純物の総量よりも多い。埋込ＪＴＥ領域１７は、ドリフト領域１１の上に設けられている。埋込ＪＴＥ領域１７は第１主面１に平行な方向で電界緩和領域１５に接している。埋込ＪＴＥ領域１７は第２電界緩和領域の一例である。
　埋込ＪＴＥ領域１７は、第１主面１に垂直な方向において、ｐ型不純物の濃度が最大値である第３面１７Ａと、ｐ型不純物の濃度が最大値の１／１０であり、第３面１７Ａよりも第２主面２側の第４面１７Ｂとを有する。また、第３面１７Ａと第４面１７Ｂとの間の距離Ｄ５は１．０μｍ以上である。
　表面ＪＴＥ領域１８は、例えばアルミニウム等のｐ型不純物を含み、ｐ型の導電型を有する。表面ＪＴＥ領域１８は、埋込ＪＴＥ領域１７の上に設けられている。表面ＪＴＥ領域１８の活性領域６側とは反対側の端部は、埋込ＪＴＥ領域１７の活性領域６側とは反対側の端部よりも、活性領域６から離れている。表面ＪＴＥ領域１８のｐ型不純物の実効濃度は、例えば埋込ＪＴＥ領域１７のｐ型不純物の実効濃度と同程度であってもよい。表面ＪＴＥ領域１８は第１主面１に平行な方向でコンタクト領域１６及び接続領域１９に接している。表面ＪＴＥ領域１８は、第１主面１を構成する。
　ゲート絶縁膜８１は、例えば酸化膜である。ゲート絶縁膜８１は、例えば二酸化珪素を含む材料により構成されている。ゲート絶縁膜８１は、側面３及び底面４に接する。ゲート絶縁膜８１は、底面４において電界緩和領域１５と接する。ゲート絶縁膜８１は、側面３においてソース領域１３、ボディ領域１２、電流拡散領域１４及び第１領域１１Ａの各々と接している。ゲート絶縁膜８１は、第１主面１においてソース領域１３と接していてもよい。
　ゲート電極８２は、ゲート絶縁膜８１上に設けられている。ゲート電極８２は、例えば導電性不純物を含むポリシリコン（ポリＳｉ）から構成されている。ゲート電極８２は、ゲートトレンチ５の内部に配置されている。ゲート電極８２の一部は、第１主面１上に配置されていてもよい。
　層間絶縁膜８３は、ゲート電極８２及びゲート絶縁膜８１に接して設けられている。層間絶縁膜８３は、例えば二酸化珪素を含む材料から構成されている。層間絶縁膜８３は、ゲート電極８２とソース電極６０とを電気的に絶縁している。層間絶縁膜８３の一部は、ゲートトレンチ５の内部に設けられていてもよい。
　層間絶縁膜８３及びゲート絶縁膜８１には、第２方向に一定の間隔でコンタクトホール８６が形成されている。コンタクトホール８６は、第１主面１に垂直な方向から平面視したときに、第２方向で隣り合うコンタクトホール８６の間にゲートトレンチ５が位置するように設けられている。コンタクトホール８６は、第１方向に延びる。コンタクトホール８６を通じて、ソース領域１３及びコンタクト領域１６が層間絶縁膜８３及びゲート絶縁膜８１から露出している。コンタクト領域１６は、第１方向（ゲートトレンチ５の長手方向）において、全体にわたって配置されている必要はなく、周期的に配置されていてよい。
　バリアメタル膜８４は、層間絶縁膜８３の上面及び側面と、ゲート絶縁膜８１の側面とを覆う。バリアメタル膜８４は、層間絶縁膜８３及びゲート絶縁膜８１の各々と接している。バリアメタル膜８４は、例えば窒化チタン（ＴｉＮ）を含む材料から構成されている。
　ソース電極６０は、第１主面１に接する。ソース電極６０は、コンタクト電極６１と、ソース配線６２とを有する。コンタクト電極６１は、第１主面１において、ソース領域１３及びコンタクト領域１６に接していてもよい。コンタクト電極６１は、例えばニッケルシリサイド（ＮｉＳｉ）を含む材料から構成されている。コンタクト電極６１が、チタンと、アルミニウムと、シリコンとを含む材料から構成されていてもよい。コンタクト電極６１は、コンタクト領域１６とオーミック接合している。ソース配線６２は、バリアメタル膜８４の上面及び側面と、コンタクト電極６１の上面とを覆う。ソース配線６２は、バリアメタル膜８４及びコンタクト電極６１の各々と接している。ソース配線６２は、例えばアルミニウムを含む材料から構成されている。
　パッシベーション膜８５は、ソース配線６２の上面を覆う。パッシベーション膜８５は、ソース配線６２と接している。パッシベーション膜８５は、例えばポリイミドを含む材料から構成されている。パッシベーション膜８５には、ソース配線６２の上面の一部を露出する開口部８７が形成されている。
　ドレイン電極７０は、第２主面２に接する。ドレイン電極７０は、第２主面２において炭化珪素単結晶基板５０と接している。ドレイン電極７０は、ドリフト領域１１と電気的に接続されている。ドレイン電極７０は、例えばニッケルシリサイドを含む材料から構成されている。ドレイン電極７０がチタンと、アルミニウムと、シリコンとを含む材料から構成されていてもよい。ドレイン電極７０は、炭化珪素単結晶基板５０とオーミック接合している。
　第２主面２に対して垂直な方向において、電界緩和領域１５の上端面が底面４から離間していてもよい。この場合、例えば、底面４がドリフト領域１１に位置してもよく、側面３が、ソース領域１３、ボディ領域１２及び電流拡散領域１４を貫通してドリフト領域１１に至ってもよい。例えば、電界緩和領域１５の上端面と底面４との間に、第１領域１１Ａがあってもよい。
　炭化珪素単結晶基板５０と第３領域１１Ｃとの間に、例えば窒素等のｎ型不純物を含み、ｎ型の導電型を有するバッファ層が設けられていてもよい。バッファ層のｎ型不純物の実効濃度は、第３領域１１Ｃのｎ型不純物の実効濃度よりも高くてもよい。
　本開示において、ｐ型不純物の実効濃度とは、ｐ型不純物の濃度とｎ型不純物の濃度との差分であり、ｎ型不純物の実効濃度とは、ｎ型不純物の濃度とｐ型不純物の濃度との差分である。実効濃度は、例えば以下の手順１～手順４で測定することができる。
　（手順１）　半導体装置の表面を観察することにより素子領域を特定する。
　（手順２）　図２に示す半導領域の断面が現れるように半導体装置を加工する。例えば、集束イオンビーム（Focused Ion Beam：ＦＩＢ）装置を用いて半導体装置の断面加工を行う。
　（手順３）　走査電子顕微鏡（Scanning Electron Microscope：ＳＥＭ）を用いて、不純物が注入された領域の導電型がｐ型かｎ型かの判定を行う。例えば加速電圧が３ｋＶ、倍率が１００００倍の条件でＳＥＭ観察を行った場合、明るい領域がｐ型領域であり、暗い領域がｎ型領域である。
　（手順４）　上記の断面におけるｐ型領域及びｎ型領域について走査型拡がり抵抗顕微鏡（Scanning Spreading Resistance Microscopy：ＳＳＲＭ）を用いて不純物濃度を測定する。ｐ型領域の濃度がｐ型不純物の実効濃度であり、ｎ型領域の濃度がｎ型不純物の実効濃度である。
　次に、実施形態に係るＭＯＳＦＥＴ１００の製造方法について説明する。図４～図１２は、実施形態に係るＭＯＳＦＥＴ１００の製造方法を示す断面図である。図４～図１２は、図２と同様に、図１中のII-II線に沿った断面図に相当する。
　まず、図４に示されるように、炭化珪素単結晶基板５０が準備される。例えば昇華法によって製造された炭化珪素インゴット（図示せず）がスライスされることにより、炭化珪素単結晶基板５０が準備される。炭化珪素単結晶基板５０上にバッファ層（図示せず）が形成されてもよい。バッファ層は、例えば原料ガスとしてシラン（ＳｉＨ４）とプロパン（Ｃ３Ｈ８）との混合ガスを用い、キャリアガスとして例えば水素（Ｈ２）を用いた化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法により形成することができる。バッファ層のエピタキシャル成長の際に、例えば窒素等のｎ型不純物がバッファ層に導入されてもよい。
　次に、同じく図４に示されるように、エピタキシャル層２１が形成される。例えば原料ガスとしてシランとプロパンとの混合ガスを用い、キャリアガスとして例えば水素を用いたＣＶＤ法により、炭化珪素単結晶基板５０上にエピタキシャル層２１が形成される。エピタキシャル成長の際、例えば窒素等のｎ型不純物がエピタキシャル層２１に導入される。エピタキシャル層２１は、ｎ型の導電型を有する。エピタキシャル層２１のｎ型不純物の実効濃度は、バッファ層のｎ型不純物の実効濃度よりも低くてもよい。
　次に、図５に示されるように、電界緩和領域１５が形成される。例えば、電界緩和領域１５が形成される領域上に開口部を有するマスク層（図示せず）が形成される。次に、例えばアルミニウムイオン等のｐ型を付与可能なｐ型不純物イオンがエピタキシャル層２１に注入される。このｐ型不純物イオンの注入は、チャネリング現象が生じる条件で行われる。これにより、第１面１５Ａ及び第２面１５Ｂを有する電界緩和領域１５が形成される。例えば、電界緩和領域１５の形成の際のｐ型不純物イオンの注入エネルギは、９００ｋｅＶ以上１０００ｋｅＶ以下とされてもよく、ドーズ量は３．５×１０１３ｃｍ－２以上４．５×１０１３ｃｍ－２以下とされてもよい。電界緩和領域１５の形成後にマスク層が除去される。
　次に、同じく図５に示されるように、埋込ＪＴＥ領域１７が形成される。例えば、埋込ＪＴＥ領域１７が形成される領域上に開口部を有するマスク層（図示せず）が形成される。次に、例えばアルミニウムイオン等のｐ型を付与可能なｐ型不純物イオンがエピタキシャル層２１に注入される。このｐ型不純物イオンの注入は、チャネリング現象が生じる条件で行われる。これにより、第３面１７Ａ及び第４面１７Ｂを有する埋込ＪＴＥ領域１７が形成される。例えば、埋込ＪＴＥ領域１７の形成の際のｐ型不純物イオンの注入エネルギは、９００ｋｅＶ以上１０００ｋｅＶ以下とされてもよく、ドーズ量は０．５×１０１３ｃｍ－２以上１．５×１０１３ｃｍ－２以下とされてもよい。埋込ＪＴＥ領域１７の形成後にマスク層が除去される。
　次に、図６に示されるように、接続領域１９が形成される。例えば、接続領域１９が形成される領域上に開口部を有するマスク層（図示せず）が形成される。次に、例えばアルミニウムイオン等のｐ型を付与可能なｐ型不純物イオンがエピタキシャル層２１に注入される。これにより、接続領域１９が形成される。接続領域１９の形成後にマスク層が除去される。
　次に、同じく図６に示されるように、ボディ領域１２が形成される。例えば、ボディ領域１２が形成される領域上に開口部を有するマスク層（図示せず）が形成される。次に、例えばアルミニウムイオン等のｐ型を付与可能なｐ型不純物イオンがエピタキシャル層２１に注入される。これにより、ボディ領域１２が形成される。
　次に、同じく図６に示されるように、電流拡散領域１４が形成される。例えばリンイオン等のｎ型を付与可能なｎ型不純物イオンがエピタキシャル層２１に注入される。これにより、電流拡散領域１４が形成される。
　次に、同じく図６に示されるように、ソース領域１３が形成される。例えばリンイオン等のｎ型を付与可能なｎ型不純物イオンがエピタキシャル層２１に注入される。これにより、ソース領域１３が形成される。ソース領域１３の形成後にマスク層が除去される。
　次に、同じく図６に示されるように、コンタクト領域１６が形成される。例えば、コンタクト領域１６が形成される領域上に開口部を有するマスク層（図示せず）が形成される。次に、例えばアルミニウムイオン等のｐ型を付与可能なｐ型不純物がエピタキシャル層２１に注入される。これにより、コンタクト領域１６が形成される。
　次に、同じく図６に示されるように、表面ＪＴＥ領域１８が形成される。例えば、表面ＪＴＥ領域１８が形成される領域上に開口部を有するマスク層（図示せず）が形成される。次に、例えばアルミニウムイオン等のｐ型を付与可能なｐ型不純物がエピタキシャル層２１に注入される。これにより、表面ＪＴＥ領域１８が形成される。
　次に、炭化珪素基板１０に注入された不純物イオンを活性化するために活性化アニールが実施される。活性化アニールの温度は、好ましくは１５００℃以上１９００℃以下であり、例えば１７００℃程度である。活性化アニールの時間は、例えば３０分程度である。活性化アニールの雰囲気は、好ましくは不活性ガス雰囲気であり、例えばアルゴン（Ａｒ）雰囲気である。
　次に、図７に示されるように、ゲートトレンチ５が形成される。例えば、第１主面１上に、ゲートトレンチ５が形成される位置上に開口を有するマスク層（図示せず）が形成される。マスク層を用いて、ソース領域１３の一部と、ボディ領域１２の一部と、電流拡散領域１４の一部と、ドリフト領域１１の一部とがエッチングにより除去される。エッチングの方法としては、例えば反応性イオンエッチング、特に誘導結合プラズマ反応性イオンエッチングを用いることができる。具体的には、例えば反応ガスとして六フッ化硫黄（ＳＦ６）又はＳＦ６と酸素（Ｏ２）との混合ガスを用いた誘導結合プラズマ反応性イオンエッチングを用いることができる。エッチングにより、ゲートトレンチ５が形成されるべき領域に、第１主面１に対してほぼ垂直な側部と、側部と連続的に設けられ、かつ第１主面１とほぼ平行な底部とを有する凹部（図示せず）が形成される。
　次に、凹部において熱エッチングが行われる。熱エッチングは、第１主面１上にマスク層が形成された状態で、例えば、少なくとも１種類以上のハロゲン原子を有する反応性ガスを含む雰囲気中での加熱によって行い得る。少なくとも１種類以上のハロゲン原子は、塩素（Ｃｌ）原子及びフッ素（Ｆ）原子の少なくともいずれかを含む。当該雰囲気は、例えば、塩素（Ｃｌ２）、三塩化ホウ素（ＢＣｌ３）、ＳＦ６又は四フッ化炭素（ＣＦ４）を含む。例えば、塩素ガスと酸素ガスとの混合ガスを反応ガスとして用い、熱処理温度を、例えば８００℃以上９００℃以下として、熱エッチングが行われる。なお、反応ガスは、上述した塩素ガスと酸素ガスとに加えて、キャリアガスを含んでいてもよい。キャリアガスとしては、例えば窒素ガス、アルゴンガス又はヘリウムガス等を用いることができる。
　上記熱エッチングにより、炭化珪素基板１０の第１主面１にゲートトレンチ５が形成される。ゲートトレンチ５は、側面３と、底面４とにより規定される。側面３は、ソース領域１３と、ボディ領域１２と、電流拡散領域１４と、ドリフト領域１１とにより構成される。底面４は、電界緩和領域１５により構成される。側面３と、底面４を含む平面との間の角度θ１は、例えば４５°以上６５°以下である。次に、マスク層が第１主面１から除去される。
　次に、図８に示されるように、ゲート絶縁膜８１が形成される。例えば炭化珪素基板１０を熱酸化することにより、ソース領域１３と、ボディ領域１２と、電流拡散領域１４と、ドリフト領域１１と、電界緩和領域１５と、コンタクト領域１６とに接するゲート絶縁膜８１が形成される。具体的には、炭化珪素基板１０が、酸素を含む雰囲気中において、例えば１３００℃以上１４００℃以下の温度で加熱される。これにより、第１主面１と、側面３及び底面４に接するゲート絶縁膜８１が形成される。なお、ゲート絶縁膜８１が熱酸化により形成された場合、厳密には、炭化珪素基板１０の一部がゲート絶縁膜８１に取り込まれる。このため、以降の処理では、熱酸化後のゲート絶縁膜８１と炭化珪素基板１０との間の界面に第１主面１、側面３及び底面４が若干移動したものとする。
　次に、一酸化窒素（ＮＯ）ガス雰囲気中において炭化珪素基板１０に対して熱処理（ＮＯアニール）が行われてもよい。ＮＯアニールにおいて、炭化珪素基板１０が、例えば１１００℃以上１４００℃以下の条件下で１時間程度保持される。これにより、ゲート絶縁膜８１とボディ領域１２との界面領域に窒素原子が導入される。その結果、界面領域における界面準位の形成が抑制されることで、チャネル移動度を向上させることができる。
　ＮＯアニール後、雰囲気ガスとしてアルゴン（Ａｒ）を用いるＡｒアニールが行われてもよい。Ａｒアニールの加熱温度は、例えば上記ＮＯアニールの加熱温度以上である。Ａｒアニールの時間は、例えば１時間程度である。これにより、ゲート絶縁膜８１とボディ領域１２との界面領域における界面準位の形成がさらに抑制される。なお、雰囲気ガスとして、Ａｒガスに代えて窒素ガス等の他の不活性ガスが用いられてもよい。
　次に、図９に示されるように、ゲート電極８２が形成される。ゲート電極８２は、ゲート絶縁膜８１上に形成される。ゲート電極８２は、例えば減圧ＣＶＤ（Low Pressure - Chemical Vapor Deposition：ＬＰ－ＣＶＤ）法により形成される。ゲート電極８２は、ソース領域１３と、ボディ領域１２と、電流拡散領域１４と、ドリフト領域１１との各々に対面するように形成される。
　次に、図１０に示されるように、層間絶縁膜８３が形成される。具体的には、ゲート電極８２を覆い、かつゲート絶縁膜８１と接するように層間絶縁膜８３が形成される。層間絶縁膜８３は、例えば、ＣＶＤ法により形成される。層間絶縁膜８３は、例えば二酸化珪素を含む材料から構成される。層間絶縁膜８３の一部は、ゲートトレンチ５の内部に形成されてもよい。
　次に、図１１に示されるように、層間絶縁膜８３及びゲート絶縁膜８１にコンタクトホール８６が形成される。コンタクトホール８６にコンタクト領域１６が層間絶縁膜８３及びゲート絶縁膜８１から露出する。
　次に、図１２に示されるように、バリアメタル膜８４、コンタクト電極６１及びドレイン電極７０が形成される。例えば、層間絶縁膜８３の上面及び側面と、ゲート絶縁膜８１の側面とを覆うバリアメタル膜８４が形成される。バリアメタル膜８４は、例えば窒化チタンを含む材料から構成される。バリアメタル膜８４は、例えばスパッタリング法による成膜及び反応性イオンエッチング（Reactive Ion Etching：ＲＩＥ）より形成される。次に、第１主面１においてコンタクト領域１６に接するコンタクト電極６１用の金属膜（図示せず）が形成される。コンタクト電極６１用の金属膜は、例えばスパッタリング法により形成される。コンタクト電極６１用の金属膜は、例えばニッケルを含む材料から構成される。次に、第２主面２において炭化珪素単結晶基板５０に接するドレイン電極７０用の金属膜（図示せず）が形成される。ドレイン電極７０用の金属膜は、例えばスパッタリング法により形成される。ドレイン電極７０用の金属膜は、例えばニッケルを含む材料から構成される。
　次に、合金化アニールが実施される。コンタクト電極６１用の金属膜及びドレイン電極７０用の金属膜が、例えば９００℃以上１１００℃以下の温度で５分程度保持される。これにより、コンタクト電極６１用の金属膜の少なくとも一部及びドレイン電極７０用の金属膜の少なくとも一部が、炭化珪素基板１０が含む珪素と反応してシリサイド化する。これにより、コンタクト領域１６とオーミック接合するコンタクト電極６１と、炭化珪素単結晶基板５０とオーミック接合するドレイン電極７０とが形成される。コンタクト電極６１が、チタンと、アルミニウムと、シリコンとを含む材料から構成されてもよい。ドレイン電極７０が、チタンと、アルミニウムと、シリコンとを含む材料から構成されてもよい。
　次に、ソース配線６２が形成される。具体的には、コンタクト電極６１及びバリアメタル膜８４を覆うソース配線６２が形成される。ソース配線６２は、例えばスパッタリング法による成膜及びＲＩＥより形成される。ソース配線６２は、例えばアルミニウムを含む材料から構成される。このようにして、コンタクト電極６１とソース配線６２とを有するソース電極６０が形成される。
　次に、パッシベーション膜８５が形成される。具体的には、ソース配線６２を覆うパッシベーション膜８５が形成される。パッシベーション膜８５は、例えばポリイミドを含む材料から構成される。パッシベーション膜８５は、例えば塗布法により形成される。次に、パッシベーション膜８５に開口部８７が形成される。
　このようにして、実施形態に係るＭＯＳＦＥＴ１００が完成する。
　次に、本実施形態に係るＭＯＳＦＥＴの作用効果について説明する。
　本実施形態に係るＭＯＳＦＥＴ１００では、電界緩和領域１５において、ｐ型不純物の濃度が最大値である第１面１５Ａと、ｐ型不純物の濃度が最大値の１／１０である第２面１５Ｂとの間の距離が１．０μｍ以上である。また、電界緩和領域１５の第２主面２側のドリフト領域１１との界面９３の第１主面１からの距離Ｄ４が２．０μｍ以上である。このため、複数回のエピタキシャル層の形成を行わずとも、ソース領域１３、ボディ領域１２、ドリフト領域１１及び電界緩和領域１５を適切に形成できる。また、電界緩和領域１５内でｐ型不純物の濃度は緩やかに変化するため、高い耐圧を得ながら、オン抵抗を抑制しながら、耐圧を向上し、短絡電流を抑制できる。短絡電流の抑制により、短絡耐量が向上する。また、短絡時に熱が発生したとしても、熱は第１主面１から離れた箇所で発生するため、ソース電極６０への熱の影響を緩和でき、短絡耐量を向上できる。
　ここで、電界緩和領域１５におけるｐ型不純物の濃度プロファイルが相違する参考例と比較した短絡電流の低減の効果について説明する。図１３は、参考例での電界緩和領域１５におけるｐ型不純物の濃度プロファイルの一例を示す図である。図１３中の横軸は第１主面１からの距離を示し、縦軸はｐ型不純物の濃度を示す。図１３には、実施形態での濃度プロファイルの一例も示す。
　図１３に示されるように、参考例では、ｐ型不純物の濃度の変化が急峻であり、第１面１５Ａと第２面１５Ｂとの間の距離が１．０μｍ未満である。また、参考例では、電界緩和領域１５の第２主面２側のドリフト領域１１との界面９３の第１主面１からの距離Ｄ４が２．０μｍ未満である。
　図１４は、実施形態及び参考例におけるドレイン電圧とドレイン電流との関係を示す図である。図１４中の横軸はドレイン電圧（ソース－ドレイン間電圧）を示し、縦軸はドレイン電流を示す。図１４に示されるように、実施形態によれば、参考例と比較して、ドレイン電圧が２０Ｖ以上のときのドレイン電圧の変化に対するドレイン電流の変化の割合が抑制される。このことは、実施形態により短絡電流が抑制されることを示す。
　また、本実施形態では、電界緩和領域１５に含まれるｐ型不純物の総量は、電界緩和領域１５に含まれるｎ型不純物の総量よりも多い。上記のように、電界緩和領域１５は、ｎ型を有するエピタキシャル層２１へのｐ型不純物のイオン注入により形成できる。そして、電界緩和領域１５のｎ型不純物の濃度及びｐ型不純物の濃度を調整することで、所望のオン抵抗、耐圧及び短絡耐量を得ることができる。
　本実施形態では、終端領域７の埋込ＪＴＥ領域１７において、ｐ型不純物の濃度が最大値である第３面１７Ａと、ｐ型不純物の濃度が最大値の１／１０である第４面１７Ｂとの間の距離が１．０μｍ以上である。このため、終端領域７の耐圧を活性領域６の耐圧より高くして、アバランシェ耐量を向上できる。
　埋込ＪＴＥ領域１７が電界緩和領域１５に電気的に接続されている。このため、電界緩和領域１５と埋込ＪＴＥ領域１７とを同電位に制御しやすい。
　第１主面１と底面４との間の距離は０．８μｍ未満であり、第１主面１と第１面１５Ａとの間の距離Ｄ２は０．８μｍ以上であることが好ましい。この場合、ボディ領域１２と電界緩和領域１５との間の領域、すなわち電流拡散領域１４及び第１領域１１Ａでのオン抵抗を低減しやすい。
　第１主面１と第１面１５Ａとの間の距離Ｄ２は、例えば３．０μｍ以下であり、好ましくは２．０μｍ以下であり、より好ましくは１．５μｍ以下である。距離Ｄ２が小さいほど、第１主面１を通じたイオン注入により電界緩和領域１５を形成しやすい。
　［変形例］
　次に、実施形態の変形例について説明する。変形例は、主にゲートトレンチの形状の点で実施形態と相違する。図１５は、実施形態の変形例に係るＭＯＳＦＥＴ（炭化珪素半導体装置）の構成を示す断面図である。図１５は、図１中のII-II線に沿った断面と同様の断面を示す。
　図１５に示されるように、変形例に係るＭＯＳＦＥＴ２００では、ゲートトレンチ５が垂直トレンチである。つまり、底面４を含む平面に対する側面３の角度θ１は、９０°であってもよい。他の構成は実施形態と同様である。
　このような変形例によっても実施形態と同様の効果を得ることができる。
　上記実施形態及び参考例では、ｎ型を第１導電型とし、かつｐ型を第２導電型して説明したが、ｐ型を第１導電型とし、かつｎ型を第２導電型としてもよい。上記実施形態及び参考例では、炭化珪素半導体装置としてＭＯＳＦＥＴを例に挙げて説明したが、炭化珪素半導体装置は、例えば絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor：ＩＧＢＴ）等であってもよい。上記各不純物領域におけるｐ型不純物の実効濃度及びｎ型不純物の実効濃度は、例えば走査型静電容量顕微鏡（Scanning Capacitance Microscope：ＳＣＭ）法又は二次イオン質量分析（Secondary Ion Mass Spectrometry：ＳＩＭＳ）法等により測定可能である。ｐ型領域とｎ型領域との境界面（つまりｐｎ接合界面）の位置は、例えばＳＣＭ法又はＳＩＭＳ法等により特定できる。電流拡散領域中の多数キャリアの実効濃度の分布は、実効濃度を測定せずとも、例えば電流拡散領域とボディ領域とのｐｎ接合により生成される空乏層の厚さの分布に基づいて特定できる。空乏層の厚さは、例えばＳＣＭ法又はＳＩＭＳ法等により特定できる。
　なお、ゲートトレンチは、ハニカム状に伸長していてもよいし、アイランド状に点在していてもよい。
　以上、実施形態について詳述したが、特定の実施形態に限定されるものではなく、請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
　１　第１主面
　２　第２主面
　３　側面
　４　底面
　５　ゲートトレンチ
　６　活性領域
　７　終端領域
　１０　炭化珪素基板
　１１　ドリフト領域
　１１Ａ　第１領域
　１１Ｂ　第２領域
　１１Ｃ　第３領域
　１２　ボディ領域
　１３　ソース領域
　１４　電流拡散領域
　１５　電界緩和領域（第１電界緩和領域）
　１５Ａ　第１面
　１５Ｂ　第２面
　１６　コンタクト領域
　１７　埋込ＪＴＥ領域（第２電界緩和領域）
　１７Ａ　第３面
　１７Ｂ　第４面
　１８　表面ＪＴＥ領域
　１９　接続領域
　２１　エピタキシャル層
　４０　炭化珪素エピタキシャル層
　５０　炭化珪素単結晶基板
　６０　ソース電極
　６１　コンタクト電極
　６２　ソース配線
　７０　ドレイン電極
　８１　ゲート絶縁膜
　８２　ゲート電極
　８３　層間絶縁膜
　８４　バリアメタル膜
　８５　パッシベーション膜
　８６　コンタクトホール
　８７　開口部
　９１　第１位置
　９２　側端面
　９３　界面
　１００、２００　ＭＯＳＦＥＴ

Claims (8)

  1. 　第１主面と、前記第１主面と反対側の第２主面とを有する炭化珪素基板を備え、
    　前記炭化珪素基板は、
    　第１導電型を有するドリフト領域と、
    　前記ドリフト領域上に設けられ、前記第１導電型と異なる第２導電型を有するボディ領域と、
    　前記ドリフト領域から隔てられるように前記ボディ領域上に設けられ、かつ前記第１導電型を有するソース領域と、
    　を有し、
    　前記第１主面には、前記ソース領域及び前記ボディ領域を貫通して前記ドリフト領域に至る側面と、前記側面と連なる底面とにより規定されるゲートトレンチが設けられており、
    　前記炭化珪素基板は、前記底面と前記第２主面との間に設けられ、かつ前記第２導電型を有する第１電界緩和領域を更に有し、
    　前記第１電界緩和領域は、前記第１主面に垂直な方向において、
    　前記第２導電型の不純物の濃度が最大値である第１面と、
    　前記第２導電型の不純物の濃度が前記最大値の１／１０であり、前記第１面よりも前記第２主面側の第２面と、
    　を有し、
    　前記第１面と前記第２面との間の距離は１．０μｍ以上であり、
    　前記第１電界緩和領域の前記第２主面側の前記ドリフト領域との界面の前記第１主面からの距離は２．０μｍ以上である炭化珪素半導体装置。
  2. 　前記第１電界緩和領域は、更に前記第１導電型の不純物を含有し、
    　前記第１電界緩和領域に含まれる前記第２導電型の不純物の総量は、前記第１電界緩和領域に含まれる前記第１導電型の不純物の総量よりも多い請求項１に記載の炭化珪素半導体装置。
  3. 　前記第１主面と前記底面との間の距離は０．８μｍ未満であり、
    　前記第１主面と前記第１面との間の距離は０．８μｍ以上である請求項１または請求項２に記載の炭化珪素半導体装置。
  4. 　前記ボディ領域における前記第２導電型の不純物の実効濃度の最大値は、１．０×１０１８ｃｍ－３以上５．０×１０１８ｃｍ－３以下である請求項１から請求項３のいずれか１項に記載の炭化珪素半導体装置。
  5. 　前記第１主面と前記第１面との間の距離は、３．０μｍ以下である請求項１から請求項４のいずれか１項に記載の炭化珪素半導体装置。
  6. 　前記ボディ領域、前記ソース領域、前記第１電界緩和領域を含む活性領域と、
    　前記活性領域の周囲に設けられ、かつ前記第２導電型を有する第２電界緩和領域を含む終端領域と、
    　を有し、
    　前記第２電界緩和領域は、前記第１主面に垂直な方向において、
    　前記第２導電型の不純物の濃度が最大値である第３面と、
    　前記第２導電型の不純物の濃度が前記最大値の１／１０であり、前記第３面よりも前記第２主面側の第４面と、
    　を有し、
    　前記第３面と前記第４面との間の距離は１．０μｍ以上である請求項１から請求項５のいずれか１項に記載の炭化珪素半導体装置。
  7. 　前記第２電界緩和領域は、前記第１電界緩和領域に電気的に接続されている請求項６に記載の炭化珪素半導体装置。
  8. 　前記ゲートトレンチの前記側面は、｛０－３３－８｝面を含む請求項１から請求項７のいずれか１項に記載の炭化珪素半導体装置。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016157606A1 (ja) * 2015-03-30 2016-10-06 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
WO2017179377A1 (ja) * 2016-04-14 2017-10-19 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
WO2020110514A1 (ja) * 2018-11-29 2020-06-04 富士電機株式会社 超接合炭化珪素半導体装置および超接合炭化珪素半導体装置の製造方法
JP2021027138A (ja) * 2019-08-02 2021-02-22 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016157606A1 (ja) * 2015-03-30 2016-10-06 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
WO2017179377A1 (ja) * 2016-04-14 2017-10-19 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
WO2020110514A1 (ja) * 2018-11-29 2020-06-04 富士電機株式会社 超接合炭化珪素半導体装置および超接合炭化珪素半導体装置の製造方法
JP2021027138A (ja) * 2019-08-02 2021-02-22 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機

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