WO2015064256A1 - 炭化シリコン半導体装置及びその製造方法 - Google Patents

炭化シリコン半導体装置及びその製造方法 Download PDF

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Abstract

　ＳｉＣ下地基板にＳｉＣエピタキシャル層形成後、このエピタキシャル層表面の結晶欠陥密度を低減してデバイスの良品率の向上を図る。　第一導電型の炭化シリコン半導体基板１の一方の主面に積層される第一導電型の炭化シリコン半導体エピタキシャル層２を有する炭化シリコン半導体装置において、前記炭化シリコン半導体エピタキシャル層２が積層される炭化シリコン半導体基板１表面と炭化シリコン半導体エピタキシャル層２の表面の少なくともいずれか一方の表面に再結晶層１３を備える炭化シリコン半導体装置。

Description

炭化シリコン半導体装置及びその製造方法
　本発明は、炭化シリコンエピタキシャル層表面の結晶欠陥密度の低減に係る炭化シリコン半導体装置およびその製造方法に関する。
　炭化シリコン半導体装置は、近年シリコンデバイスの特性限界を超えることができるデバイスとして注目されている。特に、炭化シリコン半導体装置は、シリコン半導体装置に比べてその絶縁破壊電界強度が高いこと（約１０倍高い）、熱伝導率が高いこと（約３倍高い）などの優れた物性を生かしてパワー半導体装置への応用が期待されている。
　これらの優れた物性はＳｉとＣの原子間の結合エネルギーが大きいことによるものであるが、一方ではＳｉとＣの結合時の周期構造の違いにより、その結晶には２Ｈ、３Ｃ、４Ｈ、６Ｈ、１５Ｒなどのポリタイプ（結晶多形）が多く存在し、結晶成長中に不整合が発生し易いという問題がある。このため、ＳｉＣ単結晶の作製時には、異種ポリタイプの結晶混在が避けられず、ポリタイプ結晶の形成に起因する結晶不整合による転位等の結晶欠陥が発生し易いというのが実情である。そのため、ほぼ無転位に近いＳｉ半導体に比べると、現状のＳｉＣ半導体には結晶欠陥が桁違いに多く存在している。
　ところで、ＳｉＣ基板の原材料であるＳｉＣ結晶インゴットは、高温での溶融液の安定性がよくないので、Ｓｉのように融液からの結晶成長させることが難しく、昇華法で作製されるのが一般的である。この昇華法で作製されたインゴットから切り出されたＳｉＣ半導体ウエハを下地基板とし、該ＳｉＣ下地基板上に気相法によりＳｉＣ層をエピタキシャル成長させ、該ＳｉＣエピタキシャル層（以降ＳｉＣエピ層）に不純物拡散層や接合構造を造り込んで、ＳｉＣデバイスを製造する。ＳｉＣエピ層へのデバイス形成には、Ｓｉデバイスとほぼ同様のプロセスを適用できるが、ＳｉＣ下地基板およびＳｉＣエピ層中ではドーパント原子がほとんど熱拡散しないので、不純物拡散層の形成に熱拡散法が使用できない点において、大きく異なる。
　このため、ＳｉＣデバイスにおいて、不純物拡散層の形成には、拡散層の深さに応じてイオン注入条件の異なる多段の（複数回の）高温イオン注入による拡散層の形成と、その活性化のために１６００℃以上の高温熱処理を必要とする。
　ＳｉＣデバイスは、半導体基板の両主面間方向に電流が流れる縦型デバイスであるため、半導体基板の電流通路内に結晶欠陥があると、デバイスの電気特性が劣化し、製品良品率が低下する。例えば、ＳｉＣ－ＳＢＤ（ＳｉＣ－Ｓｈｏｔｔｋｙ　Ｂａｒｒｉｅｒ　Ｄｉｏｄｅ）やＳｉＣ－ＭＯＳＦＥＴなどのデバイスにおいては、特に、そのＳｉＣエピ層表面の結晶欠陥が特性劣化や信頼性品質に直結するため、表面欠陥密度の低減および表面欠陥密度の評価方法の確立がＳｉＣデバイスの良品率と信頼性の向上にとって重要な検討課題となっている。
　ＳｉＣエピ層表面の欠陥は、ベースとなるＳｉＣ下地基板の欠陥を引き継いだ貫通螺旋転位（ＴＳＤ）や貫通刃状転位（ＴＥＤ）などが上層のエピ層に延伸した転位欠陥と、エピ成長中にエピ層内に形成される欠陥（ダウンホール等）とに大別される。
　図２（ａ）には、歪層を導入せずにＳｉＣエピ層を形成する従来製造方法によって、ＳｉＣ下地基板に形成されているＴＳＤが、ＴＳＤのままエピ層表面に伝搬した、あるいは結晶欠陥のタイプが基底面転位（Ｂａｓａｌ　Ｐｌａｎｅ　Ｄｉｓｌｏｃａｔｉｏｎ、以降ＢＰＤ）又はキャロット欠陥に転換されてエピ層表面に伝搬した、ＳｉＣ半導体装置の断面が模式的に示されている。
　ＳｉＣ下地基板にもともとある欠陥としては、２０００年代は、マイクロパイプと呼ばれる転位欠陥が大きな問題になっていたが、現在は結晶の作製方法の改善によってマイクロパイプ欠陥は大幅に少なくなっている。しかしながら、現状でも、前記ＴＳＤ、ＴＥＤと呼ばれる転位欠陥は、おおよそ１０００個／ｃｍ２のレベルで存在するのが実情であり、これらの欠陥が起点となって、さらにエピ層中に欠陥が伝搬し延伸する問題があり、ＳｉＣ下地基板の欠陥低減が求められている。
　また、エピ層形成中に発生する欠陥（ダウンホール等）については、エピ層形成装置、形成条件の改良で低減されつつある。前述のＳｉＣ下地基板に発生したＴＳＤやＴＥＤなどの転位欠陥を引き継いでエピ層に延伸し貫通する欠陥は現状ではまだ十分な制御下にはなく、特に表面に凹凸パターンを形成するキャロット型の欠陥についてはほとんど制御できないのが実情である。このキャロット欠陥とは、螺旋転位と基底面転位とに関連する欠陥と言われている。これらの欠陥は、デバイスの電気特性不良、特に漏れ電流不良に係ることが知られており、製品良品率の低下の主原因となっている。
　次に、ＳｉＣ－ＳＢＤを例にとって、従来のＳｉＣデバイス製造工程の概略を説明する。図５（１）にはＳｉＣ－ＳＢＤの完成断面、図５（２）にはその製造工程の概略が示されている。
　図５（２）の工程（ａ）において、ｎ型ＳｉＣ下地基板１（不純物濃度＞１×１０１８ｃｍ－３、基板厚３５０μｍ）のＳｉ面側を化学機械研磨（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｉｎｇ、以降ＣＭＰ）しエピ層形成前処理を行う。
　同図の工程（ｂ）において、このＳｉ面上にｎ型ＳｉＣエピ層２（不純物濃度、約１×１０１６ｃｍ－３、基板厚１０μｍ）を堆積する。原料ガスにＳｉＨ4、Ｃ3Ｈ8、キャリアガスにＨ2を用い、成長温度１７００℃でＣＶＤ成長させる。ｎ型ドーパントとして窒素（Ｎ２）を用いる。
　同図の工程（ｃ）において、ＳｉＣエピ層２表面にＳＢＤ周辺耐圧構造を形成する。すなわち、ＡｌやＢ等の多段イオン注入により、所定の深さ（Ｘj）のｐ型イオン注入領域を形成後、１６００℃程度で熱処理を行い、注入イオン種を活性化し、周辺耐圧構造として、電界緩和機能を有するｐ型領域３を形成する。
　同図の工程（ｄ）において、ＳｉＣ下地基板１の裏面側に、Ｎｉ蒸着膜を形成後、１０００℃程度で熱処理を行い、オーミック性のＮｉシリサイド膜４を形成する。その後、ＳｉＣ下地基板表面側のＳｉＣエピ層２表面に、酸化膜５のコンタクトホールを形成した後、Ｔｉ等のショットキーバリア電極６を形成する。ショットキーバリア電極６とＳｉＣエピ層２の接合部には、５００℃程度の熱処理により、Ｔｉシリサイド等のシリサイド層が形成される。
　同図の工程（ｅ）において、表面側にはＡｌＳｉ電極膜７、裏面にはＴｉ／Ｎｉ／Ａｕ電極８をそれぞれ形成し、ＳＢＤデバイスが完成する。
　以上説明したＳｉＣ－ＳＢＤデバイスの製造工程で、工程（ｂ）で形成されたＳｉＣエピ層２の表面に結晶欠陥が存在すると、工程（ｄ）におけるＴｉシリサイド層形成時に、良好なショットキー接合形成が阻害されるので、ＳＢＤデバイスの特性不良の原因となる。
　ＳｉＣエピ層表面の欠陥は、ＳＢＤのショットキーバリアを形成する表面側シリサイド層やＭＯＳＦＥＴのゲート酸化膜品質に影響するおそれが高い。特にＳＢＤにおいては、欠陥生成によってショットキーバリア高さが変わり、漏れ電流が増大する可能性がある。また、これらの表面欠陥は、ＳｉＣ表面でステップ状の段差を有することが多いため、その段差部でシリサイド層の形成が不均一となり局所的電界集中ポイントとなる可能性もある。そのため、前述したように実際のデバイス製造工程では、エピ層表面の欠陥分布を評価した段階で特定の欠陥種が存在するチップを製造工程から除外することが一般的に行われている。これらの表面欠陥中、最も頻度が高い欠陥種としてキャロット欠陥がある。最近、特にキャロット欠陥によるデバイスの良品率への影響が検討されつつあり、特に逆方向特性劣化への関連が議論されている。以上、説明したようにＳｉＣエピ層の表面欠陥については、デバイスの良品率改善を目指して、その低減手法がいろいろ検討されており、その主たるものが基板形成方法の改善によるものである。
　ＳｉＣデバイスの製造における良品率を向上させるために、結晶欠陥を低減する方法について、下記の特許文献が知られている。
　特許文献１、２には、結晶成長初期のバッファー層の最適化によって欠陥を低減する方法が開示されている。特許文献３には、エピ層の成長条件を選択することによりマイプロパイプ等の欠陥を途中で埋めて表面に到達させない方法が開示されている。さらに、特許文献４には、エピタキシャル炭化シリコン層の成長を中断してエッチングすることにより、エピ層の厚みを減少させてキャロット欠陥を終止させ、次に、エピタキシャル炭化シリコンの第２の層を再成長させる工程によってエピ層表面のキャロット欠陥を低減する方法が開示されている。
　一方、特許文献５には、陽極酸化法により、ＳｉＣ下地基板の表面の欠陥上に酸化膜を形成し、その後ショットキー電極を形成することで逆方向のリークモードを低減する方法が開示されている。
特開２００９－２９５７２８号公報 特開２００９－８８２２３号公報 特開２００３－３３２５６３号公報 特表２００７－５２５４０２号公報 特開２０１１－１５９８１４号公報
　しかしながら、エピ層表面の欠陥密度は、ＳｉＣ下地基板上へＳｉＣエピ層を堆積した時点ですでに決まってしまっている。エピ層の形成後は、いかにその欠陥を含むデバイスを確実に除くかだけであり、エピ層表面の欠陥自体を低減する方法を示す内容のものは、前記特許文献１～４には無い。一方、特許文献５に記載された陽極酸化法によれば、エピ層形成後の表面欠陥による逆方向のリークモードを低減することが可能であるが、陽極酸化法は量産性の点で問題がある。
　したがって、本発明の目的は、ＳｉＣ下地基板上にＳｉＣエピタキシャル層形成後、該エピタキシャル層表面の結晶欠陥密度を低減してデバイスの良品率の向上を図る炭化シリコン半導体装置及びその製造方法を提供することにある。
　上記目的を達成するため、本発明の炭化シリコン半導体装置は、第一導電型の炭化シリコン半導体基板の一方の主面に積層される第一導電型の炭化シリコン半導体エピタキシャル層を有する炭化シリコン半導体装置において、前記炭化シリコン半導体エピタキシャル層が積層される炭化シリコン半導体基板表面と炭化シリコン半導体エピタキシャル層の表面の少なくともいずれか一方の表面に再結晶層を備えることを特徴とする。
　本発明の炭化シリコン半導体装置において、前記再結晶層が炭化シリコン半導体エピタキシャル層を貫通する結晶欠陥上を覆う位置に選択的に形成されていることが好ましい。
　本発明の炭化シリコン半導体装置において、前記炭化シリコン半導体装置が炭化シリコンショットキーバリアダイオードまたは炭化シリコンＭＯＳＦＥＴであることが好ましい。
　本発明の炭化シリコン半導体装置の製造方法は、第一導電型の炭化シリコン半導体基板の一方の主面に第一導電型の炭化シリコン半導体エピタキシャル層を形成する炭化シリコン半導体装置の製造方法において、前記炭化シリコン半導体エピタキシャル層が形成される炭化シリコン半導体基板の表面と前記炭化シリコン半導体エピタキシャル層の表面の少なくともいずれかの表面層に歪エネルギーを供給し、その後、前記歪エネルギーが供給された前記表面層を再結晶化させるための熱処理を加えて再結晶層を形成する工程を有することを特徴とする。
　本発明の炭化シリコン半導体装置の製造方法において、前記歪エネルギーを与える手段が、イオン注入、プラズマ処理、電子線照射、プロトン照射のいずれかであることが好ましい。
　本発明の炭化シリコン半導体装置の製造方法において、前記イオン注入に用いられるイオン種が、炭化シリコン半導体基板と同導電型のイオン種であることが好ましい。
　本発明の炭化シリコン半導体装置の製造方法において、前記イオン注入に用いられるイオン種が、４価元素のＣ、Ｓｉ、Ｇｅから選ばれるいずれかであることが好ましい。
　本発明の炭化シリコン半導体装置の製造方法において、前記イオン注入に用いられるイオン種が、希ガス元素であることが好ましい。
　本発明の炭化シリコン半導体装置の製造方法において、前記希ガス元素が、Ｈｅ、Ｎｅ、Ａｒから選ばれるいずれかの元素であることが好ましい。
　本発明の炭化シリコン半導体装置の製造方法において、前記表面層を再結晶化させるための熱処理が、高周波誘導加熱法またはレーザー照射法を用いる加熱処理であることが好ましい。
　本発明の炭化シリコン半導体装置の製造方法において、キャロット欠陥を低減するための前記表面層の再結晶化のための前記加熱処理が、温度１６００℃～２０００℃で、３０秒～１８０秒間の熱処理であることが好ましい。
　本発明によれば、炭化シリコン半導体の下地基板、又はエピタキシャル層に歪エネルギーを導入して歪層を形成し、該歪層を加熱処理によって再結晶化させて、表面欠陥を消失させることができるので、結晶欠陥がないデバイス形成領域を得ることができ、電気特性に優れた炭化シリコン半導体を提供することができる。
本発明の一実施形態に係るＳｉＣ－ＳＢＤ製造工程を示す概略図である。 ＳｉＣ半導体基板に形成されている結晶欠陥の態様を示す断面模式図である。 ＳｉＣエピ層に形成された結晶欠陥を示す透過電子顕微鏡画像である。 本発明の他の実施形態に係るＳｉＣ－ＳＢＤ製造工程を示す概略図である。 従来のＳｉＣ－ＳＢＤ製造工程を示す概略図である。
　以下、本発明の炭化シリコン半導体装置及びその製造方法に係る実施例について、図面を参照して詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれ相対的に不純物濃度が高いまたは低いことを意味する。なお、以下の実施例の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、実施例で説明される添付図面は、見易くまたは理解し易くするために正確なスケール、寸法比で描かれていない。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
　本発明の炭化シリコン半導体装置は、ＳｉＣエピ層の欠陥密度を低減するために、ＳｉＣ下地基板又はＳｉＣエピ層に歪層を形成した後、熱処理によって該歪層を再結晶化させた再結晶層を備えることができる。
　図２（ａ）には、歪層を導入せずにＳｉＣエピ層を形成する従来製造方法によって、ＳｉＣ下地基板に形成されている貫通螺旋転位（ＴＳＤ）が、ＴＳＤのままエピ層表面に伝搬した、あるいは結晶欠陥のタイプが基底面転位（ＢＰＤ）又はキャロット欠陥に転換されてエピ層表面に伝搬した、ＳｉＣ半導体装置の断面が模式的に示されている。一方、図２（ｂ）には、本発明の製造方法にしたがってＳｉＣ下地基板の表面欠陥を少なくとも覆うように部分的に再結晶化して再結晶層を形成し、該再結晶層によって下地基板の欠陥の端部を閉塞し、エピ層内への欠陥伝搬を抑制したＳｉＣ半導体装置の断面が模式的に示されている。また、図２（ｃ）には、本発明の製造方法にしたがってＳｉＣ下地基板にＳｉＣエピタキシャル層を形成し、エピタキシャル層表面を部分的に再結晶化させることによって、欠陥密度を低減したＳｉＣ半導体装置の断面が模式的に示されている。
　図２（ａ）の態様ではＳｉＣエピ層表面すなわちデバイス形成領域にも結晶欠陥が形成されているが、図２（ｂ）、図２（ｃ）の態様によれば、デバイス形成領域において欠陥密度を低減することができる。
　よって、本発明の炭化シリコン半導体装置における前記再結晶層は、上記図２（ｂ）及び／又は図２（ｃ）の態様であることが好ましい。
　なお、再結晶層は、ＳｉＣ下地基板に部分的に形成してもよいが、全面に形成してもよい。
　以下、本発明の炭化シリコン半導体装置に備わる再結晶層について、更に詳しく説明する。
　本発明のＳｉＣ半導体装置の製造において、例えばＳｉＣ下地基板（ｎドープ、比抵抗２０ｍΩｃｍ、オフ角度４°）のＳｉ面上に、ｎタイプのＳｉＣエピ層（ドーピング濃度１×１０１６ｃｍ－３、エピ層厚１０μｍ）を形成し、該ＳｉＣエピ層表面にＡｌを３段イオン注入（第１段：５×１０１４ｃｍ－２／３５０ｋｅＶ、第２段：３×１０１４ｃｍ－２／２５０ｋｅＶ、第３段：２×１０１４ｃｍ－２／１００ｋｅＶ、注入温度５００℃）し、イオンの弾性衝突によって結晶格子に歪エネルギーを導入し、該結晶格子に歪層を形成することができる。然る後に、例えば高周波誘導加熱（１６００℃、１８０秒）によって前記歪層を、再結晶化させ、再結晶層を形成することができる。
　上記製造方法によれば、光学式表面検査装置によって検出される、ＳｉＣエピタキシャル直後の欠陥密度５個／ｃｍ２程度のものを、再結晶化処理後には２個／ｃｍ２以下に低減することができる。
　図３（ａ）には、上記製造条件によって作製したＳｉＣエピ層断面の透過電子顕微鏡（ＴＥＭ）画像が示されている。ＳｉＣ下地基板内部（図中の下方向）からエピ層２表面（図中の上方向）に伸びる貫通転位欠陥１０は、イオン注入領域境界１１で消失しており、ＳｉＣエピ層２表面に達していないことが分かる。一方、同図（ｂ）には、イオン注入せずに熱処理した（歪エネルギーを与えないで熱処理した）ＳｉＣエピ層の断面ＴＥＭ画像が示されている。基板から伸びる貫通転位欠陥１０がＳｉＣエピ層２表面まで達し、シリサイド層の形成を阻害していることが分かる。さらに、表面に達した貫通転位欠陥１０上では、シリサイド層がうまく形成されないため、シリサイド内にクラック状の欠陥（ジグザグの線）が形成されている。
　このように、ＳｉＣエピ層に歪層を形成してから、該歪層を再結晶化させ、再結晶層において、結晶欠陥を消失させることができる。
　上記炭化シリコン半導体装置の製造方法では、イオン注入と高周波誘導加熱とによって再結晶層を得たが、本発明はこれに限定されるものではない。
　以下、本発明の炭化シリコン半導体装置の再結晶層の形成方法について詳細に説明する。
　ＳｉＣエピ層又はＳｉＣ下地基板に再結晶層を形成するプロセスは、歪エネルギーを与えて歪層を形成する工程と、該歪層を熱処理して再結晶化する工程からなる。表１は、本発明に係る歪導入方法と再結晶化方法の一覧表である。歪層を形成する手段としてイオン注入、プラズマ処理、電子線照射、プロトン照射を用いることができる。また、再結晶化する手段として高周波誘導加熱、レーザーアニール等の熱処理を用いることができる。
Figure JPOXMLDOC01-appb-T000001
　［イオン注入］
　本発明の炭化シリコン半導体装置の製造工程では、ＳｉＣエピ層又はＳｉＣ下地基板に、ｎ型ドーパント（Ｎ２，Ｐ等）、ｐ型ドーパント（Ｂ，Ａｌ等）、４価元素（Ｃ，Ｓｉ，Ｇｅ等）、希ガス元素（Ｈｅ，Ｎｅ，Ａｒ等）のいずれかをイオン注入して、歪層を形成することができる。質量数の大きい元素を用いると、歪エネルギーを多く導入することができる。ただし、ｎ型ドーパント又はｐ型ドーパントを使用する場合は、デバイスの電気特性に影響しないように、ドーズ量を制限する必要がある。歪層の深さ及び／又は歪の度合いは、加速電圧とドーズ量によって変えることができる。特に、加速電圧とドーズ量を変えてイオン注入を複数回行う、多段イオン注入法によれば、歪エネルギー分布も変えることができる。例えば、Ａｌのイオン注入では、３段イオン注入（第１段：５×１０１４ｃｍ－２／３５０ｋｅＶ、第２段：３×１０１４ｃｍ－２／２５０ｋｅＶ、第３段：２×１０１４ｃｍ－２／１００ｋｅＶ）によって、深さ約１μｍの歪層を形成することができる。また、ＳｉＣ－ｎ型基板へのＰの注入では、２段イオン注入（第１段：１．５×１０１３ｃｍ－２／７０ｋｅＶ、第２段：１．５×１０１３ｃｍ－２／４０ｋｅＶ）によって、深さ約０．２μｍの歪層を形成することができる。ＳＢＤやＭＯＳＦＥＴ等の表面デバイスでは、歪層は１μｍ程度の深さで十分であり、更に多段イオン注入を多用して歪層を深くするとコストアップになるので好ましくない。一方、イオン注入時の基板温度は、特に制限されず、半導体プロセスで常用される５００℃でもよいが、必ずしも高温である必要はなく、室温でもよい。
　［プラズマ処理］
　本発明の炭化シリコン半導体装置の製造工程では、ＳｉＣエピ層又はＳｉＣ下地基板をＨ、Ａｒ、ＣＦ４等のプラズマに晒して歪層を形成することができる。プラズマ装置は、特に制限されず、誘導結合型プラズマ装置、容量結合型プラズマ装置、マイクロ波プラズマ装置等を用いることができる。例えば、容量結合型プラズマ装置によれば、３百ワット以上で６０秒間のプラズマ処理によって、ＳｉＣ半導体基板全面に歪を与えることができる。
　［電子線照射］
　本発明の炭化シリコン半導体装置の製造工程では、電子線をＳｉＣエピ層又はＳｉＣ下地基板に照射して歪層を形成することができる。電子線は透過力が高いため、シリコン半導体プロセスと同様の加速電圧では数百μｍの深さまで歪が与えられてしまう。このため、本目的に対しては、低加速電子銃、又はアルミニウム板等の減速材によって透過力の弱い電子線を得て、照射回数で歪層の深さやエネルギー量を制御することが好ましい。
　［プロトン照射］
　本発明の炭化シリコン半導体装置の製造工程では、タンデム型バンデグラフトによって加速したプロトンをＳｉＣエピ層又はＳｉＣ下地基板に照射して、歪層を形成することができる。例えばプロトンをドーズ量１×１０１３ａｔｏｍｓ／ｃｍ２、加速エネルギー０．５ＭｅＶで照射して、表面から３μｍ付近の深さにピークを持つ歪領域を形成することができる。
　［熱処理方法］
　熱処理方法としては、高周波誘導加熱、レーザーアニール法を用いることができる。熱処理は、１６００℃～２０００℃で、３０秒～１８０秒間行うことが好ましく、１７００℃～２０００℃で、３０秒～１５０秒間行うことがより好ましい。１６００℃未満では再結晶化が不完全で結晶欠陥が残留する可能性が高く、２０００℃以上ではドーパントが昇華して電気特性が変わるので好ましくない。レーザーアニールを用いる場合、エピ層形成後に表面欠陥評価装置により作成された欠陥マップに沿って選択的レーザー照射することによって、図２（ｂ）、（ｃ）に示すように、欠陥部分だけを覆うように、ＳｉＣ表面を選択的に再結晶化することが可能である。
　熱処理工程において注意すべき点は、ステップバンチングと呼ばれる基板表面の凹凸が激しくなる現象である。例えば、４Ｈ－ＳｉＣの（０００１）面から［１１－２０］方向に８度程度傾けた下地基板上に成長したエピタキシャル層で、各原子層が横方向に成長していくため、各原子層の端にある成長ステップが、ある条件下において統合されて、表面の凹凸が激しくなる。ステップバンチングは、熱処理前に基板表面に例えば厚さ３０ｎｍのカーボン膜を形成して、予防することができる。熱処理後は、不用になったカーボン膜を剥離することができる。また、イオン注入後にＣＭＰして平滑化する方法でもよい。ただし、ＣＭＰにおける研磨深さは、前記イオン注入領域の深さよりも浅くして、再結晶層を削り過ぎないように注意する必要がある。
　［実施例１］
　図１に示す製造工程にしたがって、ＳｉＣ－ＳＢＤを作製した。
　工程（ｂ）としてＳｉＣ下地基板１のＳｉ表面の全面にリンを２段イオン注入し、イオン注入領域（歪層）を形成した。ここで、第１段イオン注入はドーズ量を２×１０１５ｃｍ－２、加速エネルギーを２５０ｋｅＶとし、第２段イオン注入はドーズ量を５×１０１４ｃｍ－２で加速エネルギーを７０ｋｅＶとした。また、注入温度は室温とした。次に、工程（ｃ）として、高周波誘導加熱処理により、常圧Ａｒ雰囲気中、温度１６００℃で１８０秒間の熱処理を実施し、工程（ｂ）で導入したイオン注入領域（歪層）を再結晶させて、再結晶層１３を形成した（温度１６００℃で１８０秒間の熱処理は、２０００℃で３０秒間の熱処理としてもよい）。なお、図示していないが、ステップバンチングによる表面のあれを防止するために、イオン注入後、基板表面にカーボン膜（厚さ３０ｎｍ）を形成し、１６００℃で熱処理した後に剥離した。
　工程（ｄ）として、ＳｉＣエピ層２を形成した。ＳｉＣエピ層２は、まずバッファー層（ｎドープ、キャリア濃度１×１０１８ｃｍ－３、厚さ約０．５μｍ）（図示せず）を形成し、然る後にｎ-型ＳｉＣ（ｎ型ドープ、キャリア濃度１×１０１６ｃｍ－３、厚さ約１０μｍ）をエピタキシャル成長させた。ＳｉＣエピ層２の形成後に表面欠陥検査を実施し、通常４個／ｃｍ２、の欠陥レベルが、１．５個／ｃｍ２まで低減されていることを確認した。
　工程（ｅ）として、ＳｉＣエピ層２の表面にフォトエッチングで形成した酸化膜マスク（図示せず）を用いて、ｐ型ドーパントＡｌをイオン注入してｐ型領域３を形成した。注入条件は、第１段：５×１０１２ｃｍ－２／３５０ｋｅＶ、第２段：３×１０１２ｃｍ－２／１５０ｋｅＶ、第３段：２×１０１２ｃｍ－２／１００ｋｅＶとし、順次イオン注入した。注入温度は５００℃とした。次いで、ＳｉＣエピ層２表面にカーボン膜（図示せず）を５０ｎｍ堆積し、１６００℃で１８０秒間の活性化熱処理を行った。その後、カーボン膜を除去した。次に、工程（ｆ）として、裏面側にＮｉ膜を形成後、１０００℃で熱処理してＮｉシリサイド膜４を形成した。次いで、表面側の酸化膜５に、フォトエッチングによってコンタクトホールを形成し、然る後に、ショットキーバリア電極６となるＴｉ膜を２００ｎｍ厚で形成した。フォトエッチングによりコンタクトホール周辺部のＴｉ除去後に５００℃で熱処理し、Ｔｉシリサイドを形成した。最後に、工程（ｇ）として、表面に厚さ５μｍのＡｌＳｉ電極７を形成し、フォトエッチング工程により周辺部を除去した。また裏面側は、Ｔｉ／Ｎｉ／Ａｕ電極８を全面に形成した。
　以上、実施例１では、Ｐイオン注入と１６００℃の熱処理によりＳｉＣ下地基板１の表面に再結晶層を形成して、ＳｉＣ下地基板１の表面欠陥密度を低減し、然る後にＳｉＣエピ層を形成し、ＳｉＣ下地基板１からＳｉＣエピ層への欠陥延伸を防止して、ＳｉＣ－ＳＢＤの良品率を向上させた。
　［実施例２］
　図４に示す製造工程にしたがって、ＳｉＣ－ＳＢＤを作製した。
　工程（ｂ）として、ＳｉＣ下地基板１のＳｉ面側にｎ-型のＳｉＣエピ層２（１×１０１６ｃｍ－３，１０μｍ）を形成した（ここで、ｎ-型のＳｉＣエピ層２の形成前に、バッファー層（１×１０１８ｃｍ－３，０．５μｍ）を形成してもよい）。ｎ-ＳｉＣエピ層２の形成後に表面欠陥評価装置で検査し、欠陥４個／ｃｍ２を検出した。
　次に、ＳｉＣエピ層２の表面にフォトエッチングで形成した酸化膜マスク（図示せず）を用いて、Ａｌを３段イオン注入し、耐圧構造部を形成した。注入条件は、第１段：５×１０１２ｃｍ－２／３５０ｋｅＶ、第２段：３×１０１２ｃｍ－２／１５０ｋｅＶ、第３段：２×１０１２ｃｍ－２／１００ｋｅＶとし、順次イオン注入して、ｐ型領域３を形成した。注入温度は５００℃とした。次に、工程（ｄ）として、酸化膜５を全面に形成した後、前記耐圧構造部より内周部分をフォトエッチング工程で開口し、然る後に、Ａｒを３段イオン注入した。注入条件は、第１段：ドーズ量１×１０１３ｃｍ－２／３５０ｋｅＶ、第２段：６×１０１２ｃｍ－２／１５０ｋｅＶ、第３段：４×１０１２ｃｍ－２／１００ｋｅＶで、室温でのイオン注入とした。次に、工程（ｅ）として、表面酸化膜を除去し表面にカーボン膜（図示せず）を４０ｎｍ形成し、次いで高周波誘導加熱により１７００℃、１５０秒間の条件で熱処理した。
この後、表面欠陥検査を実施し、通常４個／ｃｍ２、の欠陥レベルが、１．５個／ｃｍ２まで低減されていることを確認した。
　工程（ｆ）として、ＳｉＣエピ層２の表面に酸化膜５を形成し、酸化膜を部分的にエッチング除去してショットキーバリア電極６のコンタクト部を開口した後、ショットキーバリア電極６のメタルとして厚さ２００ｎｍのＴｉ膜を形成し、５００℃、３０分間の条件で熱処理してシリサイド化し、所定のショットキーバリアハイトを有するショットキーバリア接合を形成した。最後に、工程（ｇ）として、表面にＡｌＳｉ電極膜７、裏面にＴｉ／Ｎｉ／Ａｕ電極膜８を形成した。
　以上、実施例２では、Ａｒイオン注入と１７００℃の熱処理によってＳｉＣエピ層２の表面に再結晶層を形成し、ＳｉＣエピ層２の表面欠陥密度を低減して、ＳｉＣ－ＳＢＤの良品率を向上させた。
　実施例１、２ともに、欠陥数は従来の表面欠陥密度は、４個／ｃｍ２から１．５個／ｃｍ２に低減され、１２００Ｖ耐圧のＳＢＤの良品率は６５％から８０％に向上した
　なお、ＳｉＣエピ層２の表面に再結晶層１３を形成するためのイオン注入は、基本的にはイオン種は問わないが、次工程のショットキー接合の形成工程の安定性を影響が少ない、Ａｒ等の希ガスイオンの注入が効果的であること、イオン注入以外にはプラズマ処理、電子線照射、プロトン照射が効果的であること、熱処理としてレーザーアニール法も効果的であることを確認している。
　１　　　　　ＳｉＣ下地基板
　２　　　　　ＳｉＣエピ層
　３　　　　　ｐ型領域
　４　　　　　Ｎｉシリサイド膜
　５　　　　　酸化膜
　６　　　　　ショットキーバリア電極
　７　　　　　ＡｌＳｉ電極
　８　　　　　Ｔｉ／Ｎｉ／Ａｕ電極
　１０　　　　貫通転位欠陥
　１１　　　　再結晶層とエピ層の境界
　１３　　　　再結晶層

Claims (11)

  1. 　第一導電型の炭化シリコン半導体基板の一方の主面に積層される第一導電型の炭化シリコン半導体エピタキシャル層を有する炭化シリコン半導体装置において、
    　前記炭化シリコン半導体エピタキシャル層が積層される炭化シリコン半導体基板表面と炭化シリコン半導体エピタキシャル層の表面の少なくともいずれか一方の表面に再結晶層を備えることを特徴とする炭化シリコン半導体装置。
  2. 　前記再結晶層が炭化シリコン半導体エピタキシャル層を貫通する結晶欠陥上を覆う位置に選択的に形成されていることを特徴とする請求項１記載の炭化シリコン半導体装置。
  3. 　前記炭化シリコン半導体装置が炭化シリコンショットキーバリアダイオードまたは炭化シリコンＭＯＳＦＥＴであることを特徴とする請求項１または２記載の炭化シリコン半導体装置。
  4. 　第一導電型の炭化シリコン半導体基板の一方の主面に第一導電型の炭化シリコン半導体エピタキシャル層を形成する炭化シリコン半導体装置の製造方法において、前記炭化シリコン半導体エピタキシャル層が形成される炭化シリコン半導体基板の表面と前記炭化シリコン半導体エピタキシャル層の表面の少なくともいずれかの表面層に歪エネルギーを供給し、その後、前記歪エネルギーが供給された前記表面層を再結晶化させるための熱処理を加えて再結晶層を形成する工程を有することを特徴とする炭化シリコン半導体装置の製造方法。
  5. 　前記歪エネルギーを与える手段が、イオン注入、プラズマ処理、電子線照射、プロトン照射のいずれかであることを特徴とする請求項４記載の炭化シリコン半導体装置の製造方法。
  6. 　前記イオン注入に用いられるイオン種が、炭化シリコン半導体基板と同導電型のイオン種であることを特徴とする請求項５記載の炭化シリコン半導体装置の製造方法。
  7. 　前記イオン注入に用いられるイオン種が、４価元素のＣ、Ｓｉ、Ｇｅから選ばれるいずれかであることを特徴とする請求項５記載の炭化シリコン半導体装置の製造方法。
  8. 　前記イオン注入に用いられるイオン種が、希ガス元素であることを特徴とする請求項５記載の炭化シリコン半導体装置の製造方法。
  9. 　前記希ガス元素が、Ｈｅ、Ｎｅ、Ａｒから選ばれるいずれかの元素であることを特徴とする請求項８記載の炭化シリコン半導体装置の製造方法
  10. 　前記表面層を再結晶化させるための熱処理が、高周波誘導加熱法またはレーザー照射法を用いる加熱処理であることを特徴とする請求項４記載の炭化シリコン半導体装置の製造方法。
  11. 　キャロット欠陥を低減するための前記表面層の再結晶化のための前記加熱処理が、温度１６００℃～２０００℃で、３０秒～１８０秒間の熱処理であることを特徴とする請求項１０記載の炭化シリコン半導体装置の製造方法。
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