WO2017221546A1 - 半導体装置の製造方法および半導体装置 - Google Patents
半導体装置の製造方法および半導体装置 Download PDFInfo
- Publication number
- WO2017221546A1 WO2017221546A1 PCT/JP2017/016448 JP2017016448W WO2017221546A1 WO 2017221546 A1 WO2017221546 A1 WO 2017221546A1 JP 2017016448 W JP2017016448 W JP 2017016448W WO 2017221546 A1 WO2017221546 A1 WO 2017221546A1
- Authority
- WO
- WIPO (PCT)
- Prior art keywords
- impurity
- implanted
- semiconductor layer
- peak
- impurity concentration
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 112
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 28
- 238000000034 method Methods 0.000 title claims abstract description 13
- 239000012535 impurity Substances 0.000 claims abstract description 296
- 238000002513 implantation Methods 0.000 claims abstract description 116
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims abstract description 79
- 229910010271 silicon carbide Inorganic materials 0.000 claims abstract description 79
- 238000009826 distribution Methods 0.000 claims description 43
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- 239000013078 crystal Substances 0.000 description 16
- 230000007547 defect Effects 0.000 description 16
- 230000000052 comparative effect Effects 0.000 description 15
- 230000008569 process Effects 0.000 description 7
- 239000000758 substrate Substances 0.000 description 7
- 230000001133 acceleration Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- -1 aluminum ion Chemical class 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 239000012141 concentrate Substances 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000003917 TEM image Methods 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
- H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
- H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
- H01L21/0465—Making n or p doped regions or layers, e.g. using diffusion using ion implantation using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
- H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
- H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/6606—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
- H01L29/1608—Silicon carbide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/872—Schottky diodes
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Ceramic Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
- Crystals, And After-Treatments Of Crystals (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
炭化珪素半導体層に不純物を注入する工程を効率化する。炭化珪素半導体層を備える半導体装置の製造方法であって、炭化珪素半導体層の温度を１５０℃以下とした状態で、炭化珪素半導体層における不純物注入領域に対して異なる深さに複数回不純物を注入する不純物注入段階を備える製造方法を提供する。不純物注入段階において、炭化珪素半導体層の温度を室温以上とした状態で、不純物注入領域に対して異なる深さに複数回不純物を注入してよい。
Description
本発明は、半導体装置の製造方法および半導体装置に関する。
従来、炭化珪素（本明細書では、ＳｉＣと称する場合がある）を用いた半導体装置が知られている。ＳｉＣ基板にデバイス構造を形成するための不純物注入プロセスとして、イオン注入法が知られている（例えば、特許文献１参照）。
特許文献１ 特開２００９－２５２８１１号公報
特許文献１ 特開２００９－２５２８１１号公報
イオン注入時の結晶欠陥発生を抑制すべく、イオン注入時の基板温度は１７５℃～５００℃程度に設定される。基板温度を高温にすることで結晶欠陥の発生は抑制できるが、基板の昇温および降温に時間がかかってしまう。
本発明の第１の態様においては、炭化珪素半導体層を備える半導体装置の製造方法を提供する。製造方法は、炭化珪素半導体層の温度を１５０℃以下とした状態で、炭化珪素半導体層における不純物注入領域に不純物を注入する不純物注入段階を備えてよい。不純物注入段階において、不純物注入領域に対して異なる深さに複数回不純物を注入してよい。
不純物注入段階において、炭化珪素半導体層の温度を室温以上とした状態で、不純物注入領域に対して異なる深さに複数回不純物を注入してよい。不純物注入段階において、炭化珪素半導体層を室温雰囲気に配置した状態で、不純物注入領域に対して異なる深さに複数回不純物を注入してよい。
不純物注入段階において、不純物注入領域の不純物濃度が、１．０×１０１６／ｃｍ３以上、５．０×１０１９／ｃｍ３以下となるように不純物を注入してよい。不純物注入段階において、不純物注入領域の不純物濃度が、１．０×１０１８／ｃｍ３以下となるように不純物を注入してよい。
不純物注入段階において不純物が注入された不純物注入領域の深さ方向における不純物濃度分布は、複数のピークおよび複数の谷を有してよい。ピークのうち、炭化珪素半導体層の不純物が注入される注入面からみて最も深い第１ピークの不純物濃度に対して、谷のうち、注入面からみて最も深い第１谷の不純物濃度の割合が、１０％以上、６０％以下であってよい。
不純物濃度分布におけるそれぞれのピークの、深さ方向における間隔ｄｐが下記式（３）を満たしてよい。
ただし、隣り合う複数のピークの深さ方向に深い側のピークの不純物濃度分布の標準偏差はσ１、深さ方向に浅い側のピークの不純物濃度分布の標準偏差はσ２である。
炭化珪素半導体層の不純物が注入される注入面からみて深いほど、不純物濃度分布におけるそれぞれのピークの深さ方向における間隔が広くてよい。炭化珪素半導体層の不純物が注入される注入面からみて最も深いピークの不純物濃度は、２番目に深いピークの不純物濃度よりも高くてよい。
不純物注入段階における総ドーズ量が６．０×１０１４／ｃｍ２以下であってよい。不純物注入段階における総ドーズ量が１．５５×１０１４／ｃｍ２以下であってよい。ピークのうち、炭化珪素半導体層の不純物が注入される注入面からみて最も深い第１ピークの深さが、０．２μｍ以上、１．０μｍ以下であってよい。不純物注入段階の前に、炭化珪素半導体層の上方に不純物注入領域に応じた形状のレジストマスクを形成するマスク形成段階を備えてよい。
本発明の第２の態様においては、炭化珪素半導体層を備える半導体装置を提供する。炭化珪素半導体層は、不純物が注入された不純物注入領域を有してよい。不純物注入領域の深さ方向における不純物濃度分布は、複数のピークおよび複数の谷を有してよい。炭化珪素半導体層の不純物が注入される注入面からみて深いほど、不純物濃度分布におけるそれぞれのピークの深さ方向における間隔が広くてよい。
不純物注入領域の深さ方向の不純物濃度分布において、炭化珪素半導体層の不純物が注入される注入面からみて最も深いピークの不純物濃度は、２番目に深いピークの不純物濃度よりも高くてよい。
上記の発明の概要は、本発明の特徴の全てを列挙したものではない。これらの特徴群のサブコンビネーションも発明となりうる。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１は、本発明の一つの実施形態に係る半導体装置１００の概要を示す断面図である。半導体装置１００は、ＳｉＣ半導体層１０を備える。ＳｉＣ半導体層１０は、ＳｉＣ基板の少なくとも一部であってよく、エピタキシャル法等によって基板上に形成された半導体層であってもよい。
半導体装置１００は、ダイオード、トランジスタまたはその他の半導体素子として機能する。本例の半導体装置１００は、ショットキーバリアダイオードであり、ＳｉＣ半導体層１０および電極１２を備える。他の例では、半導体装置１００は、不純物を注入したＳｉＣ層の上方にＳｉＣ層をエピタキシャル成長させて形成したＩＥＭＯＳ（Ｉｍｐｌａｎｔａｔｉｏｎ ａｎｄ Ｅｐｉｔａｘｉａｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）である。ただし半導体装置１００はこれらの例に限定されない。なお図１においては、半導体装置１００の上面近傍だけを示しており、他の部分を省略している。
本例のＳｉＣ半導体層１０は、ＳｉＣ基板である。ＳｉＣ半導体層１０は、不純物が注入される不純物注入領域２０を有する。不純物注入領域２０は、半導体装置１００における所定の不純物領域として機能する。例えば不純物注入領域２０は、ｎ型領域として機能してよく、ｐ型領域として機能してもよい。不純物注入領域２０には、導電型に応じた不純物が注入される。より具体的には、不純物注入領域２０は、トランジスタのエミッタ領域、コレクタ領域、ソース領域またはドレイン領域として機能してよく、ＭＯＳトランジスタのベース領域（チャネル領域）として機能してよく、ダイオードのアノード領域またはカソード領域として機能してもよい。
本例において不純物注入領域２０は、ダイオードのアノード領域またはカソード領域として機能する。本例の不純物注入領域２０は、電極１２と接触する領域に形成される。本例の電極１２は、ＳｉＣ半導体層１０の上面に形成され、不純物注入領域２０とショットキー接合を形成するショットキー電極である。一例として電極１２は白金（Ｐｔ）で形成される。なお、ＳｉＣ半導体層１０において電極１２が形成される上面と垂直な方向を、深さ方向と称する。
図２は、半導体装置１００の製造工程のうち、不純物注入領域２０に不純物を注入する工程の一例を示す図である。本例の不純物を注入する工程は、電極１２を形成する前に行う。まず、マスク形成段階Ｓ２００において、ＳｉＣ半導体層１０の上面に、不純物注入領域２０に応じた形状にパターニングされたマスクを形成する。本例のマスク形成段階Ｓ２００においては、ＳｉＣ半導体層１０の上面全体にマスク層を形成した後に、露光および現像等の工程によりマスク層をパターニングする。本例におけるマスクはレジストマスクである。
次に、不純物注入段階Ｓ２０２において、ＳｉＣ半導体層１０の温度を１５０℃以下とした状態で、ＳｉＣ半導体層１０の不純物注入領域２０に対して異なる深さに複数回不純物を注入する。不純物注入段階Ｓ２０２では、ＳｉＣ半導体層１０の上面を注入面として、不純物注入領域２０に不純物を注入する。
不純物注入段階Ｓ２０２においては、ＳｉＣ半導体層１０の温度を１５０℃以下としているので、ＳｉＣ半導体層１０の昇温および降温時間を短くすることができる。このため、半導体装置１００の生産効率を向上させることができる。不純物注入段階Ｓ２０２におけるＳｉＣ半導体層１０の温度は、１２０℃以下であってよく、１００℃以下であってもよい。
不純物注入段階Ｓ２０２におけるＳｉＣ半導体層１０の温度は、室温以上としてよい。室温とは、イオン注入装置が配置された空間の温度であり、例えば２０℃以上、３０℃以下程度の温度である。
本例の不純物注入段階Ｓ２０２では、ＳｉＣ半導体層１０を室温雰囲気に配置した状態で、不純物注入領域２０に対して異なる深さに複数回不純物を注入する。不純物注入段階Ｓ２０２では、深い側から順番に、それぞれの深さに不純物を注入してよく、浅い側から順番に、それぞれの深さに不純物を注入してもよい。
なお、ＳｉＣ半導体層１０に不純物を注入することでＳｉＣ半導体層１０の温度は上昇し得る。不純物注入によりＳｉＣ半導体層１０の温度が上昇しても、ＳｉＣ半導体層１０の温度は１５０℃以下となるように、ＳｉＣ半導体層１０の温度を制御してよい。これにより、ＳｉＣ半導体層１０の昇温および降温時間を短くできる。
なお、不純物注入段階Ｓ２０２におけるＳｉＣ半導体層１０の温度を１５０℃以下としている。このためＳｉＣ半導体層１０の上面に形成するマスクとして、比較的に耐熱性の低いレジストを用いることができる。高温状態でＳｉＣ半導体層１０に不純物を注入する場合、酸化膜等の耐熱性の高いマスクを用いなければならない。しかし、酸化膜等をマスクとして用いると、マスク形成段階Ｓ２００の工程数が増大してしまう。例えば、酸化膜を形成し、酸化膜上にレジストをパターニングし、酸化膜をエッチングし、レジストを剥離してから、不純物を注入しなければならない。
これに対して本例では、不純物注入用のマスクとしてレジストマスクを用いることができるので、マスク形成段階Ｓ２００の工程数を削減できる。このため、半導体装置１００の製造効率が更に向上する。
次に、剥離段階Ｓ２０４において、レジストマスクを剥離する。剥離段階Ｓ２０４においては、アッシングによりレジストマスクを剥離してよい。
なお、不純物注入段階Ｓ２０２においては、不純物の総ドーズ量等を制御することで、不純物注入時における結晶欠陥の発生を抑制することが好ましい。これにより、１５０℃以下の温度でＳｉＣ半導体層１０に不純物を注入しても、ＳｉＣ半導体層１０における結晶欠陥の増加を緩和することができる。
図３は、不純物注入領域２０の深さ方向における不純物濃度分布の一例を示す図である。図３では、ＳｉＣ半導体層１０の不純物注入面からみた深さを横軸とし、対数の不純物濃度を縦軸としている。本例では、不純物注入領域２０に対して、深さを変えて３回不純物イオンを注入している。
不純物注入領域２０における不純物濃度分布は、設定される注入深さでの濃度を頂点としたガウス分布で近似できる。本例では深さを変えて３回不純物イオンを注入しているので、３つのガウス分布が重なり合い、不純物濃度分布には、３つのピーク２２と、２つの谷２４とが形成される。ピークは、不純物濃度が極大値を示す点であり、谷は、２つのピークの間において不純物濃度が極小値を示す点である。
図３においては、不純物注入面からみて最も深いピーク２２から、注入面に向かって順番に、第１ピーク２２－１、第２ピーク２２－２、第３ピーク２２－３とする。また、不純物注入面からみて最も深い谷２４から、注入面に向かって順番に、第１谷２４－１、第２谷２４－２とする。
不純物注入領域２０がエミッタ領域等の不純物領域として機能する場合、一般に深さ方向における不純物濃度分布ができるだけ均一となるように、不純物が注入される。例えば、深さ方向において短い間隔で多数回不純物を注入することで、均一な不純物濃度分布を形成する。しかし、不純物を多数回注入して均一な不純物濃度分布を形成しようとすると、結晶欠陥が増大してしまう。
本例では、所定の電気的特性を満たす条件で、不純物注入領域２０における不純物濃度分布の均一性を緩和する。つまり、ピーク２２の不純物濃度に対して、一定の範囲で谷２４の不純物濃度を低下させる。これにより、総ドーズ量または不純物注入回数が低減され、低温で不純物を注入しても、結晶欠陥の増大が抑制される。
なお不純物注入領域２０の不純物濃度が、１．０×１０１６／ｃｍ３以上、５．０×１０１９／ｃｍ３以下となるように不純物を注入することが好ましい。不純物注入領域２０の不純物濃度は、それぞれのピーク２２における不純物濃度Ｐ１～Ｐ３および谷２４における不純物濃度Ｖ１～Ｖ２である。つまり、全てのピーク２２および谷２４における不純物濃度が、上述した範囲内であることが好ましい。
不純物濃度が低すぎると、不純物注入領域２０が所定の電気的特性を有さなくなる。また、不純物濃度が高すぎると、総ドーズ量が増大して結晶欠陥が増大してしまう。他の例では、不純物注入領域２０の不純物濃度が、１．０×１０１８／ｃｍ３以下となるように不純物を注入してもよい。これにより、総ドーズ量を更に低減することができる。
また、第１ピーク２２－１の不純物濃度Ｐ１に対して、第１谷２４－１の不純物濃度Ｖ１の割合は、１０％以上、６０％以下であることが望ましい。第１ピーク２２－１は、複数のピーク２２のうち不純物注入面からみて最も深いピーク２２である。第１谷２４－１は、複数の谷２４のうち不純物注入面からみて最も深い谷２４である。第１谷２４－１の不純物濃度Ｖ１の割合が低すぎると、不純物注入領域２０における不純物分布の偏りが大きくなり、電界分布の偏りが大きくなる。このため、不純物注入領域２０内で、電流や電荷等が集中しやすい部分と集中しにくい部分が生じ、半導体装置１００の耐圧が低下してしまう可能性がある。また、第１谷２４－１の不純物濃度Ｖ１の割合が高すぎると、総ドーズ量または不純物注入回数を低減できずに結晶欠陥が増大してしまう。
第１谷２４－１の不純物濃度Ｖ１のＰ１に対する割合の下限は、２０％であってよく、３０％であってもよい。また、第１谷２４－１の不純物濃度Ｖ１のＰ１に対する割合の上限は、５０％であってよく、４０％であってもよい。
また、他の谷２４の不純物濃度も、深い側に隣接するピーク２２の不純物濃度に対して１０％以上、６０％以下であることが望ましい。当該割合の下限は、２０％であってよく、３０％であってもよい。当該割合の上限は、５０％であってよく、４０％であってもよい。
また、不純物注入領域２０におけるそれぞれのピーク２２の、深さ方向における間隔は下記の式（１）により求められる。
隣り合うピーク２２間の距離をｄｐ、隣り合うピーク２２間にある谷２４において深い側に隣接するピーク２２の不純物濃度に対する谷２４の不純物濃度の割合をａ、隣り合うピーク２２の不純物濃度分布のそれぞれの標準偏差をσ１（深さ方向において深い側）およびσ２（深さ方向において浅い側）とする。なお、不純物濃度の標準偏差はイオン種と加速電圧で決定される。
図３の例においては、第１ピーク２２－１、第２ピーク２２－２および第３ピーク２２－３のそれぞれの深さ位置をＤ１、Ｄ２、Ｄ３とする。Ｄ１とＤ２との間、および、Ｄ２とＤ３との間が、各ピーク２２の間隔Ｄ１－Ｄ２、および、間隔Ｄ２－Ｄ３に相当する。上記の式（１）のｄｐは、間隔Ｄ１－Ｄ２、および、間隔Ｄ２－Ｄ３に相当する。上記の式（１）の間隔ｄｐを間隔Ｄ１－Ｄ２とした場合は、割合ａは第１ピーク２２－１の不純物濃度Ｐ１に対する第１谷２４－１の不純物濃度Ｖ１の割合を示す。標準偏差σ１はピーク２２－１の不純物濃度分布の標準偏差を示し、標準偏差σ２はピーク２２－２の不純物濃度分布の標準偏差を示す。
また、上記の式（１）より、隣り合うピーク２２の深さ方向に深い側のピーク２２の不純物濃度Ｐに対する隣り合うピーク間の谷２４の不純物濃度Ｖの割合ａは、下記の式（２）となる。
隣り合うピーク２２の深さ方向に深い側のピーク２２の不純物濃度Ｐに対する隣り合うピーク２２間の谷２４の不純物濃度Ｖの割合ａは１０％以上、６０％以下が望ましく、間隔ｄｐは下記の式（３）を満たす。
一例として、図３においてイオン種がＡｌである例を示す。第１ピーク２２－１の加速電圧が１５０ｅＶの場合はσ１が０．０４９３８、第２ピーク２２－２の加速電圧が３０ｅＶの場合はσ２が０．０１３８８である。上記の式（２）、（３）より、隣り合うピーク２２の深さ方向に深い側のピーク２２の不純物濃度Ｐに対する隣り合うピーク間の谷２４の不純物濃度Ｖの割合ａが１０％以上、６０％以下とするには、不純物注入領域２０における間隔ｄｐ（間隔Ｄ１－Ｄ２）は０．０６μｍ以上、０．１３μｍ以下となる。
また、第１ピーク２２－１の加速電圧が３５０ｅＶの場合はσ１が０．０８４２２、第２ピーク２２－２の加速電圧が１５０ｅＶの場合はσ２が０．０４９３８である。上記の式（２）、（３）より、隣り合うピーク２２の深さ方向に深い側のピーク２２の不純物濃度Ｐに対する隣り合うピーク間の谷２４の不純物濃度Ｖの割合ａが１０％以上、６０％以下とするには、不純物注入領域２０における間隔ｄｐ（間隔Ｄ１－Ｄ２）は０．１３μｍ以上、０．２８μｍ以下となる。
本例では、第１ピーク２２－１および第２ピーク２２－２の例を示したが、他のピーク２２と谷２４の間隔についても、同様に上記の式（１）、（２）、および（３）によって設定できる。各ピーク２２の間隔を上記の式（３）を満たす範囲とすることで、不純物注入領域２０内に電流や電荷等が集中しやすい部分と集中しにくい部分が生じることを抑制し、ピーク２２の数を減少させることができる。なお、ピーク２２および谷２４の数は形成する不純物注入領域２０の深さによって変動させてもよい。
また、不純物注入面からみて深いほど、不純物濃度分布におけるそれぞれのピーク２２の深さ方向における間隔が広くなっていてよい。本例では、第１ピーク２２－１および第２ピーク２２－２の間隔Ｄ１－Ｄ２が、第２ピーク２２－２および第３ピーク２２－３の間隔Ｄ２－Ｄ３よりも大きい。不純物注入面からみて深いピーク２２ほど不純物の飛程が大きくなり、不純物が注入される深さのバラツキが増大する。
つまり、深いピーク２２ほど、なだらかなガウス分布に近似した不純物濃度分布を有する。このため、比較的深いピーク２２では、ピーク２２の間隔を大きくしても、隣接する谷２４の不純物濃度を維持することができ、不純物濃度分布の均一性を保ちやすい。つまり、深い位置のピーク２２の間隔を大きくすることで、不純物濃度分布の均一性を保ちつつ、不純物注入の段数を低減することができる。
一例として、第１ピーク２２－１、第２ピーク２２－２、および第３ピーク２２－３の深さは、不純物注入面からみて１．０μｍ以下であってよい。また、一例として、第１ピーク２２－１の深さは、不純物注入面からみて０．２μｍ以上、１．０μｍ以下であってよい。第１ピーク２２－１の深さは、０．３μｍ以上、０．５μｍ以下であってもよい。
第２ピーク２２－２の深さは、０．１μｍ以上、０．３μｍ以下であってよい。第３ピーク２２－３の深さは、０μｍ以上、０．１μｍ以下であってよい。
また、不純物注入面からみて最も深い第１ピーク２２－１の不純物濃度Ｐ１は、２番目に深い第２ピーク２２－２の不純物濃度Ｐ２よりも高くてよい。上述したように、深いピーク２２ほど、不純物が注入される深さにバラツキが生じるので、ピーク２２における不純物濃度は全体的に平均化され、極大値が低くなりやすい。これに対して、最も深いピーク２２の不純物濃度を高く設定しておくことで、当該ピーク２２の不純物濃度が、他のピーク２２の不純物濃度に比べて小さくなることを抑制できる。このため、不純物濃度分布の均一性を保ちやすくなる。
図４は、不純物注入領域２０への不純物の総ドーズ量と、不純物注入領域２０のシート抵抗との関係を示す図である。図４の例では、ホール測定の結果から、半導体素子として好適なシート抵抗か否かを判定した。図４における縦軸は、ホール測定のシンメトリーファクターの最大値に対応する。当該最大値が１．５以下であれば、半導体素子として好適なシート抵抗となる。なお図４における縦軸の最小値は１である。また、本例では不純物としてアルミニウムイオンを用いた。ただし、窒素、リン、砒素、ボロン等の他の不純物も同様である。また、ＳｉＣ半導体層１０を室温雰囲気に載置して不純物を注入した。
図４に示すように、総ドーズ量が６．０×１０１４／ｃｍ２を超えると、シート抵抗が好適な値を超える。このため、不純物注入領域２０への不純物の総ドーズ量は、６．０×１０１４／ｃｍ２であることが好ましい。不純物注入領域２０への不純物の総ドーズ量は、１．５５×１０１４／ｃｍ２であってもよい。この場合、結晶欠陥はほとんど増加しないか、または、総ドーズ量が６．０×１０１４／ｃｍ２の場合に比べて結晶欠陥が非常に少ない。なお、総ドーズ量の下限は、１．０×１０１１／ｃｍ２であってよく、１．０×１０１２／ｃｍ２であってよく、１．０×１０１３／ｃｍ２であってもよい。
図５は、実施例および比較例における不純物濃度分布を示す図である。図５における縦軸は対数軸である。実施例においては、ＳｉＣ半導体層１０を室温雰囲気に配置して、３段階の深さにアルミニウムイオンを注入した。比較例においては、ＳｉＣ半導体層１０を５００℃に加熱した状態で、５段階の深さにアルミニウムイオンを注入した。実施例および比較例のそれぞれにおいて、総ドーズ量は１．７×１０１３／ｃｍ２とした。
図５に示すように、実施例の各ピーク２２の位置においては、実施例は比較例より高い不純物濃度を示している。一方で、谷２４の位置においては、実施例は比較例に対して小さい不純物濃度を示している。
図６は、実施例および比較例の不純物注入領域２０における結晶欠陥を示す模式図である。不純物注入領域２０における黒丸が、結晶欠陥を示している。図６では、不純物注入領域２０の断面の透過型電子顕微鏡写真を、模式的に示している。図６に示すように、室温雰囲気で不純物を３段注入した実施例では、谷２４の領域における結晶欠陥の発生が抑制されている。また、谷２４以外の領域でも、結晶欠陥が比較的に少ない。図６に示すように、不純物の総ドーズ量が同一であっても、不純物の注入段数を減らすことで、結晶欠陥の発生を抑制できる。
図７は、比較例に係る半導体装置の製造工程のうち、不純物注入領域に不純物を注入する工程の一例を示す図である。比較例においては、ＳｉＣ半導体層を５００℃程度に加熱して不純物を注入するので、耐熱性の高いマスクを形成しなければならない。まず、マスク酸化段階Ｓ７０２において、ＳｉＣ半導体層の上面を酸化して、酸化膜を形成する。
次に、パターニング段階Ｓ７０４において、酸化膜上にレジストを形成して、露光および現像等によりレジストをパターニングする。次に、エッチング段階Ｓ７０６において、レジストをマスクとして酸化膜をエッチングする。次に剥離段階Ｓ７０８において、酸化膜上のレジストを除去する。
次に、不純物注入段階Ｓ７１０において、ＳｉＣ半導体層を５００℃程度に加熱した状態で、酸化膜をマスクとして、ＳｉＣ半導体層に不純物を注入する。不純物を注入した後、ＳｉＣ半導体層を室温まで降温する。次に、マスク除去段階Ｓ７１２において、酸化膜マスクを除去する。
このように、比較例に係る半導体装置においては、高温で不純物を注入するので、昇温および降温に時間がかかってしまう。また、耐熱性の高い酸化膜等をマスクとして用いるので、マスクをパターニングする工程も時間がかかってしまう。
これに対して図２に示した半導体装置１００の製造工程においては、ＳｉＣ半導体層１０を昇温および降温する時間が無いか、または、非常に短い。また、耐熱性の低いレジストをマスクとして用いることができるので、マスクをパターニングする工程も短時間でできる。このため、半導体装置１００の製造効率を向上させることができる。
図８は、比較例および実施例の不純物注入工程における製造効率を比較する図である。図８の縦軸は、同等の装置を用いた場合における、単位期間内に不純物注入工程を実施可能な半導体装置の数量を示している。図８に示すように、実施例に係る半導体装置１００は、比較例に係る半導体装置に比べて、倍程度の効率で不純物注入工程を実施できる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
請求の範囲、明細書、および図面中において示した方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０・・・ＳｉＣ半導体層、１２・・・電極、２０・・・不純物注入領域、２２・・・ピーク、２４・・・谷、１００・・・半導体装置
Claims (15)
- 炭化珪素半導体層を備える半導体装置の製造方法であって、
前記炭化珪素半導体層の温度を１５０℃以下とした状態で、前記炭化珪素半導体層における不純物注入領域に対して異なる深さに複数回不純物を注入する不純物注入段階を備える製造方法。 - 前記不純物注入段階において、前記炭化珪素半導体層の温度を室温以上とした状態で、前記不純物注入領域に対して異なる深さに複数回不純物を注入する
請求項１に記載の製造方法。 - 前記不純物注入段階において、前記炭化珪素半導体層を室温雰囲気に配置した状態で、前記不純物注入領域に対して異なる深さに複数回不純物を注入する
請求項２に記載の製造方法。 - 前記不純物注入段階において、前記不純物注入領域の不純物濃度が、１．０×１０１６／ｃｍ３以上、５．０×１０１９／ｃｍ３以下となるように不純物を注入する
請求項１から３のいずれか一項に記載の製造方法。 - 前記不純物注入段階において、前記不純物注入領域の不純物濃度が、１．０×１０１８／ｃｍ３以下となるように不純物を注入する
請求項４に記載の製造方法。 - 前記不純物注入段階において前記不純物が注入された前記不純物注入領域の深さ方向における不純物濃度分布は、複数のピークおよび複数の谷を有し、
前記複数のピークのうち、前記炭化珪素半導体層の前記不純物が注入される注入面からみて最も深い第１ピークの不純物濃度に対して、前記複数の谷のうち、前記注入面からみて最も深い第１谷の不純物濃度の割合が、１０％以上、６０％以下である
請求項４または５に記載の製造方法。 - 前記不純物注入段階において前記不純物が注入された前記不純物注入領域の深さ方向における不純物濃度分布は、複数のピークおよび複数の谷を有し、
前記不純物濃度分布におけるそれぞれのピークの、深さ方向における間隔ｄｐが下記式（３）を満たす
請求項６に記載の製造方法。
- 前記不純物注入段階において前記不純物が注入された前記不純物注入領域の深さ方向における不純物濃度分布は、複数のピークおよび複数の谷を有し、
前記炭化珪素半導体層の前記不純物が注入される注入面からみて深いほど、前記不純物濃度分布におけるそれぞれのピークの深さ方向における間隔が広い
請求項１から７のいずれか一項に記載の製造方法。 - 前記不純物注入段階において前記不純物が注入された前記不純物注入領域の深さ方向における不純物濃度分布は、複数のピークおよび複数の谷を有し、
前記炭化珪素半導体層の前記不純物が注入される注入面からみて最も深いピークの不純物濃度は、２番目に深いピークの不純物濃度よりも高い
請求項１から８のいずれか一項に記載の製造方法。 - 前記不純物注入段階における総ドーズ量が６．０×１０１４／ｃｍ２以下である
請求項１から９のいずれか一項に記載の製造方法。 - 前記不純物注入段階における総ドーズ量が１．５５×１０１４／ｃｍ２以下である
請求項１０に記載の製造方法。 - 前記不純物注入段階において前記不純物が注入された前記不純物注入領域の深さ方向における不純物濃度分布は、複数のピークおよび複数の谷を有し、
前記複数のピークのうち、前記炭化珪素半導体層の前記不純物が注入される注入面からみて最も深い第１ピークの深さが、０．２μｍ以上、１．０μｍ以下である
請求項１から１１のいずれか一項に記載の製造方法。 - 前記不純物注入段階の前に、前記炭化珪素半導体層の上方に前記不純物注入領域に応じた形状のレジストマスクを形成するマスク形成段階を備える
請求項１から１２のいずれか一項に記載の製造方法。 - 炭化珪素半導体層を備える半導体装置であって、
前記炭化珪素半導体層は、不純物が注入された不純物注入領域を有し、
前記不純物注入領域の深さ方向における不純物濃度分布は、複数のピークおよび複数の谷を有し、
前記炭化珪素半導体層の前記不純物が注入される注入面からみて深いほど、前記不純物濃度分布におけるそれぞれのピークの深さ方向における間隔が広い半導体装置。 - 前記不純物注入領域の深さ方向の不純物濃度分布において、前記炭化珪素半導体層の前記不純物が注入される注入面からみて最も深いピークの不純物濃度は、２番目に深いピークの不純物濃度よりも高い
請求項１４に記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2018523556A JP6665932B2 (ja) | 2016-06-24 | 2017-04-25 | 半導体装置の製造方法および半導体装置 |
| CN201780004266.5A CN108292605B (zh) | 2016-06-24 | 2017-04-25 | 半导体装置的制造方法和半导体装置 |
| US15/986,820 US10622212B2 (en) | 2016-06-24 | 2018-05-23 | Semiconductor device manufacturing method and semiconductor device |
| US16/835,263 US11087986B2 (en) | 2016-06-24 | 2020-03-30 | Semiconductor device manufacturing method and semiconductor device |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016-125454 | 2016-06-24 | ||
| JP2016125454 | 2016-06-24 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| US15/986,820 Continuation US10622212B2 (en) | 2016-06-24 | 2018-05-23 | Semiconductor device manufacturing method and semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| WO2017221546A1 true WO2017221546A1 (ja) | 2017-12-28 |
Family
ID=60784551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| PCT/JP2017/016448 WO2017221546A1 (ja) | 2016-06-24 | 2017-04-25 | 半導体装置の製造方法および半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US10622212B2 (ja) |
| JP (1) | JP6665932B2 (ja) |
| CN (1) | CN108292605B (ja) |
| WO (1) | WO2017221546A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2022107368A1 (ja) * | 2020-11-17 | 2022-05-27 | 富士電機株式会社 | 半導体装置の製造方法および半導体装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020013905A (ja) * | 2018-07-18 | 2020-01-23 | 住友重機械イオンテクノロジー株式会社 | イオン注入方法およびイオン注入装置 |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05211128A (ja) * | 1991-09-18 | 1993-08-20 | Commiss Energ Atom | 薄い半導体材料フィルムの製造方法 |
| JPH07105902A (ja) * | 1993-09-30 | 1995-04-21 | Sony Corp | イオン注入装置 |
| JP2001015760A (ja) * | 1999-06-30 | 2001-01-19 | Seiko Epson Corp | 薄膜トランジスタの製造方法、アクティブマトリクス基板の製造方法及び電気光学装置の製造方法 |
| JP2001332508A (ja) * | 2000-05-23 | 2001-11-30 | Matsushita Electric Ind Co Ltd | 半導体素子の製造方法 |
| JP2002261041A (ja) * | 2001-03-05 | 2002-09-13 | Shikusuon:Kk | ＳｉＣ半導体のイオン注入層及びその製造方法 |
| JP2008244435A (ja) * | 2007-01-29 | 2008-10-09 | Silicon Genesis Corp | 選択された注入角度を用いて線形加速器工程を使用した材料の自立膜の製造方法および構造 |
| JP2011204817A (ja) * | 2010-03-25 | 2011-10-13 | Fuji Electric Co Ltd | 超接合半導体装置の製造方法 |
| WO2013100155A1 (ja) * | 2011-12-28 | 2013-07-04 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| WO2015064256A1 (ja) * | 2013-10-28 | 2015-05-07 | 富士電機株式会社 | 炭化シリコン半導体装置及びその製造方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4935741B2 (ja) | 2008-04-02 | 2012-05-23 | 三菱電機株式会社 | 炭化珪素半導体装置の製造方法 |
| JP2010205922A (ja) * | 2009-03-03 | 2010-09-16 | Canon Anelva Corp | 基板熱処理装置及び基板の製造方法 |
| WO2010109873A1 (ja) * | 2009-03-25 | 2010-09-30 | 株式会社Sumco | シリコンウェーハおよびその製造方法 |
| CA2795157C (en) * | 2010-04-01 | 2015-11-24 | Teva Pharmaceutical Industries Ltd. | Raltegravir salts and crystalline forms thereof |
| CN104584221B (zh) * | 2013-02-13 | 2017-04-19 | 富士电机株式会社 | 半导体装置 |
| JP2014236120A (ja) * | 2013-06-03 | 2014-12-15 | トヨタ自動車株式会社 | 半導体装置及びその製造方法 |
| JP2015225934A (ja) * | 2014-05-27 | 2015-12-14 | サンケン電気株式会社 | 半導体装置 |
| CN107851584B (zh) * | 2016-02-23 | 2021-06-11 | 富士电机株式会社 | 半导体装置 |
| CN109417093B (zh) * | 2017-01-17 | 2021-08-31 | 富士电机株式会社 | 半导体装置 |
-
2017
- 2017-04-25 CN CN201780004266.5A patent/CN108292605B/zh active Active
- 2017-04-25 JP JP2018523556A patent/JP6665932B2/ja active Active
- 2017-04-25 WO PCT/JP2017/016448 patent/WO2017221546A1/ja active Application Filing
-
2018
- 2018-05-23 US US15/986,820 patent/US10622212B2/en active Active
-
2020
- 2020-03-30 US US16/835,263 patent/US11087986B2/en active Active
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05211128A (ja) * | 1991-09-18 | 1993-08-20 | Commiss Energ Atom | 薄い半導体材料フィルムの製造方法 |
| JPH07105902A (ja) * | 1993-09-30 | 1995-04-21 | Sony Corp | イオン注入装置 |
| JP2001015760A (ja) * | 1999-06-30 | 2001-01-19 | Seiko Epson Corp | 薄膜トランジスタの製造方法、アクティブマトリクス基板の製造方法及び電気光学装置の製造方法 |
| JP2001332508A (ja) * | 2000-05-23 | 2001-11-30 | Matsushita Electric Ind Co Ltd | 半導体素子の製造方法 |
| JP2002261041A (ja) * | 2001-03-05 | 2002-09-13 | Shikusuon:Kk | ＳｉＣ半導体のイオン注入層及びその製造方法 |
| JP2008244435A (ja) * | 2007-01-29 | 2008-10-09 | Silicon Genesis Corp | 選択された注入角度を用いて線形加速器工程を使用した材料の自立膜の製造方法および構造 |
| JP2011204817A (ja) * | 2010-03-25 | 2011-10-13 | Fuji Electric Co Ltd | 超接合半導体装置の製造方法 |
| WO2013100155A1 (ja) * | 2011-12-28 | 2013-07-04 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| WO2015064256A1 (ja) * | 2013-10-28 | 2015-05-07 | 富士電機株式会社 | 炭化シリコン半導体装置及びその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2022107368A1 (ja) * | 2020-11-17 | 2022-05-27 | 富士電機株式会社 | 半導体装置の製造方法および半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN108292605B (zh) | 2021-08-27 |
| US20200227261A1 (en) | 2020-07-16 |
| CN108292605A (zh) | 2018-07-17 |
| JPWO2017221546A1 (ja) | 2018-09-27 |
| US20180301337A1 (en) | 2018-10-18 |
| US11087986B2 (en) | 2021-08-10 |
| US10622212B2 (en) | 2020-04-14 |
| JP6665932B2 (ja) | 2020-03-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9613804B2 (en) | Method of manufacturing semiconductor devices which allows reproducible thinning of a semiconductor body of the semiconductor devices | |
| JP2007027193A (ja) | 半導体装置およびその製造方法、ならびに非絶縁型ｄｃ／ｄｃコンバータ | |
| JP2012129492A (ja) | 炭化珪素半導体装置およびその製造方法 | |
| JP2011114028A (ja) | ＳｉＣ半導体装置とその製造方法 | |
| JP2018110166A (ja) | 半導体装置および半導体装置の製造方法 | |
| US8748980B2 (en) | U-shape RESURF MOSFET devices and associated methods of manufacturing | |
| WO2013077068A1 (ja) | 半導体装置の製造方法 | |
| US20110207275A1 (en) | Method for producing semiconductor element | |
| US11087986B2 (en) | Semiconductor device manufacturing method and semiconductor device | |
| TWI739252B (zh) | 溝槽式mosfet元件及其製造方法 | |
| CN109449083B (zh) | 缓变结、高压器件和半导体器件及其制造方法 | |
| CN104425614A (zh) | Mos型半导体装置的制造方法 | |
| WO2014102994A1 (ja) | 炭化珪素半導体装置及びその製造方法 | |
| JP4048856B2 (ja) | 半導体装置の製造方法 | |
| CN107342224B (zh) | Vdmos器件的制作方法 | |
| CN107180857B (zh) | Vdmos器件的制作方法 | |
| US20120244668A1 (en) | Semiconductor devices with layout controlled channel and associated processes of manufacturing | |
| JPH04259258A (ja) | Ｍｉｓ電界効果形半導体装置の製造方法 | |
| CN209843715U (zh) | 一种通过连接孔改善uis的功率器件 | |
| CN111128725B (zh) | 一种igbt器件制备方法 | |
| US8581365B2 (en) | Bipolar junction transistor with layout controlled base and associated methods of manufacturing | |
| WO2018168069A1 (ja) | 半導体装置 | |
| CN107579120B (zh) | 功率二极管的制备方法和功率二极管 | |
| CN106549057B (zh) | Dmos器件制作方法与dmos器件 | |
| JP6445480B2 (ja) | Ｓｏｉ基板の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| ENP | Entry into the national phase |
Ref document number: 2018523556 Country of ref document: JP Kind code of ref document: A |
|
| 121 | Ep: the epo has been informed by wipo that ep was designated in this application |
Ref document number: 17815017 Country of ref document: EP Kind code of ref document: A1 |
|
| NENP | Non-entry into the national phase |
Ref country code: DE |
|
| 122 | Ep: pct application non-entry in european phase |
Ref document number: 17815017 Country of ref document: EP Kind code of ref document: A1 |