WO2010109873A1 - シリコンウェーハおよびその製造方法 - Google Patents

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小野敏昭
伊藤亘
藤瀬淳
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Definitions

  • the present invention relates to a silicon wafer and a method for manufacturing the same, and more particularly to a technique suitable for use in preventing deformation such as warpage of a silicon wafer subjected to a heat treatment in which high internal stress is generated.
  • This application was filed in Japan on March 25, 2009, Japanese Patent Application Nos. 2009-074836, 2009-074837 and 2009-075001, and on April 14, 2009. Claim priority based on Japanese Patent Application No. 2009-098262, the contents of which are incorporated herein by reference.
  • annealing process FLA (flash lamp annealing), LSA (Laser Spike Anneal), LTP (laser thermal process), Spike-RTA (Rapid Thermal Annealing) may be used from the 45 nm node (hp65).
  • the wafer in FLA heat treatment, the wafer is heated to an initial temperature of 400 ° C. to 600 ° C., and the entire surface of the wafer is irradiated with light having a short wavelength such as an Xe lamp, so that only the surface layer of the wafer is 1100 ° C. or higher. Rapid heating and cooling to near the melting point.
  • the heat treatment time is in units (order) from ⁇ (micro) seconds to milliseconds.
  • the present invention has been made in view of the above circumstances, and even when subjected to a rapid heating / cooling heat treatment step, it is possible to reduce the oxygen precipitation that is the cause and prevent the occurrence of wafer deformation, and at the same time, the cause of the decrease in wafer strength. It is an object of the present invention to provide a wafer capable of preventing slip extension caused by a boat flaw and a conveyance flaw and a manufacturing method thereof.
  • Another object of the present invention is to prevent the formation of oxygen precipitates during the device process at the outer periphery of the wafer in order to prevent local wafer deformation in the device process, and a method for manufacturing the silicon wafer having excellent slip resistance. And to provide.
  • Another object of the present invention is to prevent the formation of oxygen precipitates in the bulk even when the DZ annealing process is performed at a high temperature, and further to suppress the formation of oxygen precipitates during the device process.
  • Another object of the present invention is to provide a silicon wafer excellent in slip resistance and a method for producing the same, in which the wafer is prevented from being deformed and oxygen precipitates are not formed during the device process.
  • Another object of the present invention is to prevent the formation of oxygen precipitates during the device process at the outer periphery of the wafer in order to prevent local wafer deformation, particularly in the device process at the outer periphery of the wafer. It is to provide a wafer and a manufacturing method thereof.
  • the processing temperature peak temperature
  • the temperature rises and falls in a very short time so the stress applied to the wafer increases and oxygen precipitation occurs.
  • Deformation such as warpage occurs in the wafer due to the slip extending to the surface. Therefore, the present inventors have sought a means for providing a wafer that can withstand a rapid heating / cooling heat treatment process.
  • the prevention of slip elongation due to oxygen precipitates in the wafer which has been adopted as a means for preventing wafer deformation during heat treatment that is not strict as in the prior art, is reverse because the temperature conditions in the rapid heating / cooling heat treatment process are harsh and severe.
  • the rapid heating / cooling heat treatment process there is a MOS FET annealing process at a 45 nm node (hp65).
  • annealing is performed at a higher temperature and in a shorter time than the conventional RTA.
  • the MOS FET indicated by the symbol Mos is an extremely shallow junction that is adjacent to the source Ms and drain Md and is a shallow impurity diffusion region with a depth (junction depth) Xi of about 20 nm from the substrate surface. Mex is formed. In this ultra-shallow junction Mex, it is necessary to realize a box-shaped impurity profile as shown in FIG.
  • a heating / cooling heat treatment process is performed.
  • the rapid heating / cooling heat treatment process sufficiently activates impurities implanted at a high heating temperature to lower the resistance, and at the same time suppresses unnecessary diffusion of impurities by a short heating time and deactivates activated impurities. ) Can be avoided.
  • FLA FLA, LSA, or the like is performed in order to realize the junction depth Xi that is less than 20 nm required at the 45 nm node (hp65).
  • a wafer is heated to an initial temperature of 400 ° C. or more and 600 ° C. or less, irradiated with light of a short wavelength such as a Xe flash lamp, and exposed to the wafer electrode in a heat treatment time in milliseconds. Only the surface layer is rapidly heated and rapidly cooled to about 900 ° C to 1350 ° C.
  • LSA the temperature of a wafer is raised to an initial temperature of 400 ° C. to 600 ° C.
  • the internal stress generated in the wafer during heat treatment may reach a level of 50 to 150 MPa.
  • the rapid heating / cooling heat treatment process in the present invention is not limited to this FLA, and is intended for all heat treatments under severe conditions in which the generated internal stress exceeds 20 MPa.
  • the wafer 21 is held and fixed on a work stage 22 by vacuum suction as shown in FIG. It is held and fixed to a mask holder 24 above the work stage 22, the work stage 22 is raised and the thin wafer 21 is brought into close contact with the photomask 23, and then post exposure is performed.
  • a photoresist film (not shown) is formed on the surface of the wafer 21 in advance, and this photoresist film is exposed and a pattern of the photomask 23 is baked.
  • FIG. 6 a horizontal change generated when a pattern to be formed in the subsequent process of the rapid heating / cooling heat treatment process is superimposed on the pattern formed in the previous process of the rapid heating / cooling heat treatment process on the wafer.
  • the quantity is indicated by the length of the arrow at each point on the wafer.
  • the wafer is vacuum-sucked on the stage. If there is deformation such as warping, the wafer is fixed to the stage with the deformation such as warping corrected during suction. It is considered that the pattern formed on the wafer in the previous process is deformed (horizontal movement) by the corrected deformation and is shifted from the original position to cause an overlay error.
  • deformation such as warpage of the wafer is caused by slip dislocation generated from a large size precipitate. If a certain amount of deformation occurs due to deformation such as warping, the deformation cannot be corrected, and the wafer is discarded. That is, due to the deformation of the wafer, the device yield is significantly reduced, and the device manufacturing cost as a whole is greatly increased.
  • gettering ability has been imparted to the wafer by oxygen precipitates, but the frequency at which gettering is actually required, that is, the frequency of occurrence of heavy metal contamination is extremely low in the current device manufacturing process.
  • This is the current 300 mm diameter relative to the cleanliness (rate in which no foreign matter is present) in the production line that mainly used a 200 mm diameter wafer that required gettering and the environment in which this line was installed.
  • This is because the cleanliness of the wafer or the wafer having a diameter of 450 mm is extremely improved. Therefore, it is possible to select a countermeasure against an overlay error that directly affects the device yield as compared with the provision of the gettering ability that is a countermeasure against contamination with a low probability of occurrence. Therefore, the present inventors have chosen to reduce BMD.
  • the heat treatment is performed in a state where the wafer is supported so that the ring-shaped susceptor contacts only the edge portion of the wafer. For this reason, when observed by X-ray topography by reflection ore in the ⁇ 4, 0, 0> direction, slip dislocation occurs at the supported wafer edge portion as shown in FIG.
  • This slip dislocation is considered to have no effect on the device portion itself if it is about 3 mm from the periphery of the support portion, that is, only at the wafer edge portion and not on the device portion.
  • the crack of the wafer is generated from this slip and the strength of the wafer itself is reduced, which causes a decrease in device yield.
  • oxygen precipitates having a slip extension suppressing effect are present in the wafer, an overlay error due to wafer deformation is caused in the rapid heating / cooling heat treatment step, and therefore measures other than this method are preferable.
  • an oxygen concentration at the time of ingot pulling before being subjected to a device process that generates a large stress, an oxygen concentration at the time of ingot pulling, a dopant concentration added at the time of pulling, and an RTA that dissolves precipitation nuclei so as to suppress oxygen precipitation inside the wafer.
  • the inventors of the present invention have found that, by appropriately setting these conditions as in the examples to be described later, a slip suppression state that causes deformation occurring in the wafer by the rapid heating / cooling heat treatment process can be realized. Furthermore, the present inventors have realized a state in which slip extension caused by boat scratches / transport scratches, which is a problem in processes other than the rapid heating / cooling heat treatment process, can be prevented by appropriately setting these conditions. I found out that I can do it.
  • the method for producing a silicon epitaxial wafer according to the first aspect of the present invention includes a semiconductor having a heat treatment step in which the maximum temperature range is 1050 ° C. or higher and the melting point of silicon or lower and the temperature rising / falling rate is 150 ° C./sec or higher.
  • a method of manufacturing an epitaxial silicon wafer used in a device manufacturing process Using a substrate doped with boron to have a resistance value of 0.02 ⁇ cm to 1 k ⁇ cm and an initial oxygen concentration Oi of 14.0 ⁇ 10 17 to 22 ⁇ 10 17 atoms / cm 3 (Old-ASTM), An epitaxial step of growing an epitaxial layer on the surface of the substrate; And a step of subjecting the wafer to precipitation melting heat treatment at a processing temperature range of 1150 ° C. to 1300 ° C., a holding time range of 5 sec to 1 min, and a temperature drop rate of 10 ° C./sec to 0.1 ° C./sec.
  • the precipitation dissolution heat treatment step is performed before or after the epitaxial step.
  • the first aspect of the present invention is provided for a semiconductor device manufacturing process having a heat treatment step in which the maximum temperature range is 1050 ° C. or higher and the melting point of silicon or lower and the temperature rising / falling rate is 150 ° C./sec or higher.
  • a method of manufacturing a silicon epitaxial wafer Using a substrate doped with 1 ⁇ 10 13 to 5 ⁇ 10 14 atoms / cm 3 of nitrogen, An epitaxial step of growing an epitaxial layer on the surface of the substrate; After the epitaxial step, there is a step of subjecting the wafer to precipitation melting heat treatment at a processing temperature range of 1200 ° C.
  • the first aspect of the present invention is provided for a semiconductor device manufacturing process including a heat treatment step in which the maximum temperature range is 1050 ° C. or higher, the silicon melting point or lower, and the temperature rising / falling rate is 150 ° C./sec or higher.
  • Oi initial oxygen concentration
  • the first aspect of the present invention is provided for a semiconductor device manufacturing process having a heat treatment step in which the maximum temperature range is 1050 ° C. or higher, the silicon melting point or lower, and the temperature rising / falling rate is 150 ° C./sec or higher.
  • An epitaxial step of growing an epitaxial layer on the surface of the substrate Before the epitaxial step, there is a step of subjecting the wafer to precipitation melting heat treatment at a processing temperature range of 1150 ° C. to 1300 ° C., a holding time range of 5 sec to 1 min, and a cooling rate of 10 ° C./sec to 0.1 ° C./sec. .
  • the treatment atmosphere is a mixed atmosphere of non-oxidizing gas not containing nitrogen and 3% or more oxygen gas, and the temperature lowering rate is 50 It is also possible to adopt means for setting the temperature in the range of ° C / sec to 20 ° C / sec.
  • the silicon epitaxial wafer of the present invention is manufactured by the method for manufacturing a silicon epitaxial wafer according to any one of [A1] to [A7].
  • the method for manufacturing a silicon epitaxial wafer according to the first aspect of the present invention is a method for manufacturing a semiconductor device having a heat treatment step in which the maximum temperature range is 1050 ° C. or higher and the melting point of silicon or lower and the temperature rising / falling rate is 150 ° C./sec or higher.
  • a method for producing an epitaxial silicon wafer to be subjected to a process Using a substrate doped with boron to have a resistance value of 0.02 ⁇ cm to 1 k ⁇ cm and an initial oxygen concentration Oi of 14.0 ⁇ 10 17 to 22 ⁇ 10 17 atoms / cm 3 (Old-ASTM), An epitaxial step of growing an epitaxial layer on the surface of the substrate; Before or after the epitaxial step, a step of subjecting the wafer to precipitation melting heat treatment at a processing temperature range of 1150 ° C. to 1300 ° C., a holding time range of 5 sec to 1 min, and a temperature drop rate of 10 ° C./sec to 0.1 ° C./sec. And have.
  • the method for manufacturing an epitaxial silicon wafer of the first aspect of the present invention a p-wafer having a high oxygen concentration and a relatively low boron concentration having a slip elongation suppressing effect at the time of pulling up single crystal silicon.
  • the oxygen precipitation nuclei causing the wafer deformation can be dissolved by the precipitation dissolution heat treatment step.
  • the silicon wafer obtained by the manufacturing method of the first aspect of the present invention has stricter conditions than the conventional RTA treatment, the maximum temperature range is 1050 ° C. to the silicon melting point range, and the temperature rising / falling rate is 150 ° C.
  • the manufacturing method of the first aspect of the present invention it is possible to provide a silicon wafer capable of preventing slip extension caused by boat damage / transport damage that causes a reduction in wafer strength.
  • the processing temperature in the epitaxial process only needs to be lower than the processing temperature in the precipitation-melting heat treatment process, and can be set to general conditions (for example, 1000 ° C. or more and 1100 ° C. or less). is there.
  • the temperature decreasing rate means a cooling rate in the range from at least the highest temperature (for example, a range of 1050 ° C. or higher and 1400 ° C. or lower) to 700 ° C. that greatly contributes to dissolving the precipitate.
  • the concentration of dopant such as boron in the epitaxial layer is set according to the standard of the device to be formed. However, since the contribution to the slip and deformation of the present invention is small, any dopant concentration of the epitaxial layer can be applied.
  • a first aspect of the present invention is a silicon epitaxial wafer used for a semiconductor device manufacturing process having a heat treatment step in which the maximum temperature range is 1050 ° C. or higher, the silicon melting point or lower, and the temperature rising / falling rate is 150 ° C./sec or higher.
  • an epitaxial silicon wafer of the first aspect of the present invention it is possible to simultaneously prevent wafer deformation and slip even in a nitrogen-doped p-wafer that is liable to form oxygen precipitates. be able to.
  • a first aspect of the present invention is a silicon epitaxial wafer used for a semiconductor device manufacturing process having a heat treatment step in which the maximum temperature range is 1050 ° C. or higher, the silicon melting point or lower, and the temperature rising / falling rate is 150 ° C./sec or higher.
  • a manufacturing method of A substrate doped with boron to have a resistance value of 0.02 ⁇ cm to 0.001 ⁇ cm and an initial oxygen concentration Oi of 11.0 ⁇ 10 17 to 3 ⁇ 10 17 atoms / cm 3 (Old-ASTM) Use An epitaxial process for growing an epitaxial layer on the surface of the substrate; According to the method for manufacturing an epitaxial silicon wafer of the first aspect of the present invention, even in a p + wafer or a p ++ wafer having a relatively high boron concentration having a low oxygen concentration at the time of pulling and having a slip extension inhibiting effect, Further, it is possible to simultaneously prevent wafer deformation and slip.
  • the silicon single crystal when a silicon single crystal (silicon ingot) into which a silicon wafer is sliced is grown by the CZ (Czochralski) method, the silicon single crystal is within the oxygen concentration range of the silicon wafer.
  • the oxygen concentration can be set by applying a magnetic field to the silicon melt, controlling the crucible / crystal rotation speed, or the like.
  • the interstitial oxygen concentration is preferably set to 4 ⁇ 10 17 atoms / cm 3 or less by MCZ method (Magnetic CZ method) in which a magnetic crystal is applied to the silicon melt to grow a single crystal.
  • the interstitial oxygen concentration can also be reduced by reducing the rotation speed of the quartz crucible and the single crystal to be pulled up.
  • the range is R1: 0.1 or more and 2 or less, R2: 1 or more and 7 or less, R1: When 0.5 or more and 0.7 or less, R2 ⁇ 7-5 (R1-0.5) is satisfied, R1: When 0.7 or more and 1 or less, R2 ⁇ 6 is satisfied, When R1 is 1 or more and 2 or less, it can be set in a range satisfying R2 ⁇ 6-4 (R1-1).
  • a silicon single crystal having a low oxygen concentration can be grown by setting the interstitial oxygen concentration in the single crystal to 4.0 ⁇ 10 17 atoms / cm 3 or less.
  • the quartz crucible rotation speed R1 (rpm) and the crystal rotation speed R2 (rpm) are in the range of R1: 0.1 or more and 2 or less, R2: 1 or more and 7 or less, However, when R1: 0.3 or more and 0.5 or less, R2 ⁇ 7-5 (R1-0.3) is satisfied, R1: When 0.5 or more and 0.7 or less, R2 ⁇ 6 is satisfied, When R1: 0.7 or more and 1 or less, R2 ⁇ 6-3.4 (R1-0.7) may be set in a range satisfying.
  • a silicon single crystal having a low oxygen concentration can be provided by setting the interstitial oxygen concentration in the single crystal to 3.5 ⁇ 10 17 atoms / cm 3 or less.
  • a horizontal magnetic field, a cusp magnetic field, or the like can be adopted as the magnetic field applied to the silicon melt.
  • the strength of the horizontal magnetic field can be 3000 to 5000 G (0.3 T to 0.5 T).
  • the magnetic field strength is below the above range, the effect of suppressing convection of the silicon melt is not sufficient, and the shape of the solid-liquid interface cannot be made preferable, and the oxygen concentration cannot be lowered sufficiently, which is not preferable.
  • the magnetic field strength is increased beyond the above range, convection is suppressed too much, and the high-temperature silicon melt advances the deterioration of the inner surface of the quartz crucible, and the dislocation-free rate of the crystal is lowered.
  • the relationship between the magnetic field center position and the melt surface position during crystal pulling is preferably ⁇ 75 mm to +50 mm, more preferably ⁇ 20 to +45 mm.
  • the magnetic field center position means a height position where the center of the magnetic field generating coil is located in the horizontal magnetic field.
  • ⁇ 75 mm means that the magnetic field center position is 75 mm below the melt surface.
  • +50 mm means that the magnetic field center position is 50 mm above the melt surface.
  • the convection of the silicon melt is suppressed, the amount of dissolution of the quartz crucible is reduced, and the synthetic quartz crucible is used, the impurity concentration in the quartz crucible is reduced, and the quality closer to the FZ crystal.
  • CZ crystals can be grown.
  • the synthetic quartz crucible means that at least the inner surface in contact with the raw material melt is formed of the following synthetic quartz.
  • Synthetic quartz is a chemically synthesized and manufactured raw material, and synthetic quartz glass powder is amorphous. Since the raw material of synthetic quartz is gas or liquid, it can be easily purified, and synthetic quartz powder can have a higher purity than natural quartz powder.
  • Synthetic quartz glass raw materials include gaseous raw materials such as carbon tetrachloride and liquid raw materials such as silicon alkoxide. In synthetic quartz powder glass, it is possible to make all impurities 0.1 ppm or less. In the glass obtained by melting synthetic quartz glass powder, when the light transmittance is measured, ultraviolet rays up to a wavelength of about 200 nm are well transmitted.
  • this glass is considered to have characteristics close to those of synthetic quartz glass made from carbon tetrachloride, which is used for ultraviolet optical applications.
  • a fluorescence spectrum obtained by excitation with ultraviolet rays having a wavelength of 245 nm is measured, a fluorescence peak like a melted product of natural quartz powder is not observed.
  • the glass material is natural quartz or synthetic quartz by measuring the concentration of impurities contained, the amount of silanol, the light transmittance, or the fluorescence spectrum obtained by excitation with ultraviolet light having a wavelength of 245 nm. .
  • the furnace pressure is 10 torr (1.3 kPa) or more, preferably 30 torr and 200 torr (4.0 to 4.0) in order to control the gas flow state on the surface of the silicon melt. 27 kPa), more preferably 30 torr and 70 torr (4.0 to 9.3 kPa).
  • inert gas such as Ar
  • the gas flow rate on the melt of inert gas such as Ar decreases, making it difficult to exhaust the reactant gas such as SiO evaporated from the melt, and the oxygen concentration in the crystal is reduced. Get higher. Further, the SiO is not exhausted, and dust is generated by agglomerating at a temperature of about 1100 ° C. or lower temperature above the melt in the furnace.
  • the upper limit of the pressure in the furnace defined the above upper limit pressure.
  • the atmospheric gas flow rate supplied to the CZ furnace is set to 100 to 200 liters / min or more, the pressure in the CZ furnace is set to 6700 pa or less, and the SiO evaporated from the melt surface is effective.
  • the foreign matter floating on the surface of the melt is forced to the crucible wall to prevent the oxygen concentration in the crystal from increasing.
  • the silicon wafer manufacturing method according to the first aspect of the present invention is a semiconductor device manufacturing process having a heat treatment step in which the maximum temperature range is 1050 ° C. or higher, the silicon melting point or lower, and the temperature rising / falling rate is 150 ° C./sec or higher.
  • Oi initial oxygen concentration
  • An epitaxial step of growing an epitaxial layer on the surface of the substrate Before the epitaxial step, there is a precipitation melting heat treatment step in which the treatment temperature is in the range of 1150 ° C. to 1300 ° C., the holding time is in the range of 5 sec to 1 min, and the temperature drop rate is in the range of 10 ° C./sec to 0.1 ° C./sec.
  • an epitaxial silicon wafer of the first aspect of the present invention even in a p + wafer or p ++ wafer having a high oxygen concentration at the time of pulling and a relatively large boron concentration having an effect of increasing oxygen precipitation. Further, it is possible to simultaneously prevent wafer deformation and slip.
  • the treatment atmosphere is a non-oxidizing gas atmosphere containing no nitrogen, a mixed atmosphere of a non-oxidizing gas containing no nitrogen and 1% or more oxygen gas, and a non-oxidizing gas containing no nitrogen and 3% or more oxygen gas.
  • a mixed atmosphere is used, and means for setting the temperature lowering rate in the range of 50 ° C./sec to 20 ° C./sec is employed.
  • nitrogen which is a hole injection gas
  • the oxygen concentration is relatively high among the above means, it is possible to simultaneously prevent wafer deformation and slip by setting a large temperature drop rate.
  • the upper limit of oxygen gas content is 10%.
  • the silicon epitaxial wafer according to the first aspect of the present invention is manufactured by any one of the above-described silicon epitaxial wafer manufacturing methods, the occurrence of deformation such as warpage of the wafer causing the overlay error shown in FIG. 5, it is possible to simultaneously prevent the occurrence of slip dislocation at the supported wafer edge portion.
  • a method for producing a silicon wafer according to the second aspect of the present invention includes a semiconductor device having a heat treatment step in which the maximum temperature range is 1050 ° C. or higher and the melting point of silicon or lower, and the heating / cooling rate is 150 ° C./sec or higher.
  • a method of manufacturing a silicon wafer to be used in the manufacturing process of A silicon single crystal pulling step for growing a silicon single crystal straight body portion as a defect-free region in which no grown-in defects exist by the Czochralski method;
  • a mirror processing process for mirror processing of the sliced wafer; Precipitates and dissolves wafers in a non-oxidizing gas atmosphere that does not contain nitrogen at a processing temperature range of 950 ° C to 1200 ° C, a holding time range of 5 sec to 1 min, and a cooling rate of 10 ° C / sec to 0.1 ° C / sec.
  • a step of heat treatment The said subject was solved by performing the said precipitation solution heat treatment process before or after a mirror surface treatment process.
  • the second aspect of the present invention is provided for a semiconductor device manufacturing process having a heat treatment step in which the maximum temperature range is 1050 ° C. or higher and the melting point of silicon or lower and the temperature rising / falling rate is 150 ° C./sec or higher.
  • a silicon wafer manufacturing method comprising: A silicon single crystal pulling step for growing a silicon single crystal straight body by a Czochralski method so as to include a defect-free region having no grown-in defects and an OSF region; A mirror processing process for mirror processing of the sliced wafer; Precipitates and dissolves wafers in a non-oxidizing gas atmosphere that does not contain nitrogen at a processing temperature range of 1225 ° C to 1350 ° C, a holding time range of 5 sec to 1 min, and a cooling rate of 10 ° C / sec to 0.1 ° C / sec.
  • a step of heat treatment The said subject was solved by performing the said precipitation solution heat treatment process before or after a mirror surface treatment process.
  • the silicon wafer manufacturing method according to the second aspect of the present invention is a semiconductor device manufacturing process having a heat treatment step in which the maximum temperature range is 1050 ° C. or higher, the silicon melting point or lower, and the heating / cooling rate is 150 ° C./sec or higher.
  • a method of manufacturing a silicon wafer provided, A silicon single crystal pulling step for growing the silicon single crystal straight body portion as a defect-free region in which no grown-in defects exist by the Czochralski method; A mirror processing process for mirror processing of the sliced wafer; Precipitates and dissolves wafers in a non-oxidizing gas atmosphere that does not contain nitrogen at a processing temperature range of 950 ° C to 1200 ° C, a holding time range of 5 sec to 1 min, and a cooling rate of 10 ° C / sec to 0.1 ° C / sec.
  • a step of heat treatment, The precipitation dissolution heat treatment step is performed before or after the mirror surface treatment step.
  • the conditions are stricter than those of the conventional RTA treatment, the maximum temperature range is from 1050 ° C. to the silicon melting point, the heating / cooling rate is from 150 ° C./sec to 10000 ° C./sec, 500 ° C./sec to 3000 ° C./sec, Even when it is subjected to a rapid heating / cooling heat treatment in a device manufacturing process under extremely severe conditions where the maximum stress generated in a silicon wafer exceeds 20 MPa at 1000 ° C. to 2000 ° C./sec, deformation of the wafer can be prevented. At the same time, it is possible to provide a silicon wafer capable of preventing slip extension caused by boat damage and transport damage that causes a reduction in wafer strength.
  • the inventors of the present invention have found a condition to be set when growing by the Czochralski method as a measure for simultaneously enabling prevention of wafer deformation and slip in the silicon wafer manufacturing process.
  • the silicon single crystal when the silicon single crystal is grown by the Czochralski method, the silicon single crystal is grown at a pulling speed at which the grown-in defect-free silicon single crystal can be pulled up.
  • “Grown-in defect free” means that all defects that may occur with crystal growth such as COP defects and dislocation clusters are eliminated.
  • the OSF area can be excluded, which means a Pv area and a Pi area.
  • the OSF region can be realized by the following method. First, the wafer is heated from 900 ° C. to 1000 ° C. in a dry oxygen atmosphere at a heating rate of 5 ° C./min, and then held at 1000 ° C. for 1 hour in a dry oxygen atmosphere. Thereafter, the wafer is heated from 1000 ° C. to 1150 ° C. at a heating rate of 3 ° C./min in a wet oxygen atmosphere, and then held at 1150 ° C. for 2 hours in a wet oxygen atmosphere. Then, after further performing a heat treatment to lower the temperature to 900 ° C., a 2 ⁇ m light etching is performed to reveal the OSF region.
  • the OSF region means a region where the OSF density is 10 / cm 2 or more when the OSF density distribution in the wafer surface is measured.
  • the OSF region can be excluded, as described above, when the OSF region is revealed and the distribution of the OSF density in the wafer surface is measured, if the OSF density does not exist at 10 / cm 2 , the OSF region Does not exist, that is, the OSF area can be excluded.
  • a region where interstitial silicon type point defects exist predominantly in the ingot is defined as an I region, and vacancy type point defects exist predominantly.
  • the region is defined as a V region, and a region in which no agglomerates of interstitial silicon type point defects and vacant type point defect aggregates exist is defined as a P region.
  • a region that is adjacent to the I region and belongs to the P region and capable of forming an interstitial dislocation is less than the lowest interstitial silicon concentration is defined as a Pi region.
  • a region adjacent to the OSF region and belonging to the P region and having a vacancy concentration or less that can form a COP is defined as a Pv region.
  • a silicon wafer is produced by pulling up an ingot from a silicon melt in a pulling furnace by a CZ method with a predetermined pulling speed profile based on Boronkov's theory, and then cutting out the ingot.
  • point defects and agglomerates agglomerates: three-dimensional defects
  • a vacancy is one in which one silicon atom leaves one of its normal positions in the silicon crystal lattice.
  • a defect caused by such a hole is a hole-type point defect.
  • silicon atoms present at positions (interstitial sites) other than the lattice points of the silicon crystal are interstitial silicon. Such defects caused by interstitial silicon are interstitial silicon point defects.
  • Point defects are generally formed at the contact surface between a silicon melt (molten silicon) and an ingot (solid silicon). However, by continuously pulling up the ingot, the portion that was the contact surface begins to cool as it is pulled up. During cooling, the vacancies or interstitial silicon diffuse and form dislocation clusters that are COP or interstitial agglomerates that are vacancy agglomerates. In other words, the aggregate is a three-dimensional structure generated due to the merge of point defects.
  • the agglomerates of vacancy point defects include defects called LSTD (Laser Scattering Tomograph Defects) or FPD (Flow Pattern Defects) in addition to the above-mentioned COP.
  • Agglomerates of interstitial silicon type point defects include the defects called LD described above.
  • LSTD is a source that generates scattered light having a refractive index different from that of silicon when an infrared ray is irradiated into a silicon single crystal.
  • the pulling rate of the ingot is V (mm / min)
  • the temperature gradient in the vertical direction of the ingot near the interface between the ingot and the silicon melt is G (° C. / Mm)
  • V / G mm 2 / min ⁇ ° C.
  • the above-described V region, OSF region, Pv region, Pi region, and I region are formed in order in the ingot.
  • V / G serving as the boundary between such regions is the threshold that serves as the boundary between the V region and the OSF region, the threshold that serves as the boundary between the OSF region and the Pv region, and the Pv region and Pi region.
  • the threshold value decreases in the order of the threshold value that becomes the boundary and the threshold value that becomes the boundary between the Pi region and the I region.
  • the value of V / G varies depending on the actual machine, such as the structure of the hot zone in the upper part of the pulling furnace, but is determined by measuring the COP density, OSF density, BMD density, LSTD density or FPD, light etching defect density, etc. Is possible.
  • a “light etching defect” is a defect detected by the following method. First, an As-grown silicon single crystal wafer is immersed in an aqueous copper sulfate solution and then air-dried, followed by Cu decoration in a nitrogen atmosphere with heat treatment at 900 ° C. for about 20 minutes. Thereafter, in order to remove the Cu silicide layer on the specimen surface layer, the specimen is immersed in a HF / HNO 3 mixed solution, and the surface layer is etched and removed by about several tens of microns. Thereafter, the wafer surface is subjected to 2 ⁇ m light etching (chromic acid etching), and light etching defects are detected using an optical microscope.
  • 2 ⁇ m light etching chromic acid etching
  • the dislocation clusters formed at the time of crystal growth can be revealed by Cu decoration, and the dislocation clusters can be detected with high sensitivity. That is, the light etching defect includes a dislocation cluster.
  • the “LPD density” is a density of defects of 0.1 ⁇ m size or more detected using a laser light scattering particle counter (SP1 (surfscan SP1): manufactured by KLA-Tencor).
  • a silicon single crystal grown by the following method is used. That is, when a silicon single crystal is grown by the Czochralski method, a hydrogen atom-containing substance having a gas-converted partial pressure in the range of 40 Pa or more and 400 Pa or less is introduced into the atmosphere gas in the CZ furnace, and the silicon single crystal is pulled up. The speed is grown so that the grown-in defect-free silicon single crystal can be pulled up. In addition, it can also be set as the atmosphere only of the inert gas which does not contain hydrogen gas.
  • a hydrogen-containing substance is a substance that contains hydrogen atoms in its molecule, and is a gaseous substance that generates hydrogen gas by being thermally decomposed when dissolved in a silicon melt.
  • This hydrogen-containing substance includes hydrogen gas itself.
  • the hydrogen-containing substance include inorganic compounds containing hydrogen atoms such as hydrogen gas, H 2 O, and HCl, hydrocarbon atoms such as silane gas, CH 4 , and C 2 H 2, and hydrogen atoms such as alcohol and carboxylic acid.
  • the organic compound include, but it is particularly preferable to use hydrogen gas.
  • inexpensive Ar gas is preferable, and various rare gases such as He, Ne, Kr, and Xe alone or a mixed gas thereof can be used.
  • the concentration of the hydrogen-containing substance in the hydrogen-containing atmosphere is in the range of 40 Pa to 400 Pa in terms of hydrogen gas partial pressure.
  • the hydrogen gas equivalent partial pressure is because the amount of hydrogen atoms obtained by thermal decomposition of the hydrogen-containing material depends on the number of hydrogen atoms originally contained in the hydrogen-containing material. .
  • 1 mole of H 2 O contains 1 mole of H 2
  • 1 mole of HCl contains only 0.5 mole of H 2 . Therefore, in the present invention, a hydrogen-containing substance is used so that an atmosphere equivalent to this reference atmosphere can be obtained on the basis of a hydrogen-containing atmosphere in which hydrogen gas is introduced into an inert gas at a partial pressure of 40 to 400 Pa. It is desirable to determine the concentration of.
  • a preferable pressure of the hydrogen-containing substance at this time is defined as a hydrogen gas equivalent partial pressure.
  • the hydrogen gas equivalent partial pressure in the atmosphere after conversion is 40 to 400 Pa. What is necessary is just to adjust the addition amount of a hydrogen-containing substance so that it may become this range.
  • a grown-in defect-free silicon single crystal is introduced by introducing a hydrogen atom-containing substance having a hydrogen gas equivalent partial pressure in the range of 40 Pa to 400 Pa. Can widen the allowable range of the speed at which can be pulled up. In other words, the pulling speed margin can be increased, whereby a wafer composed of Pv and Pi regions from which COP defects and dislocation clusters are eliminated in the entire crystal diameter direction can be easily manufactured.
  • the Pv region does not exist in a region within 20 mm in the radial direction from the outer peripheral portion of the wafer toward the center of the wafer, and the other region is pulled up so as to be a Pi region.
  • V / G in a pulling atmosphere not containing hydrogen is preferably in the range of 0.22 to 0.15 (mm 2 ) / (° C./min).
  • a silicon wafer for use in a semiconductor device manufacturing process having a heat treatment step in which a maximum temperature range is 1050 ° C. or higher, a silicon melting point or lower and a temperature rising / falling rate is 150 ° C./sec or higher.
  • a manufacturing method comprising: A silicon single crystal pulling step for growing a silicon single crystal straight body portion by Czochralski method so as to include a defect-free region in which no grown-in defect exists and an OSF region; A mirror processing process for mirror processing of the sliced wafer; Precipitation performed in a non-oxidizing gas atmosphere containing no nitrogen at a processing temperature range of 1225 ° C to 1350 ° C, a holding time range of 5 sec to 1 min, and a temperature drop rate of 10 ° C / sec to 0.1 ° C / sec.
  • a melting heat treatment step The precipitation dissolution heat treatment step is performed before or after the mirror surface treatment step.
  • the precipitation solution heat treatment step by setting the temperature condition to be higher than that in the state not including OSF, it is possible to simultaneously prevent wafer deformation and slip.
  • a mixed atmosphere of non-oxidizing gas not containing nitrogen and 3% or more oxygen gas is used as a processing atmosphere, thereby preventing wafer deformation and slipping. And simultaneously.
  • the initial oxygen concentration Oi is 12.0 ⁇ 10 17 to 20 ⁇ 10 17 atoms / cm 3 (Old-ASTM) in the pulling step.
  • Old-ASTM 12.0 ⁇ 10 17 to 20 ⁇ 10 17 atoms / cm 3
  • the silicon wafer according to the second aspect of the present invention is manufactured by any one of the above-described silicon wafer manufacturing methods. Therefore, a wafer capable of simultaneously preventing the occurrence of deformation such as warpage of the wafer causing the overlay error shown in FIG. 6 and the occurrence of slip dislocation at the supported wafer edge as shown in FIG.
  • a method for producing a silicon wafer according to the third aspect of the present invention includes a heat treatment step in which the maximum temperature range is 1050 ° C. or higher and the melting point of silicon or lower, and the heating / cooling rate is 150 ° C./sec or higher.
  • a method of manufacturing a silicon wafer to be used in the manufacturing process of A silicon single crystal pulling step for growing a silicon single crystal straight body portion as a region where a void defect exists by the Czochralski method, Precipitates and dissolves wafers in a non-oxidizing gas atmosphere that does not contain nitrogen at a processing temperature range of 950 ° C to 1200 ° C, a holding time range of 5 sec to 1 min, and a cooling rate of 10 ° C / sec to 0.1 ° C / sec.
  • the third aspect of the present invention is provided for a semiconductor device manufacturing process having a heat treatment step in which the maximum temperature range is 1050 ° C. or higher, the melting point of silicon or lower, and the temperature rising / falling rate is 150 ° C./sec or higher.
  • a silicon wafer manufacturing method comprising: A silicon single crystal pulling step for growing a silicon single crystal straight body portion as a region in which a nitrogen defect is doped with nitrogen by 1 ⁇ 10 13 to 5 ⁇ 10 14 atoms / cm 3 by a Czochralski method, Precipitates and dissolves wafers in a non-oxidizing gas atmosphere that does not contain nitrogen at a processing temperature range of 1225 ° C to 1350 ° C, a holding time range of 5 sec to 1 min, and a cooling rate of 10 ° C / sec to 0.1 ° C / sec.
  • a heat treatment step After the precipitation-melting heat treatment process, the sliced wafer is subjected to high-temperature annealing at 1100 ° C.
  • the silicon wafer according to the third aspect of the present invention is manufactured by the method for manufacturing a silicon wafer according to any one of [C1] to [C4].
  • the silicon wafer described in [C5] has an oxygen precipitate density of 1 ⁇ 10 4 pieces / cm 2 or less after heat treatment at 1000 ° C. for 16 hours.
  • the silicon wafer manufacturing method of the third aspect of the present invention is a semiconductor device manufacturing process having a heat treatment step in which the maximum temperature range is 1050 ° C. or higher, the silicon melting point or lower, and the heating / cooling rate is 150 ° C./sec or higher.
  • a method of manufacturing a silicon wafer provided, A silicon single crystal pulling step for growing a silicon single crystal straight body portion as a region where a void defect exists by the Czochralski method; Precipitates and dissolves wafers in a non-oxidizing gas atmosphere that does not contain nitrogen at a processing temperature range of 950 ° C to 1200 ° C, a holding time range of 5 sec to 1 min, and a cooling rate of 10 ° C / sec to 0.1 ° C / sec.
  • a heat treatment step After the precipitation-melting heat treatment process, the sliced wafer is subjected to high-temperature annealing at 1100 ° C.
  • the treatment temperature is in the range of 950 ° C. to 1200 ° C.
  • the holding time is in the range of 5 sec to 1 min
  • the temperature drop rate is 10 ° C./sec to 0.1 ° C./sec.
  • a so-called annealed wafer that is formed of a V region having a void defect that is pulled up at a high pulling speed and that is extremely susceptible to BMD can dissolve oxygen precipitation nuclei that cause deformation by a precipitation melting heat treatment step. Therefore, the conditions are stricter than those of the conventional RTA process, and deformation can be prevented even when the annealed wafer is subjected to a rapid heating / cooling heat treatment in a device manufacturing process in which the maximum stress generated in the silicon wafer exceeds 20 MPa. At the same time, it is possible to prevent slip extension caused by boat scratches and conveyance scratches that cause a decrease in wafer strength.
  • the inventors of the present invention have found conditions to be set when growing by the Czochralski method as a measure for simultaneously enabling such wafer deformation prevention and slip prevention in the silicon wafer manufacturing process. .
  • the silicon wafer according to the third aspect of the present invention is grown by high-speed pulling that can pull up a silicon single crystal having a void defect when the silicon single crystal is grown by the Czochralski method.
  • having a void defect means that it has at least a V region that is not grown-in defect-free but has defects that may occur with crystal growth such as COP defects. That is, it means that it has a COP generation region, and if it has this V region, it means that it may have an OSF region, a Pv region, and a Pi region.
  • the wafer containing COP according to the third aspect of the present invention is a wafer having a number of Light Point Defects (LPD) of 0.09 ⁇ m or more of 100 / wf or more.
  • LPD Light Point Defects
  • V / G is preferably 0.22 or more.
  • the wafer subjected to the DZ treatment in the third aspect of the present invention has a LPD density of 0.09 ⁇ m or more when measured with a laser light scattering particle counter (SP1 (surfscan SP1): manufactured by KLA-Tencor).
  • SP1 laser light scattering particle counter
  • a wafer having a size LPD number of 100 / wf or more is employed.
  • a wafer containing such a COP is one that is sliced from an ingot pulled up by doping with nitrogen and has a COP having the above-mentioned wafer in-plane density (number of wafers / wafer area). is there. That is, a wafer including a void defect on the entire surface and a wafer partially including an OSF-ring are targeted.
  • the OSF-ring region tends to expand to the void region, but may include the OSF region, the Pv region, and the like.
  • a silicon wafer for use in a semiconductor device manufacturing process having a heat treatment step in which the maximum temperature range is 1050 ° C. or higher, the silicon melting point or lower, and the heating / cooling rate is 150 ° C./sec or higher.
  • a manufacturing method comprising: A silicon single crystal pulling step for growing a silicon single crystal straight body portion as a region in which a nitrogen defect is doped with nitrogen by 1 ⁇ 10 13 to 5 ⁇ 10 14 atoms / cm 3 by a Czochralski method, Precipitates and dissolves wafers in a non-oxidizing gas atmosphere that does not contain nitrogen at a processing temperature range of 1225 ° C to 1350 ° C, a holding time range of 5 sec to 1 min, and a cooling rate of 10 ° C / sec to 0.1 ° C / sec.
  • a heat treatment step After the precipitation-melting heat treatment process, the sliced wafer is subjected to high-temperature annealing at 1100 ° C.
  • the wafer deformation is prevented and the slip is prevented. And simultaneously.
  • the initial oxygen concentration Oi is 12.0 ⁇ 10 17 to 18 ⁇ 10 17 atoms / cm 3 (Old-ASTM) in the pulling step.
  • the silicon wafer according to the third aspect of the present invention is manufactured by any one of the above-described methods for manufacturing a silicon wafer, and after heat treatment at 1000 ° C. for 16 hours, the oxygen precipitate density is 1 ⁇ 10 4 pieces / cm 3. 2 or less. According to this silicon wafer, it is possible to simultaneously prevent the occurrence of deformation such as warpage of the wafer causing the overlay error shown in FIG. 6 and the occurrence of slip dislocation at the supported wafer edge as shown in FIG. .
  • the silicon wafer manufacturing method includes a heat treatment step in which the maximum temperature range is 1050 ° C. or higher, the melting point of silicon or lower, and the temperature rising / falling rate is 150 ° C./sec or higher.
  • a Pv region that is a defect-free dominant region distributed concentrically in the outer periphery of the wafer sliced from the silicon single crystal exists in a region within 20 mm in the radial direction from the wafer outer periphery toward the wafer center. Without The other region is pulled up so as to be a Pi region which is a defect-free region dominant in interstitial silicon.
  • the entire surface of the wafer is pulled up to be a Pi region which is a defect-free region in which the interstitial silicon is dominant.
  • the interstitial silicon dominant defect-free region is Pi.
  • the pulling conditions may be set so that the density of oxygen precipitates in the region is 1 ⁇ 10 14 pieces / cm 2 or less.
  • the initial oxygen concentration Oi is 12.0 ⁇ 10 17 to 14 ⁇ 10 17 atoms / cm 3 ( (Old-ASTM).
  • the silicon wafer of the present invention is manufactured by the method for manufacturing a silicon wafer according to any one of [D1] to [D3].
  • the silicon wafer manufacturing method according to the fourth aspect of the present invention is a semiconductor device manufacturing process having a heat treatment step in which the maximum temperature range is 1050 ° C. or higher, the silicon melting point or lower, and the heating / cooling rate is 150 ° C./sec or higher.
  • a method of manufacturing a silicon wafer provided, A pulling process for growing a silicon single crystal by the Czochralski method; A mirror processing step of mirror processing the sliced wafer, In the pulling step, the silicon single crystal straight body is grown as a defect-free region in which no grown-in defects exist, There is no Pv region, which is a hole-dominant defect-free region concentrically distributed in the outer periphery of the wafer sliced from the silicon single crystal, in a region within 20 mm in the radial direction from the wafer outer periphery toward the wafer center. , The other region is pulled up so as to be a Pi region which is a defect-free region dominant in interstitial silicon.
  • slip extension on the outer periphery can be suppressed by eliminating the Pv region. Furthermore, since it is formed of a defect-free region, no precipitate formation occurs during the device process at the outer periphery of the wafer. Therefore, it is possible to manufacture a wafer having excellent slip resistance without performing precipitation dissolution heat treatment that dissolves oxygen precipitation nuclei that cause deformation. As a result, the conditions are stricter than those of the conventional RTA treatment, the maximum temperature is in the range of 1050 ° C.
  • the heating / cooling rate is 150 ° C./sec to 10,000 ° C./sec, 500 ° C./sec to 3000 ° C./sec, 1000
  • Deformation can be prevented even when the wafer is subjected to a rapid heating / cooling heat treatment in a device manufacturing process, which is extremely severe such that the maximum stress generated in a silicon wafer exceeds 20 MPa at a temperature of °C / sec to 2,000 ° C / sec.
  • the inventors of the present invention have found conditions to be set when growing by the Czochralski method as a measure for simultaneously enabling such wafer deformation prevention and slip prevention in the silicon wafer manufacturing process. .
  • the silicon single crystal used for the silicon wafer according to the fourth aspect of the present invention is grown at a pulling speed capable of pulling a grown-in defect-free silicon single crystal when grown by the Czochralski method.
  • “Grown-in defect-free” means that all defects that may occur with crystal growth such as COP defects and dislocation clusters are eliminated, the OSF region can be eliminated, the Pv region, Pi Means an area.
  • the hydrogen gas equivalent partial pressure in the atmospheric gas in the CZ furnace is in the range of 40 Pa to 400 Pa.
  • a hydrogen atom-containing substance was introduced, and the silicon single crystal was grown at a speed capable of pulling up the grown-in defect-free silicon single crystal.
  • it can also be set as the atmosphere only of the inert gas which does not contain hydrogen gas.
  • the hydrogen-containing substance is a substance that contains hydrogen atoms in its molecule, like the hydrogen-containing substance described in the second aspect, and is thermally decomposed when dissolved in the silicon melt. It is a gaseous substance to be generated.
  • a grown-in defect-free silicon single crystal can be pulled by introducing a hydrogen atom-containing material having a hydrogen gas equivalent partial pressure in the range of 40 Pa to 400 Pa.
  • the allowable range of speed can be increased.
  • the pulling speed margin can be increased, whereby a wafer composed of Pv and Pi regions from which COP defects and dislocation clusters are eliminated in the entire crystal diameter direction can be easily manufactured.
  • the Pv region does not exist in a region within 20 mm in the radial direction from the outer peripheral portion of the wafer toward the center of the wafer, and the other region is pulled up so as to be a Pi region.
  • V / G in a pulling atmosphere not containing hydrogen is preferably in the range of 0.20 to 0.15 (mm 2 ) / (° C./min).
  • the entire surface of the wafer is pulled up to be a Pi region which is a defect-free region dominant in interstitial silicon.
  • oxygen precipitates are prevented from being formed at the outer peripheral portion, deformation due to precipitates on the entire wafer surface is prevented, and slip generation is further prevented. Wafers can be manufactured.
  • the oxygen precipitate density is 1 ⁇ 10 14 in the Pi region, which is a defect-free region dominant for interstitial silicon.
  • the pulling conditions are set so as to be less than pieces / cm 2 . According to the wafer manufacturing method of the fourth aspect as described above, it is possible to simultaneously prevent occurrence of wafer deformation and occurrence of slip.
  • the initial oxygen concentration Oi is 12.0 ⁇ 10 17 to 14 ⁇ 10 17 atoms / cm 3 (Old-ASTM) in the pulling step. It is good to set. According to the wafer manufacturing method of the fourth aspect as described above, even when the wafer is set to a high oxygen concentration by the setting at the time of pulling up, it is possible to simultaneously prevent occurrence of wafer deformation and occurrence of slip.
  • the silicon wafer according to the fourth aspect of the present invention is manufactured by any one of the above-described silicon wafer manufacturing methods.
  • Such a wafer of the fourth aspect simultaneously causes the occurrence of deformation such as warpage of the wafer causing the overlay error shown in FIG. 6 and the occurrence of slip dislocation at the supported wafer edge portion as shown in FIG. It can be prevented.
  • the deformation such as the warp of the wafer and the slip dislocation of the edge portion are the slip length.
  • each of 0.5 to 2 mm is determined as ⁇ (A; Good), 2 to 5 mm as ⁇ (B; Acceptable), and 5 to 10 mm as ⁇ (C; Not Acceptable). .
  • the conditions are severer than those of the conventional RTA process, and the maximum stress generated in the silicon wafer exceeds 20 MPa. Even when a wafer is subjected to a rapid heating / cooling heat treatment in a manufacturing process, it is possible to provide a silicon wafer or a silicon epitaxial wafer that can prevent the occurrence of wafer deformation by reducing the oxygen precipitation that is the cause. At the same time, it is possible to provide a silicon wafer that can prevent slip extension caused by boat damage or conveyance damage that causes a reduction in wafer strength.
  • FIG. 6 is a schematic longitudinal sectional view of a CZ furnace used when carrying out the method for producing a silicon wafer according to the first to fourth aspects of the present invention. It is a flowchart which shows the 3rd aspect of the manufacturing method of the silicon wafer which concerns on this invention. It is a flowchart which shows the 4th aspect of the manufacturing method of the silicon wafer which concerns on this invention.
  • FIG. 1 is a flowchart showing a silicon epitaxial wafer and a manufacturing method thereof in the first embodiment.
  • the method for manufacturing a silicon epitaxial wafer in the first aspect includes a manufacturing condition setting step S10, a wafer preparation step S111, a setting step S112 for setting the precipitation dissolution heat treatment step, and an epitaxial step S12. And precipitation dissolution heat treatment step S13.
  • the manufactured silicon epitaxial wafer is subjected to a device manufacturing process S15 having a rapid heating / cooling heat treatment process S152.
  • the conditions for pulling the silicon single crystal from the silicon melt by the CZ (Czochralski) method in the wafer preparation step S111 and the standard of the wafer used in the device manufacturing step S15 are set.
  • the silicon wafer (substrate) oxygen concentration Oi, the boron concentration as the dopant concentration, and the nitrogen concentration as parameters to be controlled at the time of pulling are set as the operating conditions in the wafer preparation step S111.
  • the wafer preparation step S111 is a step of preparing a silicon wafer for forming an epitaxial layer.
  • the single crystal is pulled by the CZ method, the pulled silicon single crystal ingot is sliced to form a wafer, and surface treatment such as chamfering, grinding, polishing, and cleaning of the wafer is performed.
  • a silicon wafer having a diameter of about 300 mm to about 450 mm can be applied.
  • the setting step S112 shown in FIG. 1 is a step of setting the processing conditions in the precipitation dissolution heat treatment step S13 in order to make it possible to suppress the occurrence of wafer deformation and slip in the rapid heating / cooling heat treatment step S152.
  • the surface of the silicon wafer prepared in the wafer preparation step S111 is epitaxially grown through the epitaxial step S12.
  • the obtained silicon epitaxial wafer is then subjected to a semiconductor device manufacturing step S15.
  • the semiconductor device manufacturing step S15 includes a rapid heating / cooling heat treatment step S152 such as FLA.
  • the stress generated in the wafer and the oxygen precipitation state required corresponding to the stress are set in a desired state in accordance with the rapid heating / cooling heat treatment step S152.
  • the heat treatment to which the silicon wafer is provided is a rapid heating / cooling heat treatment process S152 in which the maximum temperature range is 1050 ° C. or more, the melting point of silicon is not more than 150 ° C./sec or more. .
  • the precipitation dissolution heat treatment step is performed in the setting step S112 so that the pattern formed in the previous photolithography step S151 and the pattern formed in the subsequent photolithography step S153 do not cause an overlay error.
  • the processing conditions in S13 are determined, and deformation and slip generation are suppressed in the rapid heating / cooling heat treatment step S152.
  • the order including the processing order of the precipitation dissolution heat treatment step S13 and the epitaxial step S12 is set at the same time. At this time, it is possible to select not to perform the precipitation dissolution heat treatment step S13. That is, in the setting step S112, the conditions for the precipitation dissolution heat treatment step S13 are determined in consideration of the conditions in the manufacturing condition setting step S10 and the conditions in the rapid heating / cooling heat treatment step S152.
  • the following conditions can be selected as the conditions in the manufacturing condition setting step S10 and the setting step S112.
  • the processing temperature is in the range of 1150 ° C. to 1300 ° C.
  • the holding time is in the range of 5 sec to 1 min
  • the cooling rate is in the range of 10 ° C./sec to 0.1 ° C./sec.
  • the initial oxygen concentration Oi is preferably 15.0 ⁇ 10 17 to 20.0 ⁇ 10 17 atoms / cm 3 .
  • the treatment temperature is in the range of 1175 ° C. to 1250 ° C.
  • the holding time is in the range of 10 sec to 30 sec
  • the temperature drop rate is in the range of 8 ° C./sec to 0.5 ° C./sec.
  • the precipitation dissolution heat treatment step S13 is performed after the epitaxial step S12, the processing temperature is in the range of 1200 ° C. to 1300 ° C., the holding time is in the range of 5 sec to 1 min, and the cooling rate is 10 ° C./sec to 0.1 ° C. The range is / sec.
  • the treatment temperature is in the range of 1225 ° C. to 1275 ° C.
  • the holding time is in the range of 10 sec to 30 sec
  • the temperature drop rate is in the range of 8 ° C./sec to 0.5 ° C./sec.
  • the manufacturing condition setting step S10 boron is doped so that the resistance value is 0.02 ⁇ cm to 0.001 ⁇ cm, and the initial oxygen concentration Oi is 11.0 ⁇ 10 17 to 3 ⁇ 10 17 atoms / cm 3 (Old ⁇ ASTM)).
  • the precipitation dissolution heat treatment step S13 is not performed. More preferably, the initial oxygen concentration Oi is 10 ⁇ 10 17 to 5 ⁇ 10 17 atoms / cm 3 .
  • the manufacturing condition setting step S10 boron is doped so that the resistance value is 0.02 ⁇ cm to 0.001 ⁇ cm, and the initial oxygen concentration Oi is 11.0 ⁇ 10 17 to 18 ⁇ 10 17 atoms / cm 3 (Old ⁇ ASTM).
  • the precipitation dissolution heat treatment step S13 is performed before the epitaxial step S12, the processing temperature is in the range of 1150 ° C. to 1300 ° C., the holding time is in the range of 5 sec to 1 min, and the temperature drop rate is 10 ° C./sec to 0. The range is 1 ° C./sec.
  • the initial oxygen concentration Oi is 12.0 ⁇ 10 17 to 16 ⁇ 10 17 atoms / cm 3 .
  • the treatment temperature is in the range of 1175 ° C. to 1275 ° C.
  • the holding time is in the range of 10 sec to 45 sec
  • the temperature drop rate is in the range of 8 ° C./sec to 0.5 ° C./sec.
  • a non-oxidizing gas atmosphere containing no nitrogen may be used as the treatment atmosphere of the precipitation dissolution heat treatment step S13.
  • a mixed atmosphere of non-oxidizing gas not containing nitrogen and 1% or more oxygen gas may be used as the treatment atmosphere of the precipitation dissolution heat treatment step S13.
  • a mixed atmosphere of non-oxidizing gas not containing nitrogen and 3% or more oxygen gas may be used as the treatment atmosphere of the precipitation dissolution heat treatment step S13, and the temperature lowering rate may be in the range of 50 ° C./sec to 20 ° C./sec. .
  • the oxygen gas in each mixed atmosphere is preferably 10% or less, and more preferably 5% or less.
  • an epitaxial layer is formed on the wafer surface and can be, for example, p / p-type.
  • the boron (B) concentration is a concentration corresponding to a resistivity of 0.1 to 100 ⁇ cm
  • the p type is a concentration corresponding to a resistivity of 0.1 to 100 ⁇ cm.
  • the wafer W is placed in a horizontal state with its peripheral edge supported by a ring-shaped edge ring 11 made of SiC provided in the furnace.
  • the source of precipitation nuclei inside the wafer W is obtained. Dissolve.
  • the lamps 13 in the RTA processing apparatus 10 are provided inside the reflectors 14 that have been subjected to surface treatment such as gold plating.
  • the upper dome 12 and the lower dome are connected by a wall portion 15 made of SUS (stainless steel), thereby forming a chamber (furnace).
  • the device manufacturing process S15 shown in FIG. 1 a necessary process for forming a device having a 65 nm node or a 45 nm node on a silicon wafer is performed.
  • the device manufacturing process S15 includes a rapid heating / cooling heat treatment process S152 such as Spike-RTA or FLA.
  • the wafer 21 is held and fixed on the work stage 22 by vacuum suction as shown in FIG. Further, the photomask 23 is held and fixed to the mask holder 24 above the work stage 22. Thereafter, the work stage 22 is raised to bring the thin plate-like wafer 21 into close contact with the photomask 23, followed by exposure.
  • a photoresist film (not shown) is formed on the surface of the wafer 21 in advance, and this photoresist film is exposed and a pattern of the photomask 23 is baked.
  • the conditions in the precipitation dissolution heat treatment step S13 are set in consideration of the conditions in the manufacturing condition setting step S10 and the conditions in the rapid heating / cooling heat treatment step S152. decide. Then, each process is performed according to the determined conditions. Therefore, precipitates having a density and size exceeding 5 ⁇ 10 4 pieces / cm 2 in which slip dislocations are generated inside the wafer are not formed on the silicon epitaxial wafer in the first aspect. Therefore, as shown in FIG. 5, even when the wafer 21 is held and fixed on the work stage 22 by vacuum suction, the maximum deviation shown in FIG. 7 due to such precipitates exceeds the allowable reference value of 10 nm. There is no end.
  • slip dislocation can be prevented from occurring at the edge portion of the supported wafer W as shown in FIG. 8, and the strength of the wafer can be prevented from decreasing.
  • the conditions can be set in the RTA apparatus 10 shown in FIG.
  • FIG. 10 is a flowchart showing the silicon wafer and the manufacturing method thereof in the present embodiment.
  • the method for manufacturing a silicon wafer in the second aspect includes a manufacturing condition setting step S20, a wafer preparation step S211 including a pulling step, a polishing step S212, and a precipitation dissolution heat treatment step S23.
  • the silicon wafer manufactured through the precipitation melting heat treatment step S23 is subjected to a device manufacturing step S25 having a rapid heating / cooling heat treatment step S252.
  • the processing conditions in the precipitation dissolution heat treatment step S23 are determined.
  • the heat treatment for providing the silicon wafer is a rapid temperature raising and lowering heat treatment process S252 in which the maximum temperature range is 1100 ° C. or more and the melting point of silicon or less and the treatment time is about 1 ⁇ sec to 100 msec. It is. Before and after this rapid heating / cooling heat treatment step S252, the pattern formed in the previous photolithography step S251 and the pattern formed in the subsequent photolithography step S253 are not shifted to cause an overlay error. Conditions that can suppress the occurrence of deformation and slip are set in the manufacturing condition setting step S20.
  • the ratio between the pulling speed V and the temperature gradient G from the solid-liquid interface which is a parameter to be controlled during pulling as the operating condition in the wafer preparation step S211, that is, the value of V / G, silicon wafer
  • the oxygen concentration Oi of the (substrate), the dopant concentration, etc. are set.
  • a single crystal is pulled up by a CZ method in a CZ furnace, the pulled silicon single crystal ingot is sliced to form a wafer, and further, surface treatment such as chamfering, grinding, and cleaning of the wafer is performed. . Thereafter, the silicon wafer is subjected to a polishing step S212 as a finishing process.
  • a silicon wafer having a diameter of about 300 mm to about 450 mm can be applied.
  • FIG. 11 is a longitudinal sectional view of a CZ furnace suitable for carrying out the method for manufacturing a silicon wafer in each embodiment of the present invention.
  • the CZ furnace shown in FIG. 11 includes a crucible 1 disposed in the center of the chamber, a heater 2 disposed outside the crucible 1, and a magnetic field supply device 9 disposed outside the heater 2.
  • the crucible 1 has a double structure in which a quartz crucible 1a containing a silicon melt 3 inside is held by an outer graphite crucible 1b, and is rotated and moved up and down by a support shaft 1c called a pedestal.
  • a cylindrical heat shield 7 is provided above the crucible 1.
  • the heat shield 7 has a structure in which an outer shell is made of graphite and the inside thereof is filled with graphite felt.
  • the inner surface of the heat shield 7 is a tapered surface whose inner diameter gradually decreases from the upper end to the lower end.
  • the upper outer surface of the heat shield 7 is a tapered surface corresponding to the inner surface, and the lower outer surface is formed in a substantially straight surface so as to gradually increase the thickness of the heat shield 7 downward.
  • the silicon single crystal 6 can be formed by immersing the seed crystal T attached to the seed chuck 5 in the silicon melt 3 and pulling up the seed crystal T while rotating the crucible 1 and the pulling shaft 4.
  • the heat shield 7 blocks the radiation heat from the heater 2 and the silicon melt 3 surface to the side surface of the silicon single crystal 6, surrounds the side surface of the growing silicon single crystal 6, and the silicon melt 3. It surrounds the surface.
  • An example of the specification of the heat shield 7 is as follows.
  • the radial width W is, for example, 50 mm
  • the inclination ⁇ of the inner surface of the inverted truncated cone surface with respect to the vertical direction is, for example, 21 °
  • the height H1 of the lower end of the heat shield 7 from the melt surface is, for example, 60 mm.
  • the magnetic field supplied from the magnetic field supply device 9 may be a horizontal magnetic field or a cusp magnetic field.
  • the horizontal magnetic field strength is 2000 to 4000 G (0.2 T to 0.4 T), more preferably.
  • the height of the magnetic field center is set in the range of ⁇ 150 to +100 mm, more preferably ⁇ 75 to +50 mm with respect to the melt surface.
  • the wafer preparation step S211 first, for example, 100 kg of a high-purity silicon polycrystal is charged into the crucible 1 of FIG. .
  • the inside of the CZ furnace is made into a hydrogen-containing atmosphere composed of a mixed gas of a hydrogen-containing substance and an inert gas, the atmospheric pressure is set to 1.3 to 13.3 kPa (10 to 100 torr), and the hydrogen-containing substance in the atmosphere gas is The concentration is adjusted to be about 40 to 400 Pa in terms of hydrogen gas partial pressure.
  • the hydrogen gas partial pressure may be 40 to 400 Pa.
  • the concentration of hydrogen gas is in the range of 0.3% to 31%.
  • it can also be set as the atmosphere only of the inert gas which does not contain hydrogen gas.
  • the hydrogen gas equivalent partial pressure of the hydrogen-containing substance is less than 40 Pa, the allowable range of the pulling rate is reduced, and generation of COP defects and dislocation clusters cannot be suppressed. Further, the higher the hydrogen gas equivalent concentration (hydrogen concentration) of the hydrogen-containing substance, the greater the effect of suppressing dislocation generation. However, if the hydrogen gas equivalent partial pressure exceeds 400 Pa, the risk of explosion or the like increases when an oxygen leak occurs in the CZ furnace, which is not preferable for safety.
  • the hydrogen gas equivalent partial pressure of the hydrogen-containing substance is more preferably in the range of 40 Pa to 250 Pa, and particularly preferably the hydrogen gas equivalent partial pressure is in the range of 40 Pa to 135 Pa.
  • a horizontal magnetic field of, for example, 3000 G (0.3 T) is supplied and applied from the magnetic field supply device 9 so that the center height of the magnetic field is ⁇ 75 to +50 mm with respect to the melt surface, and the polycrystalline silicon is heated by the heater 2.
  • the seed crystal T attached to the seed chuck 5 is immersed in the silicon melt 3, and the crystal is pulled up while rotating the crucible 1 and the pulling shaft 4.
  • the growth rate of the single crystal is V (mm / min), and the ratio V / G (when the temperature gradient of 1350 ° C. from the melting point during single crystal growth is G (° C./mm).
  • V is the speed at which the grown-in defect-free silicon single crystal can be pulled up to 0.65 to 0.42 to 0.33 mm /
  • An example of such a condition is that the minute control is performed.
  • Other conditions include a quartz crucible rotation speed of 5 to 0.2 rpm, a single crystal rotation speed of 20 to 10 rpm, an argon atmosphere pressure of 30 Torr, and a magnetic field strength of 3000 Gauss. .
  • a quartz crucible rotation speed of 5 to 0.2 rpm a single crystal rotation speed of 20 to 10 rpm
  • an argon atmosphere pressure 30 Torr
  • a magnetic field strength 3000 Gauss.
  • the other conditions are that the rotation speed of the quartz crucible is 0.2 rpm or less, the rotation speed of the single crystal is 5 rpm or less, the pressure of the argon atmosphere is 1333 to 26660 Pa, and the magnetic field strength is 3000 to 5000 Gauss. It can be illustrated.
  • the rotation speed of the single crystal may be 15 rpm or more.
  • the manufacturing condition setting step S20 boron is doped so that the resistance value is 0.001 ⁇ cm to 1 k ⁇ cm, and the initial oxygen concentration Oi is 12.0 ⁇ 10 17 to 20 ⁇ 10 17 atoms / cm 3 (Old-ASTM).
  • the conditions for manufacturing the silicon single crystal including the Pv region and the Pi region and including the OSF region are selected.
  • the conditions of the precipitation dissolution heat treatment step S23 are as follows: the treatment temperature is in the range of 950 ° C. to 1200 ° C., the holding time is in the range of 5 sec to 1 min, and the temperature drop rate is 10 ° C./sec to 0.1 ° C./sec.
  • the initial oxygen concentration Oi is preferably 13 ⁇ 10 17 to 18 ⁇ 10 17 atoms / cm 3 .
  • the treatment temperature is in the range of 1000 ° C. to 1175 ° C.
  • the holding time is in the range of 10 sec to 45 sec
  • the temperature drop rate is in the range of 8 ° C./sec to 0.5 ° C./sec
  • the oxygen gas concentration is 3. It may be 5 to 10%.
  • the manufacturing condition setting step S20 boron is doped so that the resistance value is 0.001 ⁇ cm to 1 k ⁇ cm, and the initial oxygen concentration Oi is 12.0 ⁇ 10 17 to 20 ⁇ 10 17 atoms / cm 3 (Old-ASTM).
  • the conditions for manufacturing the silicon single crystal including the Pv region, the Pi region, and the OSF region are selected.
  • the conditions of the precipitation dissolution heat treatment step S23 are as follows: the processing temperature is in the range of 1225 ° C. to 1350 ° C., the holding time is in the range of 5 sec to 1 min, and the cooling rate is 10 ° C./sec to 0.1 ° C./sec.
  • the initial oxygen concentration Oi is preferably 12.5 ⁇ 10 17 to 18 ⁇ 10 17 atoms / cm 3 .
  • the treatment temperature is in the range of 1250 ° C. to 1325 ° C.
  • the holding time is in the range of 10 sec to 45 sec
  • the temperature drop rate is in the range of 8 ° C./sec to 0.5 ° C./sec
  • the oxygen gas concentration is 3. It may be 5 to 10%.
  • the RTA processing apparatus 10 is the RTA processing apparatus 10 of FIG. 2 shown in the first mode.
  • the device manufacturing process S25 shown in FIG. 10 a necessary process for making a device with a 45 nm node (hp65) into a silicon wafer is performed.
  • the device manufacturing process S25 includes a rapid heating / cooling heat treatment process S252 such as Spike-RTA or FLA.
  • the wafer 21 is held and fixed on the work stage 22 by vacuum suction, and the photomask 23 is a mask holder above the work stage 22. 24, the work stage 22 is raised and the thin wafer 21 is brought into close contact with the photomask 23, followed by exposure.
  • a photoresist film (not shown) is formed on the surface of the wafer 21 in advance, and this photoresist film is exposed and a pattern of the photomask 23 is baked.
  • the pulling conditions in the wafer preparation step S211 and the processing conditions in the precipitation dissolution heat treatment step S23 are determined in consideration of the conditions in the rapid heating / cooling heat treatment step S252. Then, each process is performed according to the determined conditions. Therefore, precipitates having a density and size exceeding 5 ⁇ 10 4 pieces / cm 2 in which slip dislocations are generated inside the wafer are not formed on the silicon wafer in the second embodiment. Therefore, as shown in FIG. 5, even when the wafer 21 is held and fixed on the work stage 22 by vacuum suction, the maximum deviation shown in FIG. 7 due to such precipitates exceeds the allowable reference value of 10 nm. There is no end.
  • slip dislocation can be prevented from occurring at the edge portion of the supported wafer W as shown in FIG. 8, and the strength of the wafer can also be prevented from decreasing.
  • the conditions can be set in the RTA apparatus 10 shown in FIG.
  • FIG. 12 is a flowchart showing the silicon wafer and the manufacturing method thereof in the present embodiment.
  • the method for manufacturing a silicon wafer in the present embodiment includes a manufacturing condition setting step S30, a wafer preparation step S311 including a pulling step, a precipitation dissolution heat treatment step S33, and a DZ treatment step S313.
  • the silicon wafer manufactured through the precipitation melting heat treatment step S33 is subjected to a device manufacturing step S35 having a rapid heating / cooling heat treatment step S352.
  • the conditions for pulling the silicon single crystal from the silicon melt by the CZ (Czochralski) method in the wafer preparation step S311 and the wafer standard used in the device manufacturing step S35 are set.
  • Stress is generated in the wafer in accordance with the processing conditions of the rapid heating / cooling heat treatment step S352 such as FLA in the semiconductor device manufacturing step S35 which is a post-process for providing the wafer. In order to prevent the generation of this stress, there is an oxygen precipitation state required corresponding to the stress.
  • the processing conditions in the precipitation dissolution heat treatment step S33 are determined in order to set the oxygen precipitation state to a desired state.
  • the heat treatment for providing the silicon wafer is a rapid temperature raising and lowering heat treatment process S352 in which the maximum temperature range is 1100 ° C. or higher and the melting point of silicon is lower and the processing time is about 1 ⁇ sec to 100 msec. It is. Before and after this rapid heating / cooling heat treatment step S352, in the rapid heating / cooling heat treatment step S352, the pattern formed in the previous photolithography step S351 and the pattern formed in the subsequent photolithography step S353 are not shifted to cause an overlay error.
  • the operation condition in the wafer preparation step S311 is the ratio between the pulling speed V and the temperature gradient G from the solid-liquid interface, which is a parameter to be controlled during pulling, the value of V / G, that is, a silicon wafer.
  • the oxygen concentration Oi of the (substrate), the dopant concentration, etc. are set.
  • a single crystal is pulled up by a CZ method in a CZ furnace, a silicon single crystal ingot pulled up is sliced to form a wafer, and further, surface treatment such as chamfering, grinding, polishing and cleaning of the wafer is performed.
  • surface treatment such as chamfering, grinding, polishing and cleaning of the wafer is performed.
  • a silicon wafer having a diameter of about 300 mm to about 450 mm can be applied.
  • the CZ furnace of FIG. 11 shown in the second embodiment is used.
  • the wafer preparation step S311 first, for example, 100 kg of high-purity silicon polycrystal is charged into the crucible 1 of FIG. 11, and a necessary dopant is added to adjust the dopant concentration in the silicon single crystal. .
  • the inside of the CZ furnace is set to a predetermined atmosphere such as an inert gas and the pressure is adjusted.
  • a horizontal magnetic field of, for example, 3000 G (0.3 T) is supplied and applied from the magnetic field supply device 9 so that the center height of the magnetic field is ⁇ 75 to +50 mm with respect to the melt surface, and the polycrystalline silicon is heated by the heater 2.
  • the seed crystal T attached to the seed chuck 5 is immersed in the silicon melt 3, and the crystal is pulled up while rotating the crucible 1 and the pulling shaft 4.
  • the growth rate of the single crystal is V (mm / min), and the ratio V / G (when the temperature gradient from the melting point during single crystal growth to 1350 ° C. is G (° C./mm).
  • V is a V region where a void defect exists, which is a speed at which the silicon single crystal can be pulled up from 0.65 to 0.42 to 0.
  • the condition of controlling to 33 mm / min can be exemplified.
  • Other conditions include a quartz crucible rotation speed of 5 to 0.2 rpm, a single crystal rotation speed of 20 to 10 rpm, an argon atmosphere pressure of 30 Torr, and a magnetic field strength of 3000 Gauss. . Furthermore, conditions such as a magnetic field intensity of 3000 to 5000 Gauss can be exemplified. In addition, the rotation speed of the single crystal may be 15 rpm or more.
  • the manufacturing condition setting step S30 shown in FIG. 12 is set as follows.
  • the manufacturing condition setting step S30 as a condition in the pulling step, boron or the like is doped so that the resistance value is 0.001 ⁇ cm to 1 k ⁇ cm, and the initial oxygen concentration Oi is 12.0 ⁇ 10 17 to 18 ⁇ 10 17 atoms /
  • the pulling speed is set so that a void defect exists in the range of cm 3 (Old-ASTM).
  • a non-oxidizing atmosphere such as H 2 or Ar
  • a treatment temperature range of 1150 ° C. to 1300 ° C. and a treatment time range of 30 min to 16 hours are set.
  • the conditions in the precipitation dissolution heat treatment step S33 are as follows: treatment temperature in the range of 950 ° C.
  • the initial oxygen concentration Oi is preferably 12.5 ⁇ 10 17 to 17.0 ⁇ 10 17 atoms / cm 3 .
  • the treatment temperature of the DZ treatment step S313 is in the range of 1175 ° C. to 1275 ° C., and the treatment time is in the range of 40 min to 8 hours.
  • the precipitation melting heat treatment step S33 has a treatment temperature in the range of 1000 ° C. to 1175 ° C., a holding time in the range of 10 sec to 45 sec, and a temperature drop rate in the range of 8 ° C./sec to 0.5 ° C./sec.
  • the gas concentration is 1.5 to 10%.
  • the manufacturing condition setting step S30 as a condition in the pulling step, boron is doped so that the resistance value is 0.001 ⁇ cm to 1 k ⁇ cm, and the initial oxygen concentration Oi is 12.0 ⁇ 10 17 to 18 ⁇ 10 17 atoms / cm. 3
  • the range of (Old-ASTM) is set, and the pulling speed is set so that a void defect exists.
  • a non-oxidizing atmosphere such as H 2 or Ar
  • a treatment temperature range of 1150 ° C. to 1300 ° C. and a treatment time range of 30 min to 16 hours are set.
  • the conditions in the precipitation dissolution heat treatment step S33 are as follows: treatment temperature range of 1225 ° C.
  • the treatment temperature of the DZ treatment step S313 is in the range of 1175 ° C. to 1275 ° C., and the treatment time is in the range of 40 min to 8 hours.
  • the treatment temperature is in the range of 1250 ° C. to 1300 ° C.
  • the holding time is in the range of 5 sec to 30 sec
  • the cooling rate is in the range of 8 ° C./sec to 0.5 ° C./sec.
  • the gas concentration is 1.5 to 10%.
  • the precipitation dissolution heat treatment step S33 shown in FIG. 12 is processed as a pre-process of the DZ treatment step S313 by the RTA processing apparatus 10 under the above conditions.
  • the RTA processing apparatus 10 is the RTA processing apparatus 10 of FIG. 2 shown in the first mode.
  • the DZ processing step S313 shown in FIG. 12 is performed by, for example, a vertical batch furnace.
  • the wafer subjected to the dissolution treatment in the precipitation dissolution heat treatment step S33 is subjected to a high-temperature annealing treatment at 1150 ° C. or more and 30 minutes or more in a non-oxidizing atmosphere such as H 2 or Ar.
  • a non-oxidizing atmosphere such as H 2 or Ar.
  • the silicon wafer after completion of the DZ treatment step S313 has a BMD (oxygen precipitate) density of 1 ⁇ 10 4 pieces / cm 2 or less when heat-treated at 1000 ° C. for 16 hours.
  • BMD oxygen precipitate
  • the device manufacturing process S35 shown in FIG. 12 a necessary process for forming a device with a 45 nm node (hp65) in a silicon wafer is performed.
  • the device manufacturing process S35 includes a rapid heating / cooling heat treatment process S352 such as Spike-RTA or FLA.
  • the wafer 21 is held and fixed on the work stage 22 by vacuum suction, as shown in FIG. 24, the work stage 22 is raised and the thin wafer 21 is brought into close contact with the photomask 23, followed by exposure.
  • a photoresist film (not shown) is formed on the surface of the wafer 21 in advance, and this photoresist film is exposed and a pattern of the photomask 23 is baked.
  • the conditions in the rapid heating / cooling heat treatment step S352 are taken into consideration, the pulling conditions in the wafer preparation step S311, the precipitation dissolution heat treatment step S33, and the processing conditions in the DZ treatment step S313. To decide. Then, each process is performed according to the determined conditions. Therefore, precipitates having a density and size exceeding 5 ⁇ 10 4 pieces / cm 2 in which slip dislocation occurs inside the wafer are not formed on the silicon wafer in the third aspect. Therefore, as shown in FIG. 5, even when the wafer 21 is held and fixed on the work stage 22 by vacuum suction, the maximum deviation shown in FIG. 7 due to such precipitates exceeds the allowable reference value of 10 nm.
  • slip dislocation can be prevented from occurring at the edge portion of the supported wafer W as shown in FIG. 8, and the strength of the wafer can be prevented from decreasing.
  • the conditions can be set in the RTA apparatus 10 shown in FIG.
  • FIG. 13 is a flowchart showing the silicon wafer and the manufacturing method thereof in the present embodiment.
  • the silicon wafer manufacturing method according to the fourth aspect includes a manufacturing condition setting step S40, a wafer preparation step S411, and a polishing step S412 as shown in FIG.
  • the silicon wafer manufactured by the method of the fourth aspect is subjected to a device manufacturing process S45 having a rapid heating / cooling heat treatment process S452.
  • the CZ furnace is used to pull up the single crystal by the CZ method, slice the pulled silicon single crystal ingot to form a wafer, and further perform surface treatment such as chamfering, grinding, and cleaning of the wafer. . Thereafter, the silicon wafer is provided to the polishing step S412 as a finishing process.
  • a silicon wafer having a diameter of about 300 mm to about 450 mm can be applied.
  • the CZ furnace of FIG. 11 shown in the second mode is used.
  • the inside of the CZ furnace is made into a hydrogen-containing atmosphere composed of a mixed gas of a hydrogen-containing substance and an inert gas, the atmospheric pressure is set to 1.3 to 13.3 kPa (10 to 100 torr), and the hydrogen-containing substance in the atmosphere gas is The concentration is adjusted to be about 40 to 400 Pa in terms of hydrogen gas partial pressure.
  • the hydrogen gas partial pressure may be 40 to 400 Pa.
  • the concentration of hydrogen gas is in the range of 0.3% to 31%.
  • it can also be set as the atmosphere only of the inert gas which does not contain hydrogen gas.
  • the hydrogen gas equivalent partial pressure of the hydrogen-containing substance is less than 40 Pa, the allowable range of the pulling rate is reduced, and generation of COP defects and dislocation clusters cannot be suppressed. Further, the higher the hydrogen gas equivalent concentration (hydrogen concentration) of the hydrogen-containing substance, the greater the effect of suppressing dislocation generation. However, if the hydrogen gas equivalent partial pressure exceeds 400 Pa, the risk of explosion or the like increases when an oxygen leak occurs in the CZ furnace, which is not preferable for safety.
  • the hydrogen gas equivalent partial pressure of the hydrogen-containing substance is more preferably in the range of 40 Pa to 250 Pa, and particularly preferably the hydrogen gas equivalent partial pressure is in the range of 40 Pa to 135 Pa.
  • a horizontal magnetic field of, for example, 3000 G (0.3 T) is supplied and applied from the magnetic field supply device 9 so that the center height of the magnetic field is ⁇ 75 to +50 mm with respect to the melt surface, and the polycrystalline silicon is heated by the heater 2.
  • the seed crystal T attached to the seed chuck 5 is immersed in the silicon melt 3, and the crystal is pulled up while rotating the crucible 1 and the pulling shaft 4.
  • the growth rate of the single crystal is V (mm / min), and the ratio V / G (when the temperature gradient of 1350 ° C. from the melting point during single crystal growth is G (° C./mm).
  • V is the speed at which the grown-in defect-free silicon single crystal can be pulled up to 0.65 to 0.42 to 0.33 mm /
  • An example of such a condition is that the minute control is performed.
  • Other conditions include a quartz crucible rotation speed of 5 to 0.2 rpm, a single crystal rotation speed of 20 to 10 rpm, an argon atmosphere pressure of 30 Torr, and a magnetic field strength of 3000 Gauss. .
  • a quartz crucible rotation speed of 5 to 0.2 rpm a single crystal rotation speed of 20 to 10 rpm
  • an argon atmosphere pressure 30 Torr
  • a magnetic field strength 3000 Gauss.
  • the other conditions are that the rotation speed of the quartz crucible is 0.2 rpm or less, the rotation speed of the single crystal is 5 rpm or less, the pressure of the argon atmosphere is 1333 to 26660 Pa, and the magnetic field strength is 3000 to 5000 Gauss. It can be illustrated.
  • the rotation speed of the single crystal may be 15 rpm or more.
  • the semiconductor device manufacturing process S45 is a post-process for providing the silicon wafer prepared in the wafer preparation process S411. Stress is generated in the wafer in accordance with the rapid heating / cooling heat treatment step S452 such as FLA in the semiconductor device manufacturing step S45. There is an oxygen precipitation state required corresponding to this stress. In the manufacturing condition setting step S40 shown in FIG. 13, the conditions of the wafer preparation step S411 are determined in order to set the oxygen precipitation state to a desired state.
  • the heat treatment for providing the silicon wafer is a rapid heating / cooling heat treatment process S452 in which the maximum temperature range is 1100 ° C. or more and the melting point of silicon or less and the treatment time is about 1 ⁇ sec to 100 msec.
  • the wafer preparation step S411 (of the CZ method) is performed so that a shift occurs between the pattern formed in the previous photolithography step S451 and the pattern formed in the subsequent photolithography step S453 and an overlay error does not occur.
  • the conditions under which the occurrence of deformation and slip in the pulling conditions) can be suppressed are set in the manufacturing condition setting step S40.
  • the following conditions can be selected as the conditions in the manufacturing condition setting step S40.
  • the manufacturing condition setting step S40 boron is doped so that the resistance value is 0.001 ⁇ cm to 1 k ⁇ cm, and the initial oxygen concentration Oi is 12.0 ⁇ 10 17 to 14 ⁇ 10 17 atoms / cm 3 (Old-ASTM). The range. At this time, the initial oxygen concentration Oi is preferably 12.3 ⁇ 10 17 to 13.8 ⁇ 10 17 atoms / cm 3 .
  • the device manufacturing process S45 shown in FIG. 13 necessary processing for making a device with a 45 nm node (hp65) into a silicon wafer is performed.
  • the device manufacturing process S45 includes a rapid heating / cooling heat treatment process S452 such as Spike-RTA or FLA.
  • the wafer 21 is held and fixed on the work stage 22 by vacuum suction, and the photomask 23 is a mask holder above the work stage 22. 24, the work stage 22 is raised and the thin wafer 21 is brought into close contact with the photomask 23, followed by exposure.
  • a photoresist film (not shown) is formed on the surface of the wafer 21 in advance, and this photoresist film is exposed and a pattern of the photomask 23 is baked.
  • the silicon wafer in the fourth embodiment is a wafer composed of a Pi region in which the oxygen precipitate density becomes 1 ⁇ 10 14 pieces / cm 2 or less after heat treatment at 800 ° C. for 4 hours + 1000 ° C. for 16 hours. That is, precipitates having a density and size exceeding 5 ⁇ 10 4 / cm 2 in which slip dislocation occurs in the wafer are not formed. Therefore, as shown in FIG.
  • the conditions can be set in the RTA apparatus 10 shown in FIG.
  • the RTA processing apparatus 10 is the RTA processing apparatus 10 of FIG. 2 shown in the first mode.
  • the front surface Wu of the wafer is provided with a main surface W23 that is a flat surface and a surface chamfered portion W24 formed at the peripheral edge. It has been.
  • the back surface Wr is provided with a main surface W27 that is a flat surface and a back surface side chamfered portion W28 formed at the peripheral edge.
  • the width A1 of the front side chamfered portion W24 in the direction from the peripheral edge Wut toward the inner side in the wafer radial direction is larger than the width A2 in the direction from the peripheral edge Wrt of the rear surface side chamfered portion W28 toward the inner side in the radial direction of the wafer. It is narrowed.
  • the width A1 of the surface chamfered portion W24 is preferably in the range of 50 ⁇ m to 200 ⁇ m.
  • the width A2 of the back side chamfer W28 is preferably in the range of 200 ⁇ m to 300 ⁇ m.
  • the front side chamfered portion W24 has a first inclined surface W11 that is inclined with respect to the main surface W23 of the front surface Wu, and the back side chamfered portion W28 is a first inclined surface with respect to the main surface W27 of the back surface Wr.
  • Two inclined surfaces W12 are provided.
  • the inclination angle ⁇ 1 of the first inclined surface W11 is preferably in the range of 10 ° to 50 °
  • the inclination angle ⁇ 2 of the second inclined surface W12 is preferably in the range of 10 ° to 30 °
  • ⁇ 1 ⁇ ⁇ 2 is satisfied.
  • a first curved surface W13 that connects them is provided on the outermost surface Wut between the first inclined surface W11 and the peripheral edge Wt.
  • a second curved surface W14 that connects them is provided on the back outermost peripheral portion Wrt.
  • the range of the radius of curvature R1 of the first curved surface W13 is preferably from 80 ⁇ m to 250 ⁇ m, and the range of the radius of curvature R2 of the second curved surface W14 is preferably from 100 ⁇ m to 300 ⁇ m.
  • Boron concentration (resistivity), initial oxygen concentration, nitrogen concentration, etc. are set as shown in Tables 1 to 3, and then pulled from a 300 mm diameter silicon single crystal ingot by slicing and double-side polishing (DSP) (100) A wafer was prepared. On this silicon wafer, the conditions of the precipitation dissolution heat treatment step S13 were set as shown in Tables 1 to 3, RTA treatment was performed, and an epitaxial film having a thickness of 4 ⁇ m was formed at an epitaxial step of 1150 ° C.
  • the heat treatment in the device manufacturing process is simulated under the following conditions, the wafer is subjected to RTA heat treatment as a forced thermal stress test for deformation generation, and the presence or absence of slippage due to oxygen precipitates (BMD) is detected by X-ray topography confirmed.
  • ⁇ Process simulation conditions in device manufacturing process > 1 step; 850 ° C. for 30 minutes 2 steps; 1000 ° C. for 30 minutes 3 steps; 1000 ° C. for 60 minutes 4 steps; ⁇ RTA furnace thermal stress load test conditions> The temperature increase / decrease rate from 700 ° C. was 150 ° C./sec, the maximum temperature was 1250 ° C., and the holding time was 1 sec.
  • the notation of the result is the presence or absence of slip occurrence measured by X-ray topography or the slip length in the following range.
  • the results of the RTA furnace thermal stress load test were evaluated as follows. ⁇ (A; Good): The occurrence of minute slip cannot be confirmed by X-ray topography. X (B; Not Acceptable): The occurrence of minute slip was confirmed in the wafer surface by X-ray topography. Since the RTA treatment is a short time, the slip length is fine and it is difficult to measure the Slip length. On the other hand, in the vertical furnace thermal stress load test, the Slip length extended from the boat trace was measured and evaluated as follows. ⁇ : Slip length 0.5-2mm (A: Good) ⁇ : Slip length 2-5mm (B; Acceptable) ⁇ : Slip length 5 to 10 mm (C; Not Acceptable)
  • ⁇ 1e4 means a value below the real detection limit.
  • sample A1 there is no formation of precipitates even in the case of Epi growth + precipitation treatment in order to keep oxygen precipitate nucleation at a low level even after epitaxial growth. Therefore, there is no slip caused by BMD. However, in the vertical furnace test, because the oxygen concentration is low, the slip caused by the boat grows, so it is NG.
  • sample A2 the oxygen concentration was low, but the boron concentration was high, and precipitation nuclei were formed by the heat treatment after EPi. Slip generation due to boat is suppressed due to high boron concentration, but NG due to generation of Slip due to BMD.
  • Sample A16 has no BMD and no boat slip because it is a high oxygen substrate. So OK.
  • Sample A21 has no BMD and no boat slip because it is a high oxygen substrate. So OK.
  • interstitial Si is injected by forming an oxide film during the RTA process, and vacancy is not frozen even when cooled at 10 ° C./sec or higher.
  • interstitial Si is injected by forming an oxide film during the RTA process, and vacancy is not frozen even if cooled at 10 ° C./sec or higher.
  • sample A24 an oxide film was formed, but the cooling rate was too fast, and the pores were frozen and BMD-derived slip was generated. Therefore NG.
  • the BMD of the nitrogen-doped epitaxial wafer is stable at high temperatures, and therefore does not disappear at 1150 ° C. RTA. Therefore, NG.
  • a (100) wafer was prepared by slicing and double-side polishing (DSP) from a silicon single crystal ingot with a diameter of 300 mm pulled up with a boron concentration (resistivity) of 10 ⁇ cm and an initial oxygen concentration as shown in Table 4. Further, the Pi and Pv region distribution at this time and the V / G value at that time are shown in the table.
  • the silicon wafer was subjected to RTA treatment by setting the conditions of the precipitation dissolution heat treatment step S23 as shown in Table 4 as RTA conditions.
  • the RTA heat treatment as a forced thermal stress test for deformation generation was performed by simulating the heat treatment in the device manufacturing process as the following conditions, and the presence or absence of slip generation due to oxygen precipitates (BMD) was confirmed by X-ray topography. .
  • the measurement of the BMD density was performed after light etching (etching allowance is 2 ⁇ m) after the above-described device simulation and after the revealing heat treatment at 1000 ° C. ⁇ 16 hr.
  • the notation of the result is the presence or absence of slip occurrence measured by X-ray topography or the slip length in the following range.
  • XX Slip length 10 to 15 mm (D; poor)
  • the defect areas (Pv, Pi, etc.) shown in the table indicate the defect areas included in the wafer surface.
  • the G value changes in the wafer radial direction and the V / G value changes in the surface.
  • the value will have a range.
  • the V / G values in the table are described as having a range.
  • a nitride film is formed in an N2 atmosphere, and vacancies are injected to enhance precipitation. Therefore NG.
  • a (100) wafer was sliced and double-side polished (DSP) from a 300 mm diameter silicon single crystal ingot consisting of a V region containing a void defect that was pulled up with the nitrogen concentration and initial oxygen concentration set as shown in Table 5.
  • This silicon wafer was subjected to RTA treatment by setting the conditions of the precipitation dissolution heat treatment step S33 as shown in Table 5 as RTA conditions, and then subjected to annealing at 1000 ° C. for 16 hours in a vertical batch furnace as DZ treatment. I did it.
  • the heat treatment in the device manufacturing process is simulated under the following conditions, the wafer is subjected to RTA heat treatment as a forced thermal stress test for deformation generation, and the presence or absence of slippage due to oxygen precipitates (BMD) is detected by X-ray topography confirmed.
  • ⁇ Process simulation conditions in device manufacturing process > 1 step; 850 ° C. for 30 minutes 2 steps; 1000 ° C. for 30 minutes 3 steps; 1000 ° C. for 60 minutes 4 steps;
  • the notation of the result is the presence or absence of slip occurrence measured by X-ray topography or the slip length in the following range.
  • ⁇ Slip length 0.5-2mm (A: Good)
  • ⁇ Slip length 2-5mm (B; Acceptable)
  • ⁇ Slip length 5 to 10 mm (C; Not Acceptable)
  • sample C1 BMD formation was suppressed during high-temperature annealing by applying a low-oxygen substrate, and no slip was caused by BMD in the RTA treatment after annealing. However, because it is a low oxygen substrate, slip occurred in the vertical furnace stress load test after annealing, so it was NG.
  • sample C2 BMD is formed during high-temperature annealing treatment, and slip is generated during RTA treatment. Oxygen concentration is high and slip from vertical furnace boat scratches is suppressed. Therefore NG.
  • Samples C4, C5, C6 and C7 are OK as well.
  • sample C14 the oxygen precipitation nuclei formed during crystal growth were stable in the N-dope wafer, and the maximum temperature of the RTA treatment was low, so the oxygen precipitation nuclei did not disappear and BMD growth occurred during the annealing process. . Therefore NG.
  • a (100) wafer was prepared by slicing and double-side polishing (DSP) from a 300 mm diameter silicon single crystal ingot pulled up with a boron concentration (resistivity) of 12 ⁇ cm and an initial oxygen concentration as shown in Table 6.
  • the RTA heat treatment as a forced thermal stress test for deformation generation was performed by simulating the heat treatment in the device manufacturing process as the following conditions, and the presence or absence of slip generation due to oxygen precipitates (BMD) was confirmed by X-ray topography. .
  • the results are shown in Table 6 as RTA furnace stress load test results (BMD-induced slip generation).
  • the measurement of the BMD density was performed after light etching (etching allowance is 2 ⁇ m) after the above-described device simulation and after the revealing heat treatment at 1000 ° C. ⁇ 16 hr.
  • the notation of the result is the presence or absence of slip occurrence measured by X-ray topography or the slip length in the following range.
  • ⁇ Slip length 0.5-2mm (A: Good)
  • ⁇ Slip length 2-5mm (B; Acceptable)
  • ⁇ Slip length 5 to 10 mm (C; Not Acceptable)
  • ⁇ 1e4 means below the actual detection limit.
  • sample D1 in the RTA furnace, the thermal stress on the outer periphery is large, and SMD is generated due to BMD.
  • the vertical furnace oxygen concentration is low, and slip is generated from boat scratches. Therefore NG.

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Abstract

　急速昇降温熱処理に供した場合でも、原因となる酸素析出を低減してウェーハ変形発生を防止できるとともに、同時に、ウェーハ強度低下の原因となるボート傷・搬送傷から発生するスリップ伸展をも防止可能なシリコンウェーハを提供可能とすることができるシリコンウェーハの製造方法。

Description

シリコンウェーハおよびその製造方法
　本発明は、シリコンウェーハおよびその製造方法に係り、特に、高い内部応力が発生する熱処理に供されるシリコンウェーハの反り等変形発生防止に用いて好適な技術に関する。
　本願は、２００９年３月２５日に、日本に出願された特願２００９－０７４８３６号、特願２００９－０７４８３７号及び特願２００９－０７５００１号、並びに２００９年４月１４日に、日本に出願された特願２００９－０９８２６２号に基づき優先権を主張し、その内容をここに援用する。
　デバイスプロセスの熱プロセスでは、低温処理、高温処理が多数用いられるため、エピタキシャルウェーハを用いた場合でも、基板ウェーハに酸素析出物形成が起こる。従来、この酸素析出物は、プロセス中に発生する可能性がある金属不純物の捕獲(ゲッタリング)に有効であり、酸素析出物形成は望まれていた。
　ところが、最近のデバイス製造プロセスでは急速昇降温熱処理工程が多数用いられてきており、デバイスプロセス中の熱処理における応力負荷が増大している。特に、デバイスの高集積化により、急速昇降温熱処理工程がよりいっそう短時間化し、急速昇降温熱処理工程中の最高温度が高温化する傾向にある。４５ｎｍノード（ｈｐ６５）からはＦＬＡ（flash lamp annealing）、ＬＳＡ（Laser Spike　Anneal ）、ＬＴＰ（laser thermal process ）、Ｓｐｉｋｅ－ＲＴＡ（Rapid Thermal Annealing ）と呼ばれるアニール工程が用いられる場合がある。
　このうち、ＦＬＡ熱処理ではウェーハを４００℃～６００℃の初期温度に昇温しておき、Ｘｅランプ等の短波長の光を用いてウェーハ全面に光照射し、ウェーハ極表層のみを１１００℃以上シリコンの融点付近まで急速加熱・急冷する。また、熱処理時間はμ（マイクロ）秒からミリ秒の単位（オーダー）である。
　ＦＬＡ熱処理に関する技術は以下の特許文献１及び２に開示されている。
特表２００８－５１５２００号公報 特開２００８－９８６４０号公報
　これらのＦＬＡ熱処理ではウェーハ表面と裏面に数１００℃の温度差が生じるため、以前からおこなわれてきたＲＴＡに比べて非常に高い応力が負荷されることがある。具体的には、２０ＭＰａをこえるような熱応力が部分的に発生する可能性がある。
　また、ＦＬＡ熱処理などの急速昇降温熱処理工程では、酸素析出物が形成される際に、析出物のサイズにばらつきが生じ、サイズの大きな析出物から転位（Slip）が生じる。この転位によって、ウェーハが局所的に反らされるという問題が生じることがある。ウェーハが反りを起こすと、デバイスプロセスにおいて露光時に下地パターンとの重ね合わせズレが起こるため、デバイス歩留まりを低下させることになる。また、このように局所的に反りを起こしたウェーハの形状を元に戻すことは不可能である。
　一方、デバイスプロセスにおいてボート傷・搬送傷を完全に抑制することは不可能である。上述したようなウェーハ変形を生じさせる転位（Slip）はこのボート傷・搬送傷からも発生する。このようなスリップ伸展は、ウェーハの酸素濃度・ボロン濃度が高い場合に抑制可能である。
　しかし、酸素濃度の増大、ボロン濃度の増大は、同時に、上記酸素析出物の形成を促進する効果がある。したがって、酸素析出物の形成によるウェーハ変形・反りの発生を抑制しつつ、同時に、プロセス起因のSlip発生を抑制させることは困難であった。
　さらには、デバイスプロセス中に酸素析出物の形成が進むことで、ウェーハ内部の酸素が消費され、格子間酸素が減少する。この場合、発生した転位の伸展がさらに抑制できないことになり、ウェーハ強度がさらに低下することが考えられる。しかも、特許文献２の［００４２］段落に記載されるように、不純物の拡散を抑制するためなどの理由により、ＦＬＡより後の工程においては７００℃以上の熱処理を行なわないなど、デバイス製造工程においては処理条件における制約が多い。従って、デバイス製造前のシリコンウェーハにおいて、Slip発生などの問題を解決したいという要求があった。
　本発明は、上記の事情に鑑みてなされたもので、急速昇降温熱処理工程に供した場合でも、原因となる酸素析出を低減してウェーハ変形発生を防止できるとともに、同時に、ウェーハ強度低下の原因となるボート傷・搬送傷から発生するスリップ伸展をも防止可能なウェーハとその製造方法を提供することを目的とする。
　本発明の他の目的は、デバイスプロセスにおける局所的なウェーハ変形を防止するため、デバイスプロセス中で析出形成が起こらず、Slip耐性の優れたエピタキシャルウェーハとその製造方法とを提供可能とすることにある。
　本発明の他の目的は、デバイスプロセスにおける局所的なウェーハ変形を防止するため、ウェーハ外周部で、デバイスプロセス中に酸素析出物の形成が起こらない、Slip耐性の優れたシリコンウェーハとその製造方法とを提供することにある。
　本発明の他の目的は、高温によるＤＺアニール処理を施してもバルク中での酸素析出物の形成がなく、さらにはデバイスプロセス中における酸素析出物の形成も抑制して、デバイスプロセスにおける局所的なウェーハ変形を防止し、さらにデバイスプロセス中に酸素析出物の形成が起こらず、Slip耐性の優れたシリコンウェーハとその製造方法とを提供することにある。
　本発明の他の目的は、特にウェーハ外周部でのデバイスプロセスにおける局所的なウェーハ変形を防止するため、ウェーハ外周部でデバイスプロセス中に酸素析出物の形成が起こらない、Slip耐性の優れたシリコンウェーハとその製造方法とを提供することにある。
　ＦＬＡ，Ｓｐｉｋｅ－ＲＴＡなど急速昇降温熱処理工程においては、処理温度（ピーク温度）が高く、極めて短時間の間に昇温・降温がおこなわれるため、ウェーハにかかる応力が大きくなり、酸素析出の際に伸展するスリップによりウェーハに反り等の変形が発生する。そこで本発明者らは、急速昇降温熱処理工程に耐え得るウェーハを提供する手段を探求した。まず、従来のような条件の厳しくない熱処理時に、ウェーハ変形防止の手段として採用してきたウェーハ中の酸素析出物によるスリップ伸長防止は、急速昇降温熱処理工程の温度条件が過酷で厳しすぎるため、逆に酸素析出物からのスリップ伸展が生じ、ウェーハ変形の原因となるため、無効であることがわかった。また、ＦＬＡ，Ｓｐｉｋｅ－ＲＴＡにおいては、熱処理に供されるウェーハ種類の違いによりウェーハ中における応力（stress）の発生状態が異なるため、これらのウェーハ種類に対応した変形防止対策が必要であることがわかった。
　急速昇降温熱処理工程の一例として、４５ｎｍノード（ｈｐ６５）で、ＭＯＳ　ＦＥＴのアニール工程があり、ここでは、従前のＲＴＡに比べて、より高温、短時間なアニールがおこなわれる。図３に示すように、符号Ｍｏｓで示すＭＯＳ　ＦＥＴには、ソースＭｓ、ドレインＭｄに隣接し、基板表面からの深さ（接合深さ）Ｘｉが２０ｎｍ程度と浅い不純物拡散領域である極浅接合Ｍｅｘが形成される。この極浅接合Ｍｅｘにおいて、図４に示すような箱形の不純物プロファイル、つまり、極浅接合Ｍｅｘ領域内における不純物濃度の均一性と境界での急峻な変化状態の実現が必要であるため、急速昇降温熱処理工程が行われる。急速昇降温熱処理工程によれば、高い加熱温度により打ち込んだ不純物を充分に活性化して抵抗を下げ、同時に、短い加熱時間により不純物の不必要な拡散を抑えるとともに活性化した不純物の失活（deactination）を避けることができる。
　このように、４５ｎｍノード（ｈｐ６５）で要求される２０ｎｍを下回る接合深さＸｉを実現するために、ＦＬＡやＬＳＡ等が行われる。ＦＬＡでは、ウェーハを４００℃以上且つ６００℃以下の初期温度に昇温しておき、Ｘｅフラッシュランプ等の短波長の光を用いてウェーハ全面に光照射し、ミリ秒単位の熱処理時間でウェーハ極表層のみを９００℃～１３５０℃程度まで急速加熱・急冷する。ＬＳＡでは、ウェーハをホットプレート上で４００℃～６００℃の初期温度に昇温しておき、その後、連続発振レーザを照射してウェーハをスポット走査することで、熱処理時間がμ秒からミリ秒となるように１１００℃以上且つシリコンの融点付近まで急速加熱・急冷する。
　ＦＬＡ、ＬＳＡにおいては、図３においてＭｅｘで示す極浅接合領域の不純物濃度分布特性維持、接合リークの低減、ゲート・リークの抑制、ソース・ドレインの寄生抵抗の低減、ゲートの空乏化も抑制を実現可能な処理条件が選択される。
　上記のような条件とされたＦＬＡなどにおいては、熱処理時にウェーハで発生する内部応力が５０～１５０ＭＰａというレベルに達することがある。本発明における急速昇降温熱処理工程は、このＦＬＡに限らず、発生する内部応力が２０ＭＰａを超えるような条件の厳しい熱処理を全て対象とする。
　ＦＬＡや、急速昇降温熱処理工程としてのＳｐｉｋｅ－ＲＴＡにおいては、温度条件が高く、昇温速度、降温速度が大きいため、上記のように大きな熱応力が生じる。この大きな熱応力によりサイズの大きな酸素析出物からスリップ転位が発生する。
　この結果、オーバーレイエラー（Overlay Error ）、すなわち、デバイス製造における急速昇降温熱処理工程前後でおこなわれるフォトリソ工程でパターンの重ね合わせがずれてしまうという事態が生じる。
　一例として、ＩＣ、ＬＳＩ等の製造に見られるようにシリコンウェーハにパターンを露光する場合は、図５に示すように、ウェーハ２１をワークステージ２２上に真空吸着により保持固定し、フォトマスク２３をワークステージ２２より上方のマスクホルダ２４に保持固定し、ワークステージ２２を上昇させ薄板状ウェーハ２１をフォトマスク２３に密着させ、しかる後露光を行う。ウェーハ２１の表面には予めフォトレジスト膜（図示せず）が形成されており、このフォトレジスト膜に対して露光が行われ、フォトマスク２３のパターンが焼き付けられる。
　図６においては、ウェーハ上で急速昇降温熱処理工程の前工程で形成したパターンに対して、急速昇降温熱処理工程の後工程で形成しようとするパターンを重ね合わせた際に発生した水平方向の変化量をウェーハ各点における矢印の長さで示している。露光時にはウェーハがステージ上に真空吸着されるが、この吸着されるウェーハに反り等の変形があると、吸着時に反りなどの変形が矯正された状態でステージにウェーハが固定されるため、ウェーハの矯正された変形分だけ前工程でウェーハ上に形成されたパターンが変形（水平移動）し、本来あるべき位置からずれてしまいオーバーレイエラーが生じると考えられる。
　このウェーハの反りなどの変形は、サイズの大きな析出物から発生したスリップ転位によって生じると考えられる。反りなどの変形により、一定以上の変形が生じた場合には、この変形は矯正できないことから、当該ウェーハは排棄される。即ち、ウェーハの変形によって、デバイス収率が著しく低下するとともに、全体としてのデバイス製造コストが大幅に増大してしまう。
　本発明者らの知見として、このようなオーバーレイエラーは、発生するＢＭＤ（酸素析出物）の密度によってほぼ予測できる。図７に示すように、発生するＢＭＤ密度が５×１０４ 個／ｃｍ２ を超える程度で急激に変形が発生し、最大ずれ量が許容基準値である１０ｎｍを超えてしまう。図に示す最大ずれ量の増大は、スリップ発生量の増大に起因していると考えられる。
　また、従来、ウェーハには酸素析出物によってゲッタリング能を付与してきたが、現実にゲッタリングが必要となる頻度、すなわち、重金属汚染が発生する頻度は、現状のデバイス製造工程においては極めて低い。これは、ゲッタリングを必要としていた直径２００ｍｍのウェーハを主に使用していた製造ラインおよびこのラインが設置された環境における清浄度（異物の存在していない率）に対して、現在の直径３００ｍｍのウェーハの清浄度、または直径４５０ｍｍのウェーハの清浄度が極めて向上しているためである。従って、発生確率の低い汚染への対策であるゲッタリング能付与に比べて、ダイレクトにデバイス収率に影響を及ぼすオーバーレイエラーへの対策を選択できる。そこで、本発明者らは、ＢＭＤを低減することを選択した。
　また、ＦＬＡや、急速昇降温熱処理工程としてのＳｐｉｋｅ－ＲＴＡにおいては、リング状のサセプタがウェーハのエッジ部分とのみ接触するようにしてウェーハを支持した状態で、熱処理がおこなわれる。このため、＜４，０，０＞方向における反射鉱によるＸ線トポグラフィーで観測した際に、図８に示すような支持されているウェーハエッジ部分にスリップ転位が発生する。
　このスリップ転位は支持部分付近、すなわち、ウェーハエッジ部分のみで、デバイス部分にかからない周縁部から３ｍｍ程度であれば、デバイス部分そのものに影響がないとは考えられる。しかし、結果的に、このスリップからウェーハの割れが発生するなど、ウェーハ自体の強度を低下させ、デバイス収率の低下の原因となる。従来は酸素析出物でのスリップ伸長抑制が可能であった。しかし、スリップ伸長抑制効果のある酸素析出物がウェーハ内にあると、急速昇降温熱処理工程で、ウェーハ変形によるオーバーレイエラーを生じさせるため、この手法以外の対策が好ましい。
　具体的には、大きなストレスを発生するデバイス工程に供する前に、ウェーハ内部の酸素析出を抑制するように、インゴット引き上げ時における酸素濃度と、引き上げ時に添加するドーパント濃度と、析出核を溶解するＲＴＡ処理の条件を設定する。本発明者らは、後述する実施例のように、これらの条件を適切に設定することにより、急速昇降温熱処理工程によってウェーハに発生する変形の原因となるスリップ抑制状態を実現できることを見出した。更に、本発明者らは、これらの条件を適切に設定することにより、急速昇降温熱処理工程以外の処理で問題となるボート傷・搬送傷から発生するスリップ伸展をも防止可能とする状態を実現できることを見出した。
＜第１の態様＞
［Ａ１］　本発明の第１の態様におけるシリコンエピタキシャルウェーハの製造方法は、最高温度の範囲が１０５０℃以上且つシリコンの融点以下で、昇降温レートが１５０℃／ｓｅｃ以上である熱処理工程を有する半導体デバイスの製造プロセスに供されるエピタキシャルシリコンウェーハの製造方法であって、
　抵抗値が０．０２Ωｃｍ～１ｋΩｃｍとなるようにボロンがドープされ、初期酸素濃度Ｏｉが、１４．０×１０１７～２２×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ－ＡＳＴＭ）とされた基板を用い、
　前記基板の表面にエピタキシャル層を成長させるエピタキシャル工程と、
　処理温度１１５０℃～１３００℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲でウェーハを析出溶解熱処理する工程とを有し、
　前記析出溶解熱処理工程を、エピタキシャル工程の前または後に行うことを特徴とする。
［Ａ２］　本発明の第１の態様は、最高温度の範囲が１０５０℃以上且つシリコンの融点以下で、昇降温レートが１５０℃／ｓｅｃ以上である熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンエピタキシャルウェーハの製造方法であって、
　窒素が１×１０１３～５×１０１４ａｔｏｍｓ／ｃｍ３ ドープされた基板を用い、
　前記基板の表面にエピタキシャル層を成長させるエピタキシャル工程と、
　該エピタキシャル工程後に、処理温度１２００℃～１３００℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲でウェーハを析出溶解熱処理する工程とを有する。
［Ａ３］　本発明の第１の態様は、最高温度の範囲が１０５０℃以上且つシリコンの融点以下で昇降温レートが１５０℃／ｓｅｃ以上である熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンエピタキシャルウェーハの製造方法であって、
　抵抗値が０．０２Ωｃｍ～０．００１Ωｃｍとなるようにボロンがドープされ、初期酸素濃度Ｏｉが、１１．０×１０１７～３×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ－ＡＳＴＭ）とされた基板を用い、
　前記基板の表面にエピタキシャル層を成長させるエピタキシャル工程を有する。
［Ａ４］　本発明の第１の態様は、最高温度の範囲が１０５０℃以上且つシリコンの融点以下で昇降温レートが１５０℃／ｓｅｃ以上である熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンエピタキシャルウェーハの製造方法であって、
　抵抗値が０．０２Ωｃｍ～０．００１Ωｃｍとなるようにボロンがドープされ、初期酸素濃度Ｏｉが、１１．０×１０１７～１８×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ－ＡＳＴＭ）とされた基板を用い
　前記基板の表面にエピタキシャル層を成長するエピタキシャル工程と、
　該エピタキシャル工程前に、処理温度１１５０℃～１３００℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲でウェーハを析出溶解熱処理する工程とを有する。
［Ａ５］　前記［Ａ１］～［Ａ４］のいずれかに記載の析出溶解熱処理工程において、処理雰囲気を窒素を含まない非酸化性ガス雰囲気とする手段を採用することもできる。
［Ａ６］　前記［Ａ１］～［Ａ４］のいずれかに記載の析出溶解熱処理工程において、処理雰囲気を窒素を含まない非酸化性ガスと１％以上の酸素ガスの混合雰囲気とする手段を採用することもできる。
［Ａ７］　前記［Ａ１］～［Ａ４］のいずれかに記載の析出溶解熱処理工程において、処理雰囲気を窒素を含まない非酸化性ガスと３％以上の酸素ガスの混合雰囲気とし、降温速度を５０℃／ｓｅｃ～２０℃／ｓｅｃの範囲とする手段を採用することもできる。
［Ａ８］　本発明のシリコンエピタキシャルウェーハは、［Ａ１］～［Ａ７］のいずれかに記載のシリコンエピタキシャルウェーハの製造方法により製造される。
 (高酸素p-ウェーハにEpiの前または後にRTA処理)
　本発明の第１の態様におけるシリコンエピタキシャルウェーハの製造方法は、最高温度の範囲が１０５０℃以上シリコンの融点以下で昇降温レートが１５０℃／ｓｅｃ以上の条件である熱処理工程を有する半導体デバイスの製造プロセスに供されるエピタキシャルシリコンウェーハの製造方法であって、
　抵抗値が０．０２Ωｃｍ～１ｋΩｃｍとなるようにボロンがドープされ、初期酸素濃度Ｏｉが、１４．０×１０１７～２２×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ－ＡＳＴＭ）とされた基板を用い、
　前記基板の表面にエピタキシャル層を成長するエピタキシャル工程と、
　該エピタキシャル工程の前または後において、処理温度１１５０℃～１３００℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲でウェーハを析出溶解熱処理する工程とを有する。
　本発明の第１の態様のエピタキシャルシリコンウェーハの製造方法によれば、単結晶シリコン引き上げ時の設定で、高酸素濃度とし、かつ、スリップ伸長抑制効果を有するボロン濃度を比較的小さくしたｐ－ウェーハにおいて、析出溶解熱処理工程によって、ウェーハ変形原因となる酸素析出核を溶解することができる。従って、本発明の第１の態様の製造方法で得られたシリコンウェーハを、従来のＲＴＡ処理に比べて条件が厳しく、最高温度の範囲が１０５０℃～シリコン融点の範囲、昇降温レートが１５０℃／ｓｅｃ～１００００℃／ｓｅｃ、５００℃／ｓｅｃ～３０００℃／ｓｅｃ、１０００℃～２０００℃／ｓｅｃとされ、シリコンウェーハで生じる最大応力が２０ＭＰａを超えるような極めて過酷な条件であるデバイス製造プロセスの急速昇降温熱処理に供した場合でも、ウェーハの変形が防止できる。同時に、本発明の第１の態様の製造方法によれば、ウェーハ強度低下の原因となるボート傷・搬送傷から発生するスリップ伸展をも防止可能なシリコンウェーハを提供可能とすることができる。
　本発明者らは、シリコンウェーハの製造工程において、ウェーハ変形発生防止とスリップ発生防止とを同時に可能とする対策を見出した。
　なお、本発明の第１の態様において、エピタキシャル工程における処理温度は、析出溶解熱処理工程における処理温度より低ければよく、一般的な条件（例えば１０００℃以上且つ１１００℃以下）とすることが可能である。また、降温速度とは、析出を溶解するために寄与の大きい少なくとも最高温度（例えば１０５０℃以上且つ１４００℃以下の範囲）から７００℃までの範囲における冷却速度を意味するものである。またエピタキシャル層におけるボロン等ドーパントの濃度は形成されるデバイスの規格によって設定されるが、本発明のスリップや変形に対する寄与は小さいため、どのようなドーパント濃度のエピタキシャル層適用可能である。
 (N-dope版 高温RTA)
　本発明の第１の態様は、最高温度の範囲が１０５０℃以上且つシリコンの融点以下で昇降温レートが１５０℃／ｓｅｃ以上である熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンエピタキシャルウェーハの製造方法であって、
　窒素が１×１０１３～５×１０１４ａｔｏｍｓ／ｃｍ３ ドープされた基板を用い、
　前記基板の表面にエピタキシャル層を成長させるエピタキシャル工程と、
　該エピタキシャル工程後に、処理温度１２００℃～１３００℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲でウェーハを析出溶解熱処理する工程とを有する。本発明の第１の態様のエピタキシャルシリコンウェーハの製造方法によれば、酸素析出物の形成しやすい窒素のドープされたｐ－ウェーハにおいても、ウェーハ変形発生防止とスリップ発生防止とを同時に可能とすることができる。
 (低酸素p/p+, p/p++ウェーハ)
　本発明の第１の態様は、最高温度の範囲が１０５０℃以上且つシリコンの融点以下で昇降温レートが１５０℃／ｓｅｃ以上である熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンエピタキシャルウェーハの製造方法であって、
　抵抗値が０．０２Ωｃｍ～０．００１Ωｃｍとなるようにボロンがドープされ、初期酸素濃度Ｏｉが、１１．０×１０１７～３×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ－ＡＳＴＭ）とされた基板を用い、
　前記基板の表面にエピタキシャル層を成長するエピタキシャル工程を有する。本発明の第１の態様のエピタキシャルシリコンウェーハの製造方法によれば、引き上げ時の設定で低酸素濃度とされ、かつ、スリップ伸長抑制効果を有するボロン濃度が比較的大きいｐ＋ウェーハまたはｐ＋＋ウェーハにおいても、ウェーハ変形発生防止とスリップ発生防止とを同時に可能とすることができる。
　本発明の第１の態様では、シリコンウェーハがスライスされるシリコン単結晶（シリコンインゴット）を、ＣＺ（チョクラルスキー）法で育成する際、上記シリコンウェーハの酸素濃度の範囲に、シリコン単結晶の酸素濃度を設定する場合には、シリコン融液への磁場印加、ルツボ・結晶回転数制御等で対応することができる。しかし、通常のＣＺ法では格子間酸素濃度を４×１０１７ａｔｏｍｓ／ｃｍ３以下にするのは困難な場合がある。従って、低酸素の場合はシリコン融液に磁場を印加して単結晶を育成するＭＣＺ法（Magnetic CZ法）によって、格子間酸素濃度を４×１０１７ａｔｏｍｓ／ｃｍ３以下にするとよい。また、石英ルツボおよび引き上げる単結晶の回転速度を低速にすることによっても格子間酸素濃度の低減が図られる。
　実質的には、石英ルツボの回転数をＲ１（ｒｐｍ）、結晶回転数をＲ２（ｒｐｍ）とするとき、Ｒ１：０．１以上２以下、Ｒ２：１以上７以下、の範囲であって、
　Ｒ１：０．５以上０．７以下の場合、Ｒ２＜７－５（Ｒ１－０．５）を満足し、
　Ｒ１：０．７以上１以下の場合、Ｒ２＜６を満足し、
　Ｒ１：１以上２以下の場合、Ｒ２＜６－４（Ｒ１－１）を満足する範囲に設定することができる。
　この場合、単結晶中の格子間酸素濃度を４．０×１０１７ａｔｏｍｓ／ｃｍ３以下として低酸素濃度のシリコン単結晶を育成できる。
　さらに、石英ルツボ回転数Ｒ１（ｒｐｍ）と結晶回転数Ｒ２（ｒｐｍ）とをＲ１：０．１以上２以下、Ｒ２：１以上７以下、の範囲であって、
　但しＲ１：０．３以上、０．５以下の場合、Ｒ２＜７－５（Ｒ１－０．３）を満足し、
　Ｒ１：０．５以上０．７以下の場合、Ｒ２＜６を満足し、
　Ｒ１：０．７以上１以下の場合、Ｒ２＜６－３．４（Ｒ１－０．７）を満足する範囲に設定すればよい。
　この場合、単結晶中の格子間酸素濃度が３．５×１０１７ａｔｏｍｓ／ｃｍ３以下として、低酸素濃度のシリコン単結晶を提供できる。
　また、本発明の第１の態様では、シリコン融液に印加する磁場は水平磁場やカスプ磁場などを採用することができる。例えば水平磁場の強度としては、３０００～５０００Ｇ（０．３Ｔ～０．５Ｔ）とすることができる。磁場強度が上記の範囲以下であるとシリコン融液の対流抑制効果が充分でなく固液界面の形状を好ましい形状とすることができない上、酸素濃度を充分低下することができず好ましくない。また、上記の範囲以上に磁場強度を上げると、対流が抑制されすぎて、高温のシリコン融液が石英ルツボ内表面の劣化を進め、結晶の無転位化率が低下するため好ましくない。
　また、本発明では、磁場中心位置と結晶引き上げ時の融液表面位置の関係を好ましくは、－７５ｍｍ～＋５０ｍｍ、より好ましくは、－２０～＋４５ｍｍとする。ここで磁場中心位置とは、水平磁場にあっては磁場発生コイルの中心が位置する高さ位置を意味する。－７５ｍｍとは、磁場中心位置が融液液面から下方７５ｍｍであることを意味している。＋５０ｍｍとは、磁場中心位置が融液液面から上方５０ｍｍであることを意味している。
　また、ＣＺ法またはＭＣＺ法による引き上げにおいて シリコン融液の対流を抑制し 石英ルツボの溶解量を減らすと共に、合成石英ルツボを使用し、石英ルツボ中の不純物濃度を低減させ、よりＦＺ結晶に近い品質のＣＺ結晶を育成できる。
　ここで、合成石英ルツボとは、少なくとも原料融液に当接する内表面が以下のような合成石英から形成されたものを意味する。
　合成石英は、化学的に合成・製造した原料であり、合成石英ガラス粉は非晶質である。合成石英の原料は気体又は液体であるため、容易に精製することが可能であり、合成石英粉は天然石英粉よりも高純度とすることができる。合成石英ガラス原料としては、四塩化炭素などの気体の原料と、ケイ素アルコキシドのような液体の原料がある。合成石英粉ガラスでは、すべての不純物を０．１ｐｐｍ以下とすることが可能である。
　合成石英ガラス粉を溶融して得られたガラスでは、光透過率を測定すると、波長２００ｎｍ程度までの紫外線を良く透過する。即ちこのガラスは、紫外線光学用途に用いられている四塩化炭素を原料とした合成石英ガラスに近い特性であると考えられる。
　合成石英ガラス粉を溶融して得られたガラスでは、波長２４５ｎｍの紫外線で励起して得られる蛍光スペクトルを測定すると、天然石英粉の溶融品のような蛍光ピークは見られない。
　含有する不純物濃度、シラノール量、光透過率、又は、波長２４５ｎｍの紫外線で励起して得られる蛍光スペクトル等を測定することにより、ガラス材料が天然石英であったか合成石英であったかを判別することができる。
　また、本発明の第１の態様では、シリコン融液表面のガス流状態を制御するために、炉内圧力は、１０torr（１．３ｋＰａ）以上、好ましくは３０torr以上且つ２００torr以下（４．０～２７ｋＰａ）、さらに、好ましくは、３０torr以上且つ７０torr以下（４．０～９．３ｋＰａ）が望ましい。炉内の圧力が増大するとＡｒ等の不活性ガスの融液上でのガス流速が低下することにより、融液から蒸発したＳｉＯ等の反応物ガスが排気しにくくなり、結晶中の酸素濃度が高くなる。また、ＳｉＯが排気されず、炉内の融液上部の１１００℃程度またはより低温の部分に凝集することで、ダストを発生させる。そしてこのダストが融液に落下することで結晶の有転位化を引き起こす。炉内圧力の上限は、これらを防止するために上記の上限値の圧力を規定した。
　また、本発明の第１の態様では、ＣＺ炉内に供給する雰囲気ガス流量を１００～２００リットル／ｍｉｎ以上とし、ＣＺ炉内の圧力を６７００ｐａ以下として、溶融液表面から蒸発するＳｉＯを効果的に装置外に排出すると共に、溶融液表面を漂う異物もルツボ壁に追いやり、結晶中の酸素濃度が高くなることを防止することができる。
 (高酸素p+, p++ウェーハにEpi前、RTA処理後)
　本発明の第１の態様のシリコンウェーハの製造方法は、最高温度の範囲が１０５０℃以上且つシリコンの融点以下で昇降温レートが１５０℃／ｓｅｃ以上である熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンエピタキシャルウェーハの製造方法であって、
　抵抗値が０．０２Ωｃｍ～０．００１Ωｃｍとなるようにボロンがドープされ、初期酸素濃度Ｏｉが、１１．０×１０１７～１８×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ－ＡＳＴＭ）とされた基板を用い、
　前記基板の表面にエピタキシャル層を成長させるエピタキシャル工程と、
　該エピタキシャル工程前に、処理温度１１５０℃～１３００℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲とされる析出溶解熱処理工程とを有する。本発明の第１の態様のエピタキシャルシリコンウェーハの製造方法によれば、引き上げ時の設定で高酸素濃度とされ、かつ、酸素析出増大効果を有するボロン濃度が比較的大きいｐ＋ウェーハまたはｐ＋＋ウェーハにおいても、ウェーハ変形発生防止とスリップ発生防止とを同時に可能とすることができる。
　本発明の第１の態様の前記析出溶解熱処理工程において、
　処理雰囲気を、窒素を含まない非酸化性ガス雰囲気、窒素を含まない非酸化性ガスと１％以上の酸素ガスの混合雰囲気、及び窒素を含まない非酸化性ガスと３％以上の酸素ガスの混合雰囲気の何れかとし、降温速度を５０℃／ｓｅｃ～２０℃／ｓｅｃの範囲とする手段を採用する。このように、空孔注入ガスである窒素を含まない雰囲気で処理することで、ウェーハ変形発生防止とスリップ発生防止とを同時に可能とすることができる。さらに、これに加えて上記の手段のなかでは比較的高い酸素濃度である場合には大きな降温速度とすることで、ウェーハ変形発生防止とスリップ発生防止とを同時に可能とすることができる。なお、混合雰囲気の場合、酸素ガスの含有上限値は１０％とする。
　本発明の第１の態様のシリコンエピタキシャルウェーハは、上記のいずれか記載のシリコンエピタキシャルウェーハの製造方法により製造されているため、図６に示すオーバーレイエラーの原因となるウェーハの反り等の変形発生と、図５に示すような支持されているウェーハエッジ部分のスリップ転位発生とを同時に防止可能である。
＜第２の態様＞
［Ｂ１］　本発明の第２の態様におけるシリコンウェーハの製造方法は、最高温度の範囲が１０５０℃以上且つシリコンの融点以下で、昇降温レートが１５０℃／ｓｅｃ以上である熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンウェーハの製造方法であって、
　チョクラルスキー法によりシリコン単結晶直胴部をＧｒｏｗｎ－ｉｎ欠陥が存在しない無欠陥領域として育成する、シリコン単結晶引き上げ工程と、
　スライスされたウェーハを鏡面加工する鏡面処理工程と、
　窒素を含まない非酸化性ガス雰囲気下で、処理温度９５０℃～１２００℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲でウェーハを析出溶解熱処理する工程とを有し、
　前記析出溶解熱処理工程を、鏡面処理工程の前または後に行うことにより上記課題を解決した。
［Ｂ２］　本発明の第２の態様は、最高温度の範囲が１０５０℃以上且つシリコンの融点以下で、昇降温レートが１５０℃／ｓｅｃ以上である熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンウェーハの製造方法であって、
　チョクラルスキー法によりシリコン単結晶直胴部をＧｒｏｗｎ－ｉｎ欠陥が存在しない無欠陥領域およびＯＳＦ領域を含むようにして育成する、シリコン単結晶引き上げ工程と、
　スライスされたウェーハを鏡面加工する鏡面処理工程と、
　窒素を含まない非酸化性ガス雰囲気下で、処理温度１２２５℃～１３５０℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲でウェーハを析出溶解熱処理する工程とを有し、
　前記析出溶解熱処理工程を、鏡面処理工程の前または後に行うことにより上記課題を解決した。
［Ｂ３］　［Ｂ１］又は［Ｂ２］に記載の本発明の第２の態様のシリコンウェーハの製造方法では、前記析出溶解熱処理工程において、処理雰囲気として窒素を含まない非酸化性ガスと３％以上の酸素ガスの混合雰囲気を用いるとよい。
［Ｂ４］　［Ｂ１］～［Ｂ３］の何れかに記載の本発明の第２の態様のシリコンウェーハの製造方法では、前記引き上げ工程において、初期酸素濃度Ｏｉが、１２．０×１０１７～２０×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ－ＡＳＴＭ）と設定できる。
［Ｂ５］　本発明の第２の態様のシリコンウェーハは、［Ｂ１］～［Ｂ４］の何れかに記載のシリコンウェーハの製造方法により製造される。
　本発明の第２の態様におけるシリコンウェーハの製造方法は、最高温度の範囲が１０５０℃以上且つシリコンの融点以下で昇降温レートが１５０℃／ｓｅｃ以上である熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンウェーハの製造方法であって、
　チョクラルスキー法によりシリコン単結晶直胴部をＧｒｏｗｎ－ｉｎ欠陥が存在しない無欠陥領域として育成するシリコン単結晶引き上げ工程と、
　スライスされたウェーハを鏡面加工する鏡面処理工程と、
　窒素を含まない非酸化性ガス雰囲気下で、処理温度９５０℃～１２００℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲でウェーハを析出溶解熱処理する工程とを有し、
　前記析出溶解熱処理工程を、鏡面処理工程の前または後に行う。
　本発明の第２の態様のシリコンウェーハの製造方法によれば、単結晶シリコン引き上げ時に、Ｇｒｏｗｎ－ｉｎ欠陥フリーとして、さらに、析出溶解熱処理工程によって、変形原因となる酸素析出核を溶解する。従って、従来のＲＴＡ処理に比べて条件が厳しく、最高温度の範囲が１０５０℃～シリコン融点の範囲、昇降温レートが１５０℃／ｓｅｃ～１００００℃／ｓｅｃ、５００℃／ｓｅｃ～３０００℃／ｓｅｃ、１０００℃～２０００℃／ｓｅｃとされ、シリコンウェーハで生じる最大応力が２０ＭＰａを超えるような極めて過酷な条件であるデバイス製造プロセスの急速昇降温熱処理に供した場合でも、ウェーハの変形が防止できる。同時に、ウェーハ強度低下の原因となるボート傷・搬送傷から発生するスリップ伸展をも防止可能なシリコンウェーハを提供可能とすることができる。
　本発明者らは、シリコンウェーハの製造工程において、ウェーハ変形発生防止とスリップ発生防止とを同時に可能とする対策として、チョクラルスキー法により育成される際に設定するべき条件を見出した。
　本発明の第２の態様のシリコンウェーハの製造方法においては、シリコン単結晶をチョクラルスキー法により育成する際に、Ｇｒｏｗｎ－ｉｎ欠陥フリーなシリコン単結晶が引き上げ可能な引き上げ速度で、シリコン単結晶を育成する。
　本発明において「Ｇｒｏｗｎ－ｉｎ欠陥フリー」とは、ＣＯＰ欠陥や転位クラスタなどの結晶育成に伴って生じる可能性のある全ての欠陥が排除されることを意味する。更に、ＯＳＦ領域を排除可能で、Ｐｖ領域、Ｐｉ領域であることを意味する。
　ＯＳＦ領域は以下の方法で顕在化できる。まず、ウェーハを乾燥酸素雰囲気で９００℃から１０００℃まで、昇温速度５℃／ｍｉｎで昇温した後、乾燥酸素雰囲気で１０００℃、１時間保持する。その後、ウェーハをウェット酸素雰囲気で１０００℃から１１５０℃まで昇温速度３℃／ｍｉｎで昇温した後、ウェット酸素雰囲気で１１５０℃、２時間保持する。その後、更に、９００℃まで降温する熱処理を行った後に、２μｍのライトエッチングを実施してＯＳＦ領域を顕在化させる。ＯＳＦ領域は、顕在化させたＯＳＦ密度のウェーハ面内分布を測定した際に、ＯＳＦの密度が１０個／ｃｍ２以上の領域を意味する。ＯＳＦ領域を排除可能とは、上述したようにＯＳＦ領域を顕在化させ、ＯＳＦ密度のウェーハ面内分布を測定した際に、ＯＳＦの密度が１０個／ｃｍ２の領域が存在しない場合、ＯＳＦ領域が存在しない、すなわち、ＯＳＦ領域が排除可能と判断する。
　また、チョクラルスキー法によりシリコン単結晶インゴットを育成した際、前記インゴット内での格子間シリコン型点欠陥が支配的に存在する領域をＩ領域とし、空孔型点欠陥が支配的に存在する領域をＶ領域とし、格子間シリコン型点欠陥の凝集体及び空孔型点欠陥の凝集体が存在しない領域をＰ領域とする。このとき、前記Ｉ領域に隣接しかつ前記Ｐ領域に属し侵入型転位を形成し得る最低の格子間シリコン濃度未満の領域をＰｉ領域とする。また、前記ＯＳＦ領域に隣接しかつ前記Ｐ領域に属しＣＯＰを形成し得る空孔濃度以下の領域をＰｖ領域とする。
　シリコンウェーハは、ＣＺ法により引き上げ炉内のシリコン融液からインゴットをボロンコフ（Voronkov）の理論に基づいた所定の引上げ速度プロファイルで引上げた後、このインゴットを切出して作製される。一般的に、ＣＺ法により炉内のシリコン融液からシリコン単結晶のインゴットを引上げたときには、シリコン単結晶における欠陥として、点欠陥（point defect）と点欠陥の凝集体（agglomerates：三次元欠陥）が発生する。点欠陥は空孔型点欠陥と格子間シリコン型点欠陥という二つの一般的な形態がある。空孔は一つのシリコン原子がシリコン結晶格子で正常的な位置の一つから離脱したものである。このような空孔に起因する欠陥が空孔型点欠陥である。一方、シリコン結晶の格子点以外の位置（インタースチシャルサイト）に存在するシリコン原子が格子間シリコンである。このような格子間シリコンに起因する欠陥が格子間シリコン点欠陥である。
　点欠陥は一般的にシリコン融液（溶融シリコン）とインゴット（固状シリコン）の間の接触面で形成される。しかし、インゴットを継続的に引上げることによって接触面であった部分は引上げとともに冷却し始める。冷却の間、空孔又は格子間シリコンは拡散し、空孔の凝集体（vacancy agglomerates）であるＣＯＰ又は格子間シリコンの凝集体（interstitial agglomerates）である転位クラスタが形成される。言い換えれば、凝集体は点欠陥の合併に起因して発生する三次元構造である。空孔型点欠陥の凝集体は前述したＣＯＰの他に、ＬＳＴＤ（Laser Scattering Tomograph Defects）又はＦＰＤ（Flow Pattern Defects）と呼ばれる欠陥を含む。格子間シリコン型点欠陥の凝集体は前述したＬＤと呼ばれる欠陥を含む。ＦＰＤとは、インゴットを切出して作製されたシリコンウェーハを３０分間セコエッチング（Secco etching 、ＨＦ：Ｋ２Ｃｒ２Ｏ７ （０．１５ｍｏｌ／ｌ）＝２：１の混合液によるエッチング）したときに現れる特異なフローパターンを呈する痕跡の源である。ＬＳＴＤとは、シリコン単結晶内に赤外線を照射したときにシリコンとは異なる屈折率を有し散乱光を発生する源である。
　ボロンコフの理論では、欠陥の数が少ない高純度インゴットを成長させるために、インゴットの引上げ速度をＶ（ｍｍ／分）、インゴットとシリコン融液の界面近傍のインゴット鉛直方向の温度勾配をＧ（℃／ｍｍ）とするときに、Ｖ／Ｇ（ｍｍ２／分・℃）を制御する。
　このＶ／Ｇの値が高い値から低い値と変化するのに対応して、インゴット内に上述したＶ領域、ＯＳＦ領域、Ｐｖ領域、Ｐｉ領域、Ｉ領域が順に形成される。
　このような領域の境界となるＶ／Ｇの値は、Ｖ領域とＯＳＦ領域との境界となるしきい値、ＯＳＦ領域とＰｖ領域との境界となるしきい値、Ｐｖ領域とＰｉ領域との境界となるしきい値、Ｐｉ領域とＩ領域との境界となるしきい値の順に減少する。
　このＶ／Ｇの値は、引き上げ炉上部におけるホットゾーンの構造等、各実機によって異なるが、ＣＯＰ密度、ＯＳＦ密度、ＢＭＤ密度、ＬＳＴＤ密度又はＦＰＤ、ライトエッチング欠陥密度などを測定することによって、判別可能である。
　「ライトエッチング欠陥」とは、以下の方法で検出される欠陥である。まず、Ａｓ-Ｇｒｏｗｎのシリコン単結晶ウェーハを硫酸銅水溶液に浸漬した後自然乾燥し、窒素雰囲気中で９００℃、２０分程度の熱処理と共にＣｕデコレーションを行なう。その後、試片表層のＣｕシリサイド層を除去するために、ＨＦ／ＨＮＯ３混合溶液中に浸漬して、表層を数十ミクロン程度エッチングして除去する。その後、ウェーハ表面を２μｍライトエッチング（クロム酸エッチング）し、光学顕微鏡を用いてライトエッチング欠陥を検出する。この評価手法によれば、結晶育成時に形成した転位クラスタをＣｕデコレーションすることで顕在化させ、転位クラスタを感度良く検出することができる。即ちライトエッチング欠陥には、転位クラスタが含まれる。
　また、「ＬＰＤ密度」とは、レーザ光散乱式パーティクルカウンター（ＳＰ１（surfscan SP1）：ＫＬＡ－Ｔｅｎｃｏｒ社製）を用いて検出される０．１μｍサイズ以上の欠陥の密度である。
　本発明の第２の態様のシリコンウェーハには、以下の方法で育成されたシリコン単結晶を用いる。即ち、チョクラルスキー法によりシリコン単結晶を育成する際に、ＣＺ炉内の雰囲気ガス中にガス換算分圧で４０Ｐａ以上４００Ｐａ以下の範囲となる水素原子含有物質を導入し、シリコン単結晶の引き上げ速度をＧｒｏｗｎ－ｉｎ欠陥フリーなシリコン単結晶が引き上げ可能な速度として育成する。なお、水素ガスを含有しない不活性ガスのみの雰囲気とすることもできる。
　水素含有物質とは、水素原子をその分子中に含む物質であって、シリコン融液中に溶け込んだ際に熱分解されることによって水素ガスを発生させる気体状の物質である。この水素含有物質には水素ガス自体も含まれる。この水素含有物質を不活性ガスに混合してネッキング部形成時の雰囲気中に導入することにより、シリコン融液中の水素濃度を向上させることができる。水素含有物質の具体例としては、水素ガス、Ｈ２Ｏ、ＨＣｌ等の水素原子を含む無機化合物や、シランガス、ＣＨ４、Ｃ２Ｈ２などの炭化水素、アルコール、カルボン酸等の水素原子を含む有機化合物を例示できるが、特に水素ガスを用いることが望ましい。また、ＣＺ炉内の雰囲気ガスとしては、安価なＡｒガスが好ましく、これ以外にもＨｅ、Ｎｅ、Ｋｒ、Ｘｅなどの各種希ガス単体またはこれらの混合ガスを用いることができる。
　水素含有雰囲気中における水素含有物質の濃度を、水素ガス換算分圧で４０Ｐａ以上４００Ｐａ以下の範囲としている。ここで、水素ガス換算分圧としたのは、水素含有物質が熱分解等して得られる水素原子の量が、水素含有物質に元来含まれる水素原子の数量等によって左右されるためである。例えば、Ｈ２Ｏの１モルには１モル分のＨ２が含まれるが、ＨＣｌの１モルには０．５モル分のＨ２しか含まれない。従って本発明においては、水素ガスが４０～４００Ｐａの分圧で不活性ガス中に導入されてなる水素含有雰囲気を基準とし、この基準となる雰囲気と同等の雰囲気が得られるように、水素含有物質の濃度を決めることが望ましい。このときの好ましい水素含有物質の圧力を水素ガス換算分圧として規定する。
　即ち、水素含有物質がシリコン融液に溶解し高温のシリコン融液中で熱分解して水素原子に変換されると仮定した上で、変換後の雰囲気中の水素ガス換算分圧が４０～４００Ｐａの範囲になるように水素含有物質の添加量を調整すればよい。
　本発明の第２の態様のシリコン単結晶ウェーハの製造方法では、水素ガス換算分圧で４０Ｐａ以上４００Ｐａ以下の範囲となる水素原子含有物質を導入することで、Ｇｒｏｗｎ－ｉｎ欠陥フリーなシリコン単結晶が引き上げ可能な速度の許容幅を広げることができる。即ち、引き上げ速度マージンを拡大することができ、これにより結晶径方向全域においてＣＯＰ欠陥および転位クラスタが排除されたＰｖ，Ｐｉ領域からなるウェーハを容易に製造できる。
　本発明の第２の態様において、Ｐｖ領域がウェーハ外周部から、ウェーハの中心に向かう径方向２０ｍｍ以内の領域に存在せず、それ以外の領域が、Ｐｉ領域からなるように引き上げることが好ましい。このためには、例えば、水素を含まない引き上げ雰囲気におけるＶ／Ｇが、０．２２～０．１５（ｍｍ２）／（℃・ｍｉｎ）の範囲とするとよい。
　本発明の第２の態様は、最高温度の範囲が１０５０℃以上且つシリコンの融点以下で昇降温レートが１５０℃／ｓｅｃ以上である熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンウェーハの製造方法であって、
　チョクラルスキー法によりシリコン単結晶直胴部をＧｒｏｗｎ－ｉｎ欠陥が存在しない無欠陥領域およびＯＳＦ領域を含むようにして育成するシリコン単結晶引き上げ工程と、
　スライスされたウェーハを鏡面加工する鏡面処理工程と、
　窒素を含まない非酸化性ガス雰囲気雰囲気下で、処理温度１２２５℃～１３５０℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲にて行う析出溶解熱処理工程とを有し、
　前記析出溶解熱処理工程を、鏡面処理工程の前または後に行う。
　このように、析出溶解熱処理工程において、温度条件を、ＯＳＦを含まない状態に比べて高い温度条件とすることで、ウェーハ変形発生防止とスリップ発生防止とを同時に可能とすることができる。
　本発明の第２の態様では、前記析出溶解熱処理工程において、処理雰囲気として窒素を含まない非酸化性ガスと３％以上の酸素ガスの混合雰囲気を用いることにより、ウェーハ変形発生防止とスリップ発生防止とを同時に可能とする。
　また、本発明の第２の態様のシリコンウェーハの製造方法では、前記引き上げ工程において、初期酸素濃度Ｏｉが、１２．０×１０１７～２０×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ－ＡＳＴＭ）となるように設定できる。このように、引き上げ時の設定で、シリコン単結晶を高酸素濃度としても、ウェーハ変形発生防止とスリップ発生防止とを同時に可能とする。
　また、本発明の第２の態様のシリコンウェーハは、上記のいずれか記載のシリコンウェーハの製造方法により製造される。従って、図６に示すオーバーレイエラーの原因となるウェーハの反り等の変形発生と、図５に示すような支持されているウェーハエッジ部分のスリップ転位発生とを同時に防止可能なウェーハとなる。
＜第３の態様＞
［Ｃ１］　本発明の第３の態様におけるシリコンウェーハの製造方法は、最高温度の範囲が１０５０℃以上且つシリコンの融点以下で、昇降温レートが１５０℃／ｓｅｃ以上である熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンウェーハの製造方法であって、
　チョクラルスキー法によりシリコン単結晶直胴部をＶｏｉｄ欠陥が存在する領域として育成する、シリコン単結晶引き上げ工程と、
　窒素を含まない非酸化性ガス雰囲気下で、処理温度９５０℃～１２００℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲でウェーハを析出溶解熱処理する工程と、
　析出溶解熱処理工程後に、スライスされたウェーハにＨ２ 及び／又はＡｒによる非酸化性雰囲気下で、１１００℃以上且つシリコンの融点以下で、３０ｍｉｎ以上の高温アニール処理を施し、デバイス形成領域であるウェーハ表層のＶｏｉｄ欠陥を消滅させるＤＺ処理工程とを有する。
［Ｃ２］　本発明の第３の態様は、最高温度の範囲が１０５０℃以上且つシリコンの融点以下で昇降温レートが１５０℃／ｓｅｃ以上である熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンウェーハの製造方法であって、
　チョクラルスキー法によりシリコン単結晶直胴部を窒素が１×１０１３～５×１０１４ａｔｏｍｓ／ｃｍ３ ドープされＶｏｉｄ欠陥が存在する領域として育成する、シリコン単結晶引き上げ工程と、
　窒素を含まない非酸化性ガス雰囲気下で、処理温度１２２５℃～１３５０℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲でウェーハを析出溶解熱処理する工程と、
　析出溶解熱処理工程後に、スライスされたウェーハにＨ２及び／又はＡｒによる非酸化性雰囲気下で、１１００℃以上で３０ｍｉｎ以上の高温アニール処理を施し、デバイス形成領域であるウェーハ表層のＶｏｉｄ欠陥を消滅させるＤＺ処理工程とを有する。
［Ｃ３］　［Ｃ１］又は［Ｃ２］に記載のシリコンウェーハの製造方法では、前記析出溶解熱処理工程において、処理雰囲気として窒素を含まない非酸化性ガスと１％以上の酸素ガスの混合雰囲気を用いることができる。
［Ｃ４］　［Ｃ１］～［Ｃ３］のいずれかに記載のシリコンウェーハの製造方法では、前記引き上げ工程において、初期酸素濃度Ｏｉが、１２．０×１０１７～１８×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ－ＡＳＴＭ）となるように設定されることがある。
［Ｃ５］　また、本発明の第３の態様のシリコンウェーハは、［Ｃ１］～［Ｃ４］のいずれか記載のシリコンウェーハの製造方法により製造される。
［Ｃ６］　［Ｃ５］に記載のシリコンウェーハは、１０００℃、１６時間の熱処理後に、酸素析出物密度が１×１０４個／ｃｍ２以下とされる。
　本発明の第３の態様のシリコンウェーハの製造方法は、最高温度の範囲が１０５０℃以上且つシリコンの融点以下で昇降温レートが１５０℃／ｓｅｃ以上である熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンウェーハの製造方法であって、
　チョクラルスキー法によりシリコン単結晶直胴部をＶｏｉｄ欠陥が存在する領域として育成するシリコン単結晶引き上げ工程と、
　窒素を含まない非酸化性ガス雰囲気下で、処理温度９５０℃～１２００℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲でウェーハを析出溶解熱処理する工程と、
　析出溶解熱処理工程後に、スライスされたウェーハにＨ２及び／又はＡｒによる非酸化性雰囲気下で、１１００℃以上で３０ｍｉｎ以上の高温アニール処理を施し、デバイス形成領域であるウェーハ表層のＶｏｉｄ欠陥を消滅するＤＺ処理工程とを有する。
　前記ＤＺ処理工程前に、窒素を含まない非酸化性ガス雰囲気下で、処理温度９５０℃～１２００℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲でウェーハを析出溶解熱処理することにより、急速昇降温熱処理に供した場合でも、変形が防止できる。従って、早い引き上げ速度で引き上げられてＶｏｉｄ欠陥を有するＶ領域からなり、極めてＢＭＤのできやすいいわゆるアニールウェーハであっても、析出溶解熱処理工程によって、変形原因となる酸素析出核を溶解できる。従って、従来のＲＴＡ処理に比べて条件が厳しく、シリコンウェーハで生じる最大応力が２０ＭＰａを超えるようなデバイス製造プロセスの急速昇降温熱処理に、アニールウェーハを供した場合でも、変形が防止できる。また同時に、ウェーハ強度低下の原因となるボート傷・搬送傷から発生するスリップ伸展をも防止可能となる。
　本発明者らは、シリコンウェーハの製造工程において、このようなウェーハ変形発生防止とスリップ発生防止とを同時に可能とする対策として、チョクラルスキー法により育成される際に設定するべき条件を見出した。
　本発明の第３の態様におけるシリコンウェーハは、シリコン単結晶がチョクラルスキー法により育成される際にＶｏｉｄ欠陥を有するシリコン単結晶を引き上げ可能な高速引き上げにより育成されたものである。
　本発明においてＶｏｉｄ欠陥を有するとは、少なくとも、Ｇｒｏｗｎ－ｉｎ欠陥フリーではなく、ＣＯＰ欠陥などの結晶育成に伴って生じる可能性のある欠陥を有しているＶ領域を有することである。つまり、ＣＯＰ発生領域を有することを意味し、このＶ領域を有していれば、ＯＳＦ領域、Ｐｖ領域、Ｐｉ領域を有していてもよいことを意味する。
　本発明の第３の様態のＣＯＰを含むウェーハとは０．０９μｍ以上のＬＰＤ（Ｌｉｇｈｔ　ｐｏｉｎｔ　ｄｅｆｅｃｔ）数が１００個／ｗｆ以上のウェーハである。
　本発明の第３の様態において、Ｖ領域からなるように引き上げるためには、例えば、Ｖ／Ｇが０．２２以上とするとよい。
　本発明の第３の様態におけるＤＺ処理を施すウェーハとしては、レーザ光散乱式パーティクルカウンター（ＳＰ１（ｓｕｒｆｓｃａｎ　ＳＰ１）：ＫＬＡ－Ｔｅｎｃｏｒ社製））でＬＰＤ密度を測定した際に、０．０９μｍ以上のサイズのＬＰＤ数が１００個／ｗｆ以上のウェーハが採用される。つまり、このようなＣＯＰを含むウェーハとは、窒素をドープして引き上げたインゴットからスライスされ、上記のようなウェーハ面内密度（ウェーハ全面での個数／ウェーハ面積）を有するＣＯＰが存在するものである。即ち、全面にＶｏｉｄ欠陥を含むウェーハとＯＳＦ－ｒｉｎｇも一部含むウェーハとをその対象とする。
　本発明の第３の様態の窒素ドープウェーハでは、ＯＳＦ－ｒｉｎｇ領域がＶｏｉｄ領域に拡大する傾向が見られるが、ＯＳＦ領域やＰｖ領域等を含んでいてもよい。
　本発明の第３の様態は、最高温度の範囲が１０５０℃以上且つシリコンの融点以下で昇降温レートが１５０℃／ｓｅｃ以上である熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンウェーハの製造方法であって、
　チョクラルスキー法によりシリコン単結晶直胴部を窒素が１×１０１３～５×１０１４ａｔｏｍｓ／ｃｍ３ ドープされＶｏｉｄ欠陥が存在する領域として育成する、シリコン単結晶引き上げ工程と、
　窒素を含まない非酸化性ガス雰囲気下で、処理温度１２２５℃～１３５０℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲でウェーハを析出溶解熱処理する工程と、
　析出溶解熱処理工程後に、スライスされたウェーハにＨ２及び／又はＡｒによる非酸化性雰囲気下で、１１００℃以上で３０ｍｉｎ以上の高温アニール処理を施し、デバイス形成領域であるウェーハ表層のＶｏｉｄ欠陥を消滅するＤＺ処理工程とを有する。
　このシリコンウェーハの製造方法によれば、ＢＭＤの形成されやすい窒素を含むウェーハであっても、析出溶解熱処理工程において、窒素を含まない状態に比べて高い温度条件とすることで、ウェーハ変形発生防止とスリップ発生防止とを同時に可能とする。
　本発明の第３の様態では、前記析出溶解熱処理工程において、処理雰囲気として窒素を含まない非酸化性ガスと１％以上の酸素ガスの混合雰囲気を用いることにより、ウェーハ変形発生防止とスリップ発生防止とを同時に可能とする。
　また、本発明の第３の様態のシリコンウェーハの製造方法では、前記引き上げ工程において、初期酸素濃度Ｏｉを、１２．０×１０１７～１８×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ－ＡＳＴＭ）となるように設定することにより、引き上げ時の設定でウェーハ内が高酸素濃度とされても、ウェーハ変形発生防止とスリップ発生防止とを同時に可能とする。
　また、本発明の第３の様態のシリコンウェーハは、上記のいずれか記載のシリコンウェーハの製造方法により製造され、１０００℃、１６時間の熱処理後に、酸素析出物密度が１×１０４個／ｃｍ２以下とされる。このシリコンウェーハによれば、図６に示すオーバーレイエラーの原因となるウェーハの反り等の変形発生と、図５に示すような支持されているウェーハエッジ部分のスリップ転位発生とを同時に防止可能である。
＜第４の態様＞
［Ｄ１］　本発明の第４の態様におけるシリコンウェーハの製造方法は、最高温度の範囲が１０５０℃以上且つシリコンの融点以下で、昇降温レートが１５０℃／ｓｅｃ以上である熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンウェーハの製造方法であって、
　シリコン単結晶をチョクラルスキー法により育成する引き上げ工程と、
　スライスされたウェーハを鏡面加工する鏡面処理工程とを有し、
　前記引き上げ工程において、シリコン単結晶直胴部をＧｒｏｗｎ－ｉｎ欠陥が存在しない無欠陥領域として育成し、
　前記シリコン単結晶からスライスされたウェーハの外周部において同心円状に分布する空孔優勢な無欠陥領域であるＰｖ領域が、ウェーハ外周部からウェーハ中心に向かって、径方向２０ｍｍ以内の領域に存在せず、
　それ以外の領域が、格子間シリコン優勢な無欠陥領域であるＰｉ領域からなるように引き上げる。
［Ｄ２］　［Ｄ１］に記載のシリコンウェーハの製造方法において、前記引き上げ工程において、ウェーハ全面が前記格子間シリコン優勢な無欠陥領域であるＰｉ領域からなるように引き上げることが好ましい。
［Ｄ３］　［Ｄ１］又は［Ｄ２］に記載のシリコンウェーハの製造方法は、前記引き上げ工程において、、８００℃４時間＋１０００℃１６時間の熱処理後に、前記格子間シリコン優勢な無欠陥領域であるＰｉ領域の酸素析出物密度が１×１０１４個／ｃｍ２ 以下となるように引き上げ条件が設定されるとよい。
［Ｄ４］　［Ｄ１］～［Ｄ３］のいずれかに記載のシリコンウェーハの製造方法は、前記引き上げ工程において、初期酸素濃度Ｏｉが、１２．０×１０１７～１４×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ－ＡＳＴＭ）となるように設定されることがある。
［Ｄ５］　本発明のシリコンウェーハは、［Ｄ１］～［Ｄ３］のいずれかに記載のシリコンウェーハの製造方法により製造される。
　本発明の第４の態様におけるシリコンウェーハの製造方法は、最高温度の範囲が１０５０℃以上且つシリコンの融点以下で昇降温レートが１５０℃／ｓｅｃ以上である熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンウェーハの製造方法であって、
　シリコン単結晶をチョクラルスキー法により育成する引き上げ工程と、
　スライスされたウェーハを鏡面加工する鏡面処理工程とを有し、
　前記引き上げ工程において、シリコン単結晶直胴部をＧｒｏｗｎ－ｉｎ欠陥が存在しない無欠陥領域として育成し、
　前記シリコン単結晶からスライスされたウェーハの外周部において同心円状に分布する空孔優勢な無欠陥領域であるＰｖ領域が、ウェーハ外周部からウェーハ中心に向けて径方向２０ｍｍ以内の領域に存在せず、
　それ以外の領域が、格子間シリコン優勢な無欠陥領域であるＰｉ領域からなるように引き上げる。
　この、第４の態様におけるシリコンウェーハの製造方法によれば、Ｐｖ領域を排除することで外周でのスリップ伸展を抑制することができる。更に、無欠陥領域からなることで、ウェーハ外周部でデバイスプロセス中に析出形成が起こらない。従って、変形原因となる酸素析出核を溶解する析出溶解熱処理を施すことなく、Slip耐性の優れたウェーハを製造することが可能となる。これにより、従来のＲＴＡ処理に比べて条件が厳しく、最高温度が１０５０℃～シリコン融点の範囲、昇降温レートが１５０℃／ｓｅｃ～１００００℃／ｓｅｃ、５００℃／ｓｅｃ～３０００℃／ｓｅｃ、１０００℃／ｓｅｃ～２０００℃／ｓｅｃとされ、シリコンウェーハで生じる最大応力が２０ＭＰａを超えるような極めて過酷な条件であるデバイス製造プロセスの急速昇降温熱処理にウェーハを供した場合でも、変形が防止できる。同時に、ウェーハ強度低下の原因となるボート傷・搬送傷から発生するスリップ伸展をも防止可能なシリコンウェーハが提供可能である。
　本発明者らは、シリコンウェーハの製造工程において、このようなウェーハ変形発生防止とスリップ発生防止とを同時に可能とする対策として、チョクラルスキー法により育成される際に設定するべき条件を見出した。
　本発明の第４の態様のシリコンウェーハに用いるシリコン単結晶は、チョクラルスキー法により育成される際にＧｒｏｗｎ－ｉｎ欠陥フリーなシリコン単結晶を引き上げ可能な引き上げ速度で育成されたものである。
　本発明において「Ｇｒｏｗｎ－ｉｎ欠陥フリー」とは、ＣＯＰ欠陥や転位クラスタなどの結晶育成に伴って生じる可能性のある全ての欠陥が排除されること、ＯＳＦ領域を排除可能で、Ｐｖ領域、Ｐｉ領域であることを意味する。
　本発明の第４の態様のシリコンウェーハに用いるシリコン単結晶は、チョクラルスキー法により育成される際に、ＣＺ炉内の雰囲気ガス中に水素ガス換算分圧で４０Ｐａ以上４００Ｐａ以下の範囲となる水素原子含有物質を導入し、シリコン単結晶の引き上げ速度をＧｒｏｗｎ－ｉｎ欠陥フリーなシリコン単結晶を引き上げ可能な速度で育成されたものである。なお、水素ガスを含有しない不活性ガスのみの雰囲気とすることもできる。
　水素含有物質とは、第２の態様で述べた水素含有物質と同じく、水素原子をその分子中に含む物質であって、シリコン融液中に溶け込んだ際に熱分解されることによって水素ガスを発生させる気体状の物質である。
　第４の態様のシリコン単結晶ウェーハの製造方法では、水素ガス換算分圧で４０Ｐａ以上４００Ｐａ以下の範囲となる水素原子含有物質を導入することで、Ｇｒｏｗｎ－ｉｎ欠陥フリーなシリコン単結晶が引き上げ可能な速度の許容幅を広げることができる。即ち、引き上げ速度マージンを拡大することができ、これにより結晶径方向全域においてＣＯＰ欠陥および転位クラスタが排除されたＰｖ，Ｐｉ領域からなるウェーハを容易に製造できる。
　本発明の第４の態様において、Ｐｖ領域がウェーハ外周部からウェーハの中心に向かう径方向２０ｍｍ以内の領域に存在せず、それ以外の領域が、Ｐｉ領域からなるように引き上げることが好ましい。このためには、例えば、水素を含まない引き上げ雰囲気におけるＶ／Ｇが、０．２０～０．１５（ｍｍ２）／（℃・ｍｉｎ）の範囲とするとよい。
　本発明の第４の態様では、前記引き上げ工程において、ウェーハ全面が前記格子間シリコン優勢な無欠陥領域であるＰｉ領域からなるように引き上げると好ましい。このような第４の態様のウェーハの製造方法によれば、酸素析出物が外周部分で形成されることを防止し、ウェーハ全面での析出物起因の変形を防止し、更にスリップ発生を防止するウェーハを製造することができる。
　本発明の第４の態様では、前記引き上げ工程において、８００℃４時間＋１０００℃１６時間の熱処理後に、前記格子間シリコン優勢な無欠陥領域であるＰｉ領域において、酸素析出物密度が１×１０１４個／ｃｍ２ 以下となるように引き上げ条件が設定される。このような第４の態様のウェーハの製造方法によれば、ウェーハ変形発生防止とスリップ発生防止とを同時に可能とする。
　本発明の第４の態様のシリコンウェーハの製造方法では、前記引き上げ工程において、初期酸素濃度Ｏｉが、１２．０×１０１７～１４×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ－ＡＳＴＭ）となるように設定するとよい。このような第４の態様のウェーハの製造方法によれば、引き上げ時の設定でウェーハが高酸素濃度とされても、ウェーハ変形発生防止とスリップ発生防止とを同時に可能とする。
　また、本発明の第４の態様のシリコンウェーハは、上記のいずれか記載のシリコンウェーハの製造方法により製造される。このような第４の態様のウェーハは、図６に示すオーバーレイエラーの原因となるウェーハの反り等の変形発生と、図５に示すような支持されているウェーハエッジ部分のスリップ転位発生とを同時に防止可能である。
　なお、第１の態様、第２の態様、第３の態様及び第４の態様のウェーハまたはデバイス生産に係る製造工程においては、ウェーハの反り等の変形とエッジ部分のスリップ転位とは、スリップ長によって判断することができる。具体的には、後述するように、０．５～２ｍｍを○（Ａ；Good）、２～５ｍｍを△（Ｂ；Acceptable）、５～１０ｍｍを×（Ｃ；Not Acceptable）としてそれぞれを判別する。
　本発明の第１の態様、第２の態様、第３の態様及び第４の態様によれば、従来のＲＴＡ処理に比べて条件が厳しく、シリコンウェーハで生じる最大応力が２０ＭＰａを超えるようなデバイス製造プロセスの急速昇降温熱処理にウェーハを供した場合でも、原因となる酸素析出を低減してウェーハ変形発生を防止できるシリコンウェーハまたはシリコンエピタキシャルウェーハを提供可能である。また同時に、ウェーハ強度低下の原因となるボート傷・搬送傷から発生するスリップ伸展をも防止可能なシリコンウェーハを提供可能である。
本発明に係るシリコンエピタキシャルウェーハの製造方法の第１の様態を示すフローチャートである。 ＲＴＡ処理装置の一部を示す模式断面図である。 ＭＯＳ　ＦＥＴを示す模式断面図である。 不純物濃度と接合深さとの関係において箱形の不純物プロファイルを示すグラフである。 従来の露光機におけるワークステージの断面図である。 オーバーレイエラーを示す平面図である。 ＢＭＤ密度とスリップ発生による最大ずれ量との関係を示すグラフである。 Ｘ線トポグラフィーによりウェーハエッジ部分のスリップ転位発生状態を示す図である。 本発明に係るシリコンウェーハの縁部を示す拡大断面図である。 本発明に係るシリコンウェーハの製造方法の第２の様態を示すフローチャートである。 本発明の第１の様態～第４の様態のシリコンウェーハの製造方法を実施する際に使用されるＣＺ炉の縦断面模式図である。 本発明に係るシリコンウェーハの製造方法の第３の様態を示すフローチャートである。 本発明に係るシリコンウェーハの製造方法の第４の様態を示すフローチャートである。
＜第１の態様＞
　以下、本発明に係るシリコンエピタキシャルウェーハおよびその製造方法の第１の態様を、図面に基づいて説明する。
　図１は、第１の態様におけるシリコンエピタキシャルウェーハおよびその製造方法を示すフローチャートである。
　第１の態様におけるシリコンエピタキシャルウェーハの製造方法は、図１に示すように、製造条件設定工程S10と、ウェーハ準備工程S111と、析出溶解熱処理工程に対する設定をおこなう設定工程S112と、エピタキシャル工程S12と、析出溶解熱処理工程S13とを有する。製造されたシリコンエピタキシャルウェーハは、急速昇降温熱処理工程S152を有するデバイス製造工程S15に供される。
　図１に示す製造条件設定工程S10では、デバイス製造工程S15に供されるウェーハの規格や、ウェーハ準備工程S111におけるＣＺ（チョクラルスキー）法によりシリコン融液からシリコン単結晶を引き上げる際の条件を設定する。
　この製造条件設定工程S10においては、ウェーハ準備工程S111における操業条件として引き上げ時に制御するパラメーターとなるシリコンウェーハ（基板）の酸素濃度Ｏｉ、ドーパント濃度としてのボロン濃度、窒素濃度が設定される。
　ウェーハ準備工程S111では、エピタキシャル層を成膜するためのシリコンウェーハを準備する工程である。ウェーハ準備工程S111では、ＣＺ法で単結晶を引き上げ、引き上げられたシリコン単結晶インゴットをスライス加工してウェーハを形成し、更に、ウエーハの面取り・研削・研磨・洗浄等の表面処理等を行う。シリコンウェーハは直径が３００ｍｍ以上４５０ｍｍ程度のものが適応可能である。
　図１に示す設定工程S112は、急速昇降温熱処理工程S152において、ウェーハの変形発生とスリップ発生を抑制可能とするために、析出溶解熱処理工程S13における処理条件を設定する工程である。
　ウェーハ準備工程S111で準備したシリコンウェーハにエピタキシャル工程S12を介してその表面をエピタキシャル成長させる。得られたシリコンエピタキシャルウェーハは、その後半導体デバイスの製造工程S15に供される。半導体デバイスの製造工程S15は、ＦＬＡ等の急速昇降温熱処理工程S152を有する。設定工程S112では、急速昇降温熱処理工程S152に応じて、ウェーハで発生する応力とこの応力に対応して要求される酸素析出状態を所望の状態に設定する。デバイス工程S15において、シリコンウェーハが供される熱処理は、最高温度の範囲が１０５０℃以上且つシリコンの融点以下で昇降温レートが１５０℃／ｓｅｃ以上の条件とされる急速昇降温熱処理工程S152である。この急速昇降温熱処理工程S152の前後で、前フォトリソ工程S151で形成されたパターンと、後フォトリソ工程S153で形成するパターンとにずれが生じオーバーレイエラーとならないように、設定工程S112で析出溶解熱処理工程S13における処理条件を決定し、この急速昇降温熱処理工程S152において、変形発生とスリップ発生を抑制する。設定工程S112では、同時に、析出溶解熱処理工程S13とエピタキシャル工程S12との処理順も含めて設定する。このとき、析出溶解熱処理工程S13をおこなわないことも選択できる。つまり、設定工程S112においては、製造条件設定工程S10での条件と、急速昇降温熱処理工程S152における条件とを考慮して、析出溶解熱処理工程S13の条件を決定することになる。
　これらの製造条件設定工程S10と設定工程S112とにおける条件は、それぞれ以下のものを選択することができる。
　製造条件設定工程S10において、抵抗値が０．０２Ωｃｍ～１ｋΩｃｍとなるようにボロンがドープされ、初期酸素濃度Ｏｉが、１４．０×１０１７～２２×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ－ＡＳＴＭ）とする。設定工程S112において、処理温度１１５０℃～１３００℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲とする。このとき、初期酸素濃度Ｏｉが、１５．０×１０１７～２０．０×１０１７ａｔｏｍｓ／ｃｍ３ であるとよい。また、好ましくは、処理温度が１１７５℃～１２５０℃の範囲、保持時間が１０ｓｅｃ～３０ｓｅｃの範囲、降温速度が８℃／ｓｅｃ～０．５℃／ｓｅｃの範囲であるとよい。
　製造条件設定工程S10において、窒素が１×１０１３～５×１０１４ａｔｏｍｓ／ｃｍ３ ドープされる。設定工程S112において、エピタキシャル工程S12後に析出溶解熱処理工程S13をおこなう設定にするとともに、処理温度１２００℃～１３００℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲とする。また、好ましくは、処理温度が１２２５℃～１２７５℃の範囲、保持時間が１０ｓｅｃ～３０ｓｅｃの範囲、降温速度が８℃／ｓｅｃ～０．５℃／ｓｅｃの範囲であるとよい。
　製造条件設定工程S10において、抵抗値が０．０２Ωｃｍ～０．００１Ωｃｍとなるようにボロンがドープされ、初期酸素濃度Ｏｉが、１１．０×１０１７～３×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ－ＡＳＴＭ））とする。設定工程S112において、析出溶解熱処理工程S13をおこなわないこととする。より好ましくは、初期酸素濃度Ｏｉが、１０×１０１７～５×１０１７ａｔｏｍｓ／ｃｍ３ であるとよい。
　製造条件設定工程S10において、抵抗値が０．０２Ωｃｍ～０．００１Ωｃｍとなるようにボロンがドープされ、初期酸素濃度Ｏｉが、１１．０×１０１７～１８×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ－ＡＳＴＭ）とする。設定工程S112において、該エピタキシャル工程S12前に析出溶解熱処理工程S13をおこなう設定とするとともに、処理温度１１５０℃～１３００℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲とする。より好ましくは、初期酸素濃度Ｏｉが、１２．０×１０１７～１６×１０１７ａｔｏｍｓ／ｃｍ３ であるとよい。また、好ましくは、処理温度が１１７５℃～１２７５℃の範囲、保持時間が１０ｓｅｃ～４５ｓｅｃの範囲、降温速度が８℃／ｓｅｃ～０．５℃／ｓｅｃの範囲であるとよい。
　設定工程S112において、析出溶解熱処理工程S13の処理雰囲気として窒素を含まない非酸化性ガス雰囲気を用いるとよい。析出溶解熱処理工程S13の処理雰囲気として、窒素を含まない非酸化性ガスと１％以上の酸素ガスの混合雰囲気を用いてもよい。更に、析出溶解熱処理工程S13の処理雰囲気として、窒素を含まない非酸化性ガスと３％以上の酸素ガスの混合雰囲気を用い、降温速度を５０℃／ｓｅｃ～２０℃／ｓｅｃの範囲としてもよい。なお、それぞれの混合雰囲気中の酸素ガスは、１０％以下であるとよく、５％以下であることがより好ましい。
　図１に示すエピタキシャル工程S12においては、ウェーハ表面にエピタキシャル層を成膜するものとされ、例えば、ｐ／ｐ－タイプとすることができる。これは、ｐ－タイプウェーハの上にｐ－タイプのエピタキシャル層を１～１０μｍの膜厚で積層したウェーハを意味する。ここで、ボロン（Ｂ）濃度がｐ－タイプとは抵抗率０．１～１００Ωｃｍに相当する濃度であり、ｐタイプとは抵抗率０．１Ωｃｍ～１００Ωｃｍに相当する濃度である。
　図１に示す析出溶解熱処理工程S13は、上記の条件としてＲＴＡ処理装置１０にて、エピタキシャル工程S12での処理温度より高い処理温度にておこなわれる。ＲＴＡ処理装置１０では、図２に示すように、ウェーハＷは、炉内に設けられたＳｉＣからなるリング状のエッジリング１１でその周縁部を支持され水平状態とされる。このウェーハＷを、上記のように設定された雰囲気ガスＧ雰囲気とした状態で、透明石英等からなるアッパードーム１２を通して複数のランプ１３により加熱することで、ウェーハＷ内部の析出核となる元を溶解する。ＲＴＡ処理装置１０におけるランプ１３は、それぞれ金メッキなどの表面処理をされたリフレクタ１４内部に設けられている。また、ＳＵＳ（ステンレス）からなる壁部１５により、アッパードーム１２とロアードーム（図示外）とが接続されてこれらによりチャンバ（炉）が形成されている。
　図１に示すデバイス製造工程S15では、６５ｎｍノードや４５ｎｍノードによるデバイスをシリコンウェーハに作り込むための必要な処理がおこなわれる。デバイス製造工程S15は、Ｓｐｉｋｅ－ＲＴＡやＦＬＡ等の急速昇降温熱処理工程S152を有する。
　図１に示す前フォトリソ工程S151と後フォトリソ工程S153においては、図５に示すように、ウェーハ２１をワークステージ２２上に真空吸着により保持固定する。また、フォトマスク２３をワークステージ２２より上方のマスクホルダ２４に保持固定する。その後、ワークステージ２２を上昇させ薄板状ウェーハ２１をフォトマスク２３に密着させ、しかる後露光を行う。ウェーハ２１の表面には予めフォトレジスト膜（図示せず）が形成されており、このフォトレジスト膜に対して露光が行われ、フォトマスク２３のパターンが焼き付けられる。
　第１の態様におけるシリコンエピタキシャルウェーハの製造方法では、設定工程S112において、製造条件設定工程S10での条件と、急速昇降温熱処理工程S152における条件とを考慮して、析出溶解熱処理工程S13の条件を決定する。そして、この決定された条件に従って、各処理をおこなう。従って、第１の態様におけるシリコンエピタキシャルウェーハには、ウェーハ内部にスリップ転位が発生する５×１０４ 個／ｃｍ２を超える程度の密度およびサイズの析出物が形成されない。従って、図５に示すように、ウェーハ２１をワークステージ２２上に真空吸着により保持固定した場合でも、このような析出物に起因する図７に示す最大ずれ量が許容基準値である１０ｎｍを超えてしまうことがない。即ち、図６に示すオーバーレイエラーを起こす原因となる反り・変形を生じることがない。
　同時に、第１の態様におけるシリコンエピタキシャルウェーハでは、図８に示すような支持されているウェーハＷのエッジ部分でスリップ転位が発生することを防止して、ウェーハの強度が低下することを防止できる。
　なお、急速昇降温熱処理工程S152としてＳｐｉｋｅ－ＲＴＡ処理を行う場合には、図２に示すＲＴＡ装置１０において、条件を設定して行うことが可能である。
＜第２の態様＞
　以下、本発明に係るシリコンウェーハおよびその製造方法の第２の態様を、図面に基づいて説明する。
　図１０は、本実施形態におけるシリコンウェーハおよびその製造方法を示すフローチャートである。
　第２の態様におけるシリコンウェーハの製造方法は、図１０に示すように、製造条件設定工程S２０と、引き上げ工程を含むウェーハ準備工程S２１１と、研磨工程S２１２と、析出溶解熱処理工程S２３とを有する。析出溶解熱処理工程S２３を介して製造されたシリコンウェーハは、急速昇降温熱処理工程S２５２を有するデバイス製造工程S25に供される。
　図１０に示す製造条件設定工程S２０では、デバイス製造工程S25に供されるウェーハの規格や、ウェーハ準備工程S２１１におけるＣＺ（チョクラルスキー）法によりシリコン融液からシリコン単結晶を引き上げる際の条件、析出溶解熱処理工程S２３の条件を設定する。ウェーハを供する後工程である半導体デバイスの製造工程S25におけるＦＬＡ等の急速昇降温熱処理工程S２５２の処理条件に応じて、ウェーハで応力が発生する。この応力の発生を防ぐため、応力に対応して要求される酸素析出状態がある。製造条件設定工程S２０では、酸素析出状態を所望の状態に設定するために、析出溶解熱処理工程S２３における処理条件を決定する。デバイス製造工程S25において、シリコンウェーハが供される熱処理は、最高温度の範囲が１１００℃以上且つシリコンの融点以下で処理時間が１μ秒から１００ｍ秒程度までの条件とされる急速昇降温熱処理工程S２５２である。この急速昇降温熱処理工程S２５２の前後で、前フォトリソ工程S２５１で形成されたパターンと、後フォトリソ工程S２５３で形成するパターンとにずれが生じオーバーレイエラーとならないように、この急速昇降温熱処理工程S２５２における変形発生とスリップ発生を抑制可能な条件を、製造条件設定工程S２０で設定する。
　この製造条件設定工程S２０においては、ウェーハ準備工程S２１１における操業条件として引き上げ時に制御するパラメーターとなる引き上げ速度Ｖと固液界面からの温度勾配Ｇとの比、つまり、Ｖ／Ｇの値、シリコンウェーハ（基板）の酸素濃度Ｏｉ、ドーパント濃度などが設定される。
　ウェーハ準備工程S２１１では、ＣＺ炉により、ＣＺ法で単結晶を引き上げ、引き上げられたシリコン単結晶インゴットをスライス加工してウェーハを形成し、更に、ウェーハの面取り、研削、洗浄等の表面処理をおこなう。その後、仕上げ処理としての研磨工程S２１２にシリコンウェーハを供する。シリコンウェーハは直径が３００ｍｍ以上４５０ｍｍ程度のものが適応可能である。
　図１１は、本発明の各態様の実施形態におけるシリコンウェーハの製造方法を実施するのに適したＣＺ炉の縦断面図である。
　図１１に示すＣＺ炉は、チャンバー内の中心部に配置されたルツボ１と、ルツボ１の外側に配置されたヒータ２と、ヒータ２の外側に配置された磁場供給装置９とを備えている。ルツボ１は、内側にシリコン融液３を収容する石英ルツボ１ａを外側の黒鉛ルツボ１ｂで保持する二重構造であり、ペディスタルと呼ばれる支持軸１ｃにより回転および昇降駆動される。
　ルツボ１の上方には、円筒形状の熱遮蔽体７が設けられている。熱遮蔽体７は、黒鉛で外殻を作り、内部に黒鉛フェルトを充填した構造である。熱遮蔽体７の内面は、上端部から下端部にかけて内径が漸減するテーパー面になっている。熱遮蔽体７の上部外面は内面に対応するテーパー面であり、下部外面は、熱遮蔽体７の厚みを下方に向かって漸増させるようにほぼストレート面に形成されている。
　そして、シードチャック５に取り付けた種結晶Ｔをシリコン融液３に浸漬し、ルツボ１および引き上げ軸４を回転させつつ種結晶Ｔを引き上げることにより、シリコン単結晶６を形成できる。
　熱遮蔽体７は、ヒータ２およびシリコン融液３面からシリコン単結晶６の側面部への輻射熱を遮断するものであり、育成中のシリコン単結晶６の側面を包囲するとともに、シリコン融液３面を包囲するものである。熱遮蔽体７の仕様例を挙げると次のとおりである。半径方向の幅Ｗは例えば５０ｍｍ、逆円錐台面である内面の垂直方向に対する傾きθは例えば２１°、熱遮蔽体７の下端の融液面からの高さＨ１は例えば６０ｍｍとする。また、磁場供給装置９から供給される磁場は、水平磁場やカスプ磁場などを採用することができ、例えば水平磁場の強度としては、２０００～４０００Ｇ（０．２Ｔ～０．４Ｔ）、より好ましくは２５００～３５００Ｇ（０．２５Ｔ～０．３５Ｔ）とされ、磁場中心高さが融液液面に対して－１５０～＋１００ｍｍ、より好ましくは－７５～＋５０ｍｍの範囲内になるように設定される。
　ウェーハ準備工程Ｓ２１１においては、先ず、図１１のルツボ１内に高純度シリコンの多結晶を例えば１００ｋｇ装入するとともに、必要なドーパントを投入してシリコン単結晶中のドーパント濃度を調整することが好ましい。次に、ＣＺ炉内を水素含有物質と不活性ガスとの混合ガスからなる水素含有雰囲気とし、雰囲気圧力を１．３～１３．３ｋＰａ（１０～１００ｔｏｒｒ）とし、雰囲気ガス中における水素含有物質の濃度が水素ガス換算分圧で４０～４００Ｐａ程度になるように調整する。水素含有物質として水素ガスを選択した場合には、水素ガス分圧を４０～４００Ｐａとすればよい。このときの水素ガスの濃度は０．３％～３１％の範囲になる。
　なお、水素ガスを含有しない不活性ガスのみの雰囲気とすることもできる。
　水素含有物質の水素ガス換算分圧が４０Ｐａ未満では、引き上げ速度の許容幅が縮小し、ＣＯＰ欠陥及び転位クラスタの発生を抑制できなくなるので好ましくない。また、水素含有物質の水素ガス換算濃度（水素の濃度）が高い程、転位発生の抑制効果が増大する。ただし、水素ガス換算分圧が４００Ｐａを超えると、ＣＺ炉内に酸素リークを生じた場合に爆発などの危険性が増大するので安全上好ましくない。より好ましい水素含有物質の水素ガス換算分圧は４０Ｐａ以上２５０Ｐａ以下の範囲であり、特に好ましい水素ガス換算分圧は４０Ｐａ以上１３５Ｐａ以下の範囲である。
　次いで、磁場供給装置９から例えば３０００Ｇ（０．３Ｔ）の水平磁場を磁場中心高さが融液液面に対して－７５～＋５０ｍｍとなるように供給印加するとともに、ヒータ２によりシリコンの多結晶を加熱してシリコン融液３とする。
　次に、シードチャック５に取り付けた種結晶Ｔをシリコン融液３に浸漬し、ルツボ１および引き上げ軸４を回転させつつ結晶引き上げを行う。
　この場合の引き上げ条件としては、単結晶の成長速度をＶ（ｍｍ／分）とし、単結晶成長時の融点から１３５０℃の温度勾配をＧ（℃／ｍｍ）としたときの比Ｖ／Ｇ（ｍｍ２／分・℃）を０．２２～０．１５程度に制御し、ＶをＧｒｏｗｎ－ｉｎ欠陥フリーなシリコン単結晶が引き上げ可能な速度である０．６５～０．４２～０．３３ｍｍ／分に制御する、といった条件を例示できる。
　また、他の条件としては、石英ルツボの回転数を５～０．２ｒｐｍとし、単結晶の回転速度を２０～１０ｒｐｍとし、アルゴン雰囲気の圧力を３０Ｔｏｒｒとし、更に磁場強度を３０００Ｇａｕｓｓといった条件を例示できる。特に、石英ルツボの回転数を５ｒｐｍ以下にすることで、石英ルツボに含まれる酸素原子のシリコン融液への拡散を防止することができ、シリコン単結晶中の格子間酸素濃度を低減することができる。さらに、他の条件としては、石英ルツボの回転数を０．２ｒｐｍ以下とし、単結晶の回転速度を５ｒｐｍ以下とし、アルゴン雰囲気の圧力を１３３３～２６６６０Ｐａとし、更に磁場強度を３０００～５０００Ｇａｕｓｓといった条件を例示できる。また、単結晶の回転速度を１５ｒｐｍ以上とすることもある。
　図１０に示す製造条件設定工程S２０は、それぞれ以下のものを選択することができる。
　製造条件設定工程S２０において、抵抗値が０．００１Ωｃｍ～１ｋΩｃｍとなるようにボロンがドープされ、初期酸素濃度Ｏｉが、１２．０×１０１７～２０×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ－ＡＳＴＭ）の範囲とし、Ｐｖ領域とＰｉ領域の分布した領域を含みＯＳＦ領域を含まない、シリコン単結晶を製造する条件を選択する。更に、製造条件設定工程S２０において、析出溶解熱処理工程S23の条件を、処理温度９５０℃～１２００℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲、窒素を含まない非酸化性ガス雰囲気または、窒素を含まない非酸化性ガスと３％以上の酸素ガスの混合雰囲気と設定する。このとき好ましくは、初期酸素濃度Ｏｉが、１３×１０１７～１８×１０１７ａｔｏｍｓ／ｃｍ３ である。また、好ましくは、処理温度が１０００℃～１１７５℃の範囲、保持時間が１０ｓｅｃ～４５ｓｅｃの範囲、降温速度が８℃／ｓｅｃ～０．５℃／ｓｅｃの範囲で、酸素ガスの濃度が３．５～１０％であるとよい。
　製造条件設定工程S２０において、抵抗値が０．００１Ωｃｍ～１ｋΩｃｍとなるようにボロンがドープされ、初期酸素濃度Ｏｉが、１２．０×１０１７～２０×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ－ＡＳＴＭ）の範囲とし、Ｐｖ領域とＰｉ領域とＯＳＦ領域を含む、シリコン単結晶を製造する条件を選択する。更に、製造条件設定工程S２０において、析出溶解熱処理工程S23の条件を、処理温度１２２５℃～１３５０℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲、窒素を含まない非酸化性ガス雰囲気または、窒素を含まない非酸化性ガスと３％以上の酸素ガスの混合雰囲気と設定する。このとき好ましくは、初期酸素濃度Ｏｉが、１２．５×１０１７～１８×１０１７ａｔｏｍｓ／ｃｍ３ であるとよい。また、好ましくは、処理温度が１２５０℃～１３２５℃の範囲、保持時間が１０ｓｅｃ～４５ｓｅｃの範囲、降温速度が８℃／ｓｅｃ～０．５℃／ｓｅｃの範囲で、酸素ガスの濃度が３．５～１０％であるとよい。
　図１０に示す析出溶解熱処理工程S２３は、上記の条件としてＲＴＡ処理装置１０にておこなわれる。ＲＴＡ処理装置１０は、第１の態様で示した図２のＲＴＡ処理装置１０である。
　図１０に示すデバイス製造工程S25では、４５ｎｍノード（ｈｐ６５）によるデバイスをシリコンウェーハに作り込むための必要な処理がおこなわれる。デバイス製造工程S25は、Ｓｐｉｋｅ－ＲＴＡ，ＦＬＡ等の急速昇降温熱処理工程S２５２を有する。
　図１０に示す前フォトリソ工程S２５１と後フォトリソ工程S２５３においては、図５に示すように、ウェーハ２１をワークステージ２２上に真空吸着により保持固定し、フォトマスク２３をワークステージ２２より上方のマスクホルダ２４に保持固定し、ワークステージ２２を上昇させ薄板状ウェーハ２１をフォトマスク２３に密着させ、しかる後露光を行う。ウェーハ２１の表面には予めフォトレジスト膜（図示せず）が形成されており、このフォトレジスト膜に対して露光が行われ、フォトマスク２３のパターンが焼き付けられる。
　第２の態様におけるシリコンウェーハは、製造条件設定工程S２０において、急速昇降温熱処理工程S２５２における条件を考慮して、ウェーハ準備工程S２１１における引き上げ条件および、析出溶解熱処理工程S２３の処理条件を決定する。そして、この決定された条件に従って、各処理をおこなう。従って、第２の態様におけるシリコンウェーハには、ウェーハ内部にスリップ転位が発生する５×１０４ 個／ｃｍ２ を超える程度の密度およびサイズの析出物が形成されない。従って、図５に示すように、ウェーハ２１をワークステージ２２上に真空吸着により保持固定した場合でも、このような析出物に起因する図７に示す最大ずれ量が許容基準値である１０ｎｍを超えてしまうことがない。即ち、図６に示すオーバーレイエラーを起こす原因となる反り・変形を生じることがない。
　同時に、第２の態様におけるシリコンウェーハでは、図８に示すような支持されているウェーハＷのエッジ部分でスリップ転位が発生することを防止して、ウェーハの強度が低下することも防止できる。
　なお、急速昇降温熱処理工程S２５２としてＳｐｉｋｅ－ＲＴＡ処理を行う場合には、図２に示すＲＴＡ装置１０において、条件を設定して行うことが可能である。
＜第３の態様＞
　以下、本発明に係るシリコンウェーハおよびその製造方法の第３の態様を、図面に基づいて説明する。
　図１２は、本実施形態におけるシリコンウェーハおよびその製造方法を示すフローチャートである。
　本実施形態におけるシリコンウェーハの製造方法は、図１２に示すように、製造条件設定工程Ｓ３０と、引き上げ工程を含むウェーハ準備工程S311と、析出溶解熱処理工程S33と、ＤＺ処理工程S313とを有する。析出溶解熱処理工程S33を介して製造されたシリコンウェーハは、急速昇降温熱処理工程S352を有するデバイス製造工程S35に供される。
　図１２に示す製造条件設定工程Ｓ３０では、デバイス製造工程S35に供されるウェーハの規格や、ウェーハ準備工程S311におけるＣＺ（チョクラルスキー）法によりシリコン融液からシリコン単結晶を引き上げる際の条件、ＤＺ処理工程S313の処理条件、および、これらの各条件に基づいた析出溶解熱処理工程S33の条件を設定する。ウェーハを供する後工程である半導体デバイスの製造工程S35におけるＦＬＡ等の急速昇降温熱処理工程S352の処理条件に応じて、ウェーハで応力が発生する。この応力の発生を防ぐため、応力に対応して要求される酸素析出状態がある。製造条件設定工程Ｓ３０では、酸素析出状態を所望の状態に設定するために、析出溶解熱処理工程S33における処理条件を決定する。デバイス製造工程S35において、シリコンウェーハが供される熱処理は、最高温度の範囲が１１００℃以上且つシリコンの融点以下で処理時間が１μ秒から１００ｍ秒程度までの条件とされる急速昇降温熱処理工程S352である。この急速昇降温熱処理工程S352の前後で、前フォトリソ工程S351で形成されたパターンと、後フォトリソ工程S353で形成するパターンとにずれが生じオーバーレイエラーとならないように、この急速昇降温熱処理工程S352における変形発生とスリップ発生を抑制可能な条件を、製造条件設定工程Ｓ３０で設定する。
　この製造条件設定工程Ｓ３０では、ウェーハ準備工程S311における操業条件として、引き上げ時に制御するパラメーターとなる引き上げ速度Ｖと固液界面からの温度勾配Ｇとの比、Ｖ／Ｇの値、つまり、シリコンウェーハ（基板）の酸素濃度Ｏｉ、ドーパント濃度などが設定される。
　ウェーハ準備工程S311では、ＣＺ炉により、ＣＺ法で単結晶を引き上げ、引き上げられたシリコン単結晶インゴットをスライス加工してウェーハを形成し、更に、ウェーハの面取り、研削、研磨、洗浄等の表面処理をおこない、シリコンウェーハを準備する。シリコンウェーハは直径が３００ｍｍ以上４５０ｍｍ程度のものが適応可能である。
　ウェーハ準備工程S311で、シリコンウェーハを製造するには、第２の態様で示した図１１のＣＺ炉を用いる。
　ウェーハ準備工程S311においては、先ず、図１１のルツボ１内に高純度シリコンの多結晶を例えば１００ｋｇ装入するとともに、必要なドーパントを投入してシリコン単結晶中のドーパント濃度を調整することが好ましい。
　次に、ＣＺ炉内を不活性ガス等の所定の雰囲気とするとともにその圧力を調整する。
　次いで、磁場供給装置９から例えば３０００Ｇ（０．３Ｔ）の水平磁場を磁場中心高さが融液液面に対して－７５～＋５０ｍｍとなるように供給印加するとともに、ヒータ２によりシリコンの多結晶を加熱してシリコン融液３とする。
　次に、シードチャック５に取り付けた種結晶Ｔをシリコン融液３に浸漬し、ルツボ１および引き上げ軸４を回転させつつ結晶引き上げを行う。
　この場合の引き上げ条件としては、単結晶の成長速度をＶ（ｍｍ／分）とし、単結晶成長時の融点から１３５０℃の温度勾配をＧ（℃／ｍｍ）としたときの比Ｖ／Ｇ（ｍｍ２／分・℃）を０．２２～０．１５程度に制御し、ＶをＶｏｉｄ欠陥が存在するＶ領域としてシリコン単結晶が引き上げ可能な速度である０．６５～０．４２～０．３３ｍｍ／分に制御する、といった条件を例示できる。
　また、他の条件としては、石英ルツボの回転数を５～０．２ｒｐｍとし、単結晶の回転速度を２０～１０ｒｐｍとし、アルゴン雰囲気の圧力を３０Ｔｏｒｒとし、更に磁場強度を３０００Ｇａｕｓｓといった条件を例示できる。更に磁場強度を３０００～５０００Ｇａｕｓｓといった条件を例示できる。また、単結晶の回転速度を１５ｒｐｍ以上とすることもある。
　図１２に示す製造条件設定工程Ｓ３０は、それぞれ以下のように設定する。
　製造条件設定工程Ｓ３０において、引き上げ工程における条件として、抵抗値が０．００１Ωｃｍ～１ｋΩｃｍとなるようにボロン等がドープされ、初期酸素濃度Ｏｉが、１２．０×１０１７～１８×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ－ＡＳＴＭ）の範囲とし、Ｖｏｉｄ欠陥が存在するように引き上げ速度を設定する。ＤＺ処理工程S313における条件として、Ｈ２ やＡｒとされる非酸化性雰囲気、処理温度１１５０℃～１３００℃の範囲、処理時間３０ｍｉｎ～１６時間の範囲を設定する。析出溶解熱処理工程S33における条件として、処理温度９５０℃～１２００℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲、窒素を含まない非酸化性ガス雰囲気または、窒素を含まない非酸化性ガスと１％以上の酸素ガスの混合雰囲気を設定する。このとき、初期酸素濃度Ｏｉが、１２．５×１０１７～１７．０×１０１７ａｔｏｍｓ／ｃｍ３ であるとよい。好ましくは、ＤＺ処理工程S313の処理温度が１１７５℃～１２７５℃の範囲、処理時間が４０ｍｉｎ～８時間の範囲である。また、好ましくは、析出溶解熱処理工程S33の処理温度が１０００℃～１１７５℃の範囲、保持時間が１０ｓｅｃ～４５ｓｅｃの範囲、降温速度が８℃／ｓｅｃ～０．５℃／ｓｅｃの範囲で、酸素ガスの濃度が１．５～１０％である。
　製造条件設定工程Ｓ３０において、引き上げ工程における条件として、抵抗値が０．００１Ωｃｍ～１ｋΩｃｍとなるようにボロンがドープされ、初期酸素濃度Ｏｉが、１２．０×１０１７～１８×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ－ＡＳＴＭ）の範囲とし、Ｖｏｉｄ欠陥が存在するように引き上げ速度を設定する。ＤＺ処理工程S313における条件として、Ｈ２ やＡｒとされる非酸化性雰囲気、処理温度１１５０℃～１３００℃の範囲、処理時間３０ｍｉｎ～１６時間の範囲を設定する。析出溶解熱処理工程S33における条件として、処理温度１２２５℃～１３５０℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲、窒素を含まない非酸化性ガス雰囲気または、窒素を含まない非酸化性ガスと１％以上の酸素ガスの混合雰囲気を設定する。このとき、初期酸素濃度Ｏｉが、１２．５×１０１７～１７×１０１７ａｔｏｍｓ／ｃｍ３ である。好ましくは、ＤＺ処理工程S313の処理温度が１１７５℃～１２７５℃の範囲、処理時間が４０ｍｉｎ～８時間の範囲である。また、好ましくは、析出溶解熱処理工程S33の処理温度が１２５０℃～１３００℃の範囲、保持時間が５ｓｅｃ～３０ｓｅｃの範囲、降温速度が８℃／ｓｅｃ～０．５℃／ｓｅｃの範囲で、酸素ガスの濃度が１．５～１０％である。
　図１２に示す析出溶解熱処理工程S33は、上記の条件としてＲＴＡ処理装置１０にてＤＺ処理工程S313の前工程として処理される。ＲＴＡ処理装置１０は、第１の態様で示した図２のＲＴＡ処理装置１０である。
　図１２に示すＤＺ処理工程S313は、例えば、縦型のバッチ炉によっておこなわれる。ＤＺ処理工程S313では、析出溶解熱処理工程S33によって溶解処理のされたウェーハに、Ｈ２ やＡｒとされる非酸化性雰囲気で、１１５０℃以上、３０ｍｉｎ以上とされる高温アニール処理を施すことにより、デバイス形成領域であるウェーハ表層のＶｏｉｄ欠陥を消滅させる。
　このようにＤＺ処理工程S313終了後のシリコンウェーハは、１０００℃、１６時間の熱処理をおこなった場合、ＢＭＤ（酸素析出物）密度が１×１０４個／ｃｍ２以下とされる。
　図１２に示すデバイス製造工程S35では、４５ｎｍノード（ｈｐ６５）によるデバイスをシリコンウェーハに作り込むための必要な処理がおこなわれる。デバイス製造工程S35は、Spike-RTA、ＦＬＡ等の急速昇降温熱処理工程S352を有する。
　図１２に示す前フォトリソ工程S351と後フォトリソ工程S353においては、図５に示すように、ウェーハ２１をワークステージ２２上に真空吸着により保持固定し、フォトマスク２３をワークステージ２２より上方のマスクホルダ２４に保持固定し、ワークステージ２２を上昇させ薄板状ウェーハ２１をフォトマスク２３に密着させ、しかる後露光を行う。ウェーハ２１の表面には予めフォトレジスト膜（図示せず）が形成されており、このフォトレジスト膜に対して露光が行われ、フォトマスク２３のパターンが焼き付けられる。
　第３の態様におけるシリコンウェーハは、製造条件設定工程Ｓ３０において、急速昇降温熱処理工程S352における条件を考慮して、ウェーハ準備工程S311における引き上げ条件、析出溶解熱処理工程S33、ＤＺ処理工程S313の処理条件を決定する。そして、この決定された条件に従って各処理をおこなう。従って、第３の態様におけるシリコンウェーハには、ウェーハ内部にスリップ転位が発生する５×１０４ 個／ｃｍ２ を超える程度の密度およびサイズの析出物が形成されない。従って、図５に示すように、ウェーハ２１をワークステージ２２上に真空吸着により保持固定した場合でも、このような析出物に起因する図７に示す最大ずれ量が許容基準値である１０ｎｍを超えてしまうことがない。即ち、図６に示すオーバーレイエラーを起こす原因となる反り・変形を生じることがない。
　同時に、第３の態様におけるシリコンウェーハでは、図８に示すような支持されているウェーハＷのエッジ部分でスリップ転位が発生することを防止して、ウェーハの強度が低下することも防止できる。
　なお、急速昇降温熱処理工程S352としてＳｐｉｋｅ－ＲＴＡ処理を行う場合には、図２に示すＲＴＡ装置１０において、条件を設定して行うことが可能である。
＜第４の態様＞
　以下、本発明に係るシリコンウェーハおよびその製造方法の第４の態様を、図面に基づいて説明する。
　図１３は、本実施形態におけるシリコンウェーハおよびその製造方法を示すフローチャートである。
　第４の態様におけるシリコンウェーハの製造方法は、図１３に示すように、製造条件設定工程Ｓ４０と、ウェーハ準備工程Ｓ４１１と、研磨工程Ｓ４１２とを有する。第４の態様の方法で製造されたシリコンウェーハは、急速昇降温熱処理工程Ｓ４５２を有するデバイス製造工程Ｓ４５に供される。
　図１３に示す製造条件設定工程Ｓ４０では、デバイス製造工程Ｓ４５に供されるウェーハの規格や、ウェーハ準備工程Ｓ４１１におけるＣＺ（チョクラルスキー）法によりシリコン融液からシリコン単結晶を引き上げる際の条件を設定する。
　この製造条件設定工程Ｓ４０においては、ウェーハ準備工程Ｓ４１１における操業条件として引き上げ時に制御するパラメーターとなる引き上げ速度Ｖと固液界面からの温度勾配Ｇとの比、Ｖ／Ｇの値、つまり、シリコンウェーハ（基板）の酸素濃度Ｏｉ、ドーパント濃度などが設定される。
　ウェーハ準備工程Ｓ４１１では、ＣＺ炉により、ＣＺ法で単結晶を引き上げ、引き上げられたシリコン単結晶インゴットをスライス加工してウェーハを形成し、更に、ウェーハの面取り、研削、洗浄等の表面処理をおこなう。その後、仕上げ処理としての研磨工程Ｓ４１２にシリコンウェーハを供する。シリコンウェーハは直径が３００ｍｍ以上４５０ｍｍ程度のものが適応可能である。
　ウェーハ準備工程Ｓ４１１で、シリコンウェーハを製造するには、第２の態様で示した図１１のＣＺ炉を用いる。
　ウェーハ準備工程Ｓ４１１においては、先ず、図１１のルツボ１内に高純度シリコンの多結晶を例えば１００ｋｇ装入するとともに、必要なドーパントを投入してシリコン単結晶中のドーパント濃度を調整することが好ましい。次に、ＣＺ炉内を水素含有物質と不活性ガスとの混合ガスからなる水素含有雰囲気とし、雰囲気圧力を１．３～１３．３ｋＰａ（１０～１００ｔｏｒｒ）とし、雰囲気ガス中における水素含有物質の濃度が水素ガス換算分圧で４０～４００Ｐａ程度になるように調整する。水素含有物質として水素ガスを選択した場合には、水素ガス分圧を４０～４００Ｐａとすればよい。このときの水素ガスの濃度は０．３％～３１％の範囲になる。
　なお、水素ガスを含有しない不活性ガスのみの雰囲気とすることもできる。
　水素含有物質の水素ガス換算分圧が４０Ｐａ未満では、引き上げ速度の許容幅が縮小し、ＣＯＰ欠陥及び転位クラスタの発生を抑制できなくなるので好ましくない。また、水素含有物質の水素ガス換算濃度（水素の濃度）が高い程、転位発生の抑制効果が増大する。ただし、水素ガス換算分圧が４００Ｐａを超えると、ＣＺ炉内に酸素リークを生じた場合に爆発などの危険性が増大するので安全上好ましくない。より好ましい水素含有物質の水素ガス換算分圧は４０Ｐａ以上２５０Ｐａ以下の範囲であり、特に好ましい水素ガス換算分圧は４０Ｐａ以上１３５Ｐａ以下の範囲である。
　次いで、磁場供給装置９から例えば３０００Ｇ（０．３Ｔ）の水平磁場を磁場中心高さが融液液面に対して－７５～＋５０ｍｍとなるように供給印加するとともに、ヒータ２によりシリコンの多結晶を加熱してシリコン融液３とする。
　次に、シードチャック５に取り付けた種結晶Ｔをシリコン融液３に浸漬し、ルツボ１および引き上げ軸４を回転させつつ結晶引き上げを行う。
　この場合の引き上げ条件としては、単結晶の成長速度をＶ（ｍｍ／分）とし、単結晶成長時の融点から１３５０℃の温度勾配をＧ（℃／ｍｍ）としたときの比Ｖ／Ｇ（ｍｍ２／分・℃）を０．２２～０．１５程度に制御し、ＶをＧｒｏｗｎ－ｉｎ欠陥フリーなシリコン単結晶が引き上げ可能な速度である０．６５～０．４２～０．３３ｍｍ／分に制御する、といった条件を例示できる。
　また、他の条件としては、石英ルツボの回転数を５～０．２ｒｐｍとし、単結晶の回転速度を２０～１０ｒｐｍとし、アルゴン雰囲気の圧力を３０Ｔｏｒｒとし、更に磁場強度を３０００Ｇａｕｓｓといった条件を例示できる。特に、石英ルツボの回転数を５ｒｐｍ以下にすることで、石英ルツボに含まれる酸素原子のシリコン融液への拡散を防止することができ、シリコン単結晶中の格子間酸素濃度を低減することができる。さらに、他の条件としては、石英ルツボの回転数を０．２ｒｐｍ以下とし、単結晶の回転速度を５ｒｐｍ以下とし、アルゴン雰囲気の圧力を１３３３～２６６６０Ｐａとし、更に磁場強度を３０００～５０００Ｇａｕｓｓといった条件を例示できる。また、単結晶の回転速度を１５ｒｐｍ以上とすることもある。
　半導体デバイスの製造工程Ｓ４５は、ウェーハ準備工程Ｓ４１１で準備するシリコンウェーハを供する後工程である。半導体デバイスの製造工程Ｓ４５におけるＦＬＡ等の急速昇降温熱処理工程Ｓ４５２に応じて、ウェーハで応力が発生する。この応力に対応して要求される酸素析出状態がある。図１３に示す製造条件設定工程Ｓ４０では、酸素析出状態を所望の状態に設定するためにウェーハ準備工程Ｓ４１１の条件を決定する。デバイス製造工程Ｓ４５において、シリコンウェーハが供される熱処理は、最高温度の範囲が１１００℃以上且つシリコンの融点以下で処理時間が１μ秒から１００ｍ秒程度までの条件とされる急速昇降温熱処理工程Ｓ４５２である。この急速昇降温熱処理工程Ｓ４５２の前後で、前フォトリソ工程Ｓ４５１で形成されたパターンと、後フォトリソ工程Ｓ４５３で形成するパターンとにずれが生じオーバーレイエラーとならないように、ウェーハ準備工程Ｓ４１１（ＣＺ法の引き上げ条件）における変形発生とスリップ発生を抑制可能な条件を、製造条件設定工程Ｓ４０で設定する。
　さらに製造条件設定工程Ｓ４０における条件は、それぞれ以下のものを選択することができる。
　製造条件設定工程Ｓ４０において、抵抗値が０．００１Ωｃｍ～１ｋΩｃｍとなるようにボロンがドープされ、初期酸素濃度Ｏｉが、１２．０×１０１７～１４×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ－ＡＳＴＭ）の範囲とする。このとき好ましくは、初期酸素濃度Ｏｉが、１２．３×１０１７～１３．８×１０１７ａｔｏｍｓ／ｃｍ３ である。
　図１３に示すデバイス製造工程Ｓ４５では、４５ｎｍノード（ｈｐ６５）によるデバイスをシリコンウェーハに作り込むための必要な処理がおこなわれる。デバイス製造工程Ｓ４５は、Ｓｐｉｋｅ－ＲＴＡ，ＦＬＡ等の急速昇降温熱処理工程Ｓ４５２を有するものとされる。
　図１３に示す前フォトリソ工程Ｓ４５１と後フォトリソ工程Ｓ４５３においては、図５に示すように、ウェーハ２１をワークステージ２２上に真空吸着により保持固定し、フォトマスク２３をワークステージ２２より上方のマスクホルダ２４に保持固定し、ワークステージ２２を上昇させ薄板状ウェーハ２１をフォトマスク２３に密着させ、しかる後露光を行う。ウェーハ２１の表面には予めフォトレジスト膜（図示せず）が形成されており、このフォトレジスト膜に対して露光が行われ、フォトマスク２３のパターンが焼き付けられる。
　本実施形態におけるシリコンウェーハは、製造条件設定工程Ｓ４０において、急速昇降温熱処理工程Ｓ４５２における条件を考慮して、ウェーハ準備工程Ｓ４１１における引き上げ条件を決定する。そして、この決定された条件に従って、各処理をおこなう。従って、第４の態様におけるシリコンウェーハは、８００℃４時間＋１０００℃１６時間の熱処理後に酸素析出物密度が１×１０１４個／ｃｍ２ 以下となるＰｉ領域からなるウェーハとなる。即ち、ウェーハ内部にスリップ転位が発生する５×１０４ 個／ｃｍ２ を超える程度の密度およびサイズの析出物が形成されることがない。従って、図５に示すように、ウェーハ２１をワークステージ２２上に真空吸着により保持固定した場合でも、このような析出物に起因する図７に示す最大ずれ量が許容基準値である１０ｎｍを超えてしまうことがない。即ち、図６に示すオーバーレイエラーを起こす原因となる反り・変形を生じることがない。
　同時に、第４の態様におけるシリコンウェーハでは、図８に示すような支持されているウェーハＷのエッジ部分でスリップ転位が発生することを防止して、ウェーハの強度が低下することも防止できる。
　なお、急速昇降温熱処理工程Ｓ４５２としてＳｐｉｋｅ－ＲＴＡ処理を行う場合には、図２に示すＲＴＡ装置１０において、条件を設定して行うことが可能である。ＲＴＡ処理装置１０は、第１の態様で示した図２のＲＴＡ処理装置１０である。
　第１の態様～第４の様態では、さらに、図９に示すように、ウェーハの表面Ｗｕには、平坦面である主面Ｗ２３と、周縁部に形成された表面側面取り部Ｗ２４とが設けられている。また、裏面Ｗｒには、平坦面である主面Ｗ２７と、周縁部に形成された裏面側面取り部Ｗ２８とが設けられている。表面側面取り部Ｗ２４の、その周縁端Ｗｕｔからウェーハ半径方向内方に向けた方向の幅Ａ１は、裏面側面取り部Ｗ２８の周縁端Ｗｒｔからウェーハ半径方向内方に向けた方向の幅Ａ２よりも狭められている。表面側面取り部Ｗ２４の幅Ａ１は５０μｍ以上且つ２００μｍ以下の範囲が好ましい。
。また、裏面側面取り部Ｗ２８の幅Ａ２は２００μｍから３００μｍの範囲が好ましい。
　また、表面側面取り部Ｗ２４は、表面Ｗｕの主面Ｗ２３に対して傾斜する第一傾斜面Ｗ１１を有しており、裏面側面取り部Ｗ２８は、裏面Ｗｒの主面Ｗ２７に対して傾斜する第二傾斜面Ｗ１２を有している。第一傾斜面Ｗ１１の傾斜角度θ１は１０°から５０°の範囲が好ましく、第二傾斜面Ｗ１２の傾斜角度θ２は１０°から３０°の範囲が好ましく、更にθ１≦θ２とされていることが好ましい。
　また、第一傾斜面Ｗ１１と周縁端Ｗｔとの間には、これらを接続する第一曲面Ｗ１３が表面最外周Ｗｕｔに設けられている。また、第二傾斜面Ｗ１２と周縁端Ｗｔとの間には、これらを接続する第二曲面Ｗ１４が裏面最外周部Ｗｒｔに設けられている。第一曲面Ｗ１３の曲率半径Ｒ１の範囲は８０μｍから２５０μｍの範囲が好ましく、第二曲面Ｗ１４の曲率半径Ｒ２の範囲は１００μｍから３００μｍの範囲が好ましい。
　上記の端部構成とすることで、ウェーハハンドリング時における傷発生を低減することが可能となる。第１の態様～第４の様態においては、急速昇降温熱処理工程での処理条件を設定することに加えて、このようなウェーハ周縁部において条件を設定することで、厳しい条件である急速昇降温熱処理工程においてさらなる割れ発生防止を可能とするものである。
　以下、本発明に係る実施例を説明する。
＜実験例Ａ＞
　ボロン濃度（抵抗率）、初期酸素濃度、窒素濃度等を表１～３に示すように設定して引き上げられた直径３００ｍｍのシリコン単結晶インゴットから、スライス、両面研磨（ＤＳＰ）によって、（１００）ウェーハを準備した。
　このシリコンウェーハに、析出溶解熱処理工程S13の条件を表１～３に示すように設定し、ＲＴＡ処理をおこなうとともに、エピタキシャル工程１１５０℃で膜厚４μｍのエピタキシャル膜を成膜した。
　さらに、デバイス製造工程における熱処理を次の条件と模して、変形発生に対する強制熱応力試験としてのＲＴＡ熱処理をウェーハに施し、酸素析出物（ＢＭＤ）起因のスリップ発生有無をＸ線トポグラフィーにて確認した。
＜デバイス製造工程における処理の模擬条件＞
１ｓｔｅｐ；　　８５０℃　　　３０分
２ｓｔｅｐ；　　１０００℃　　３０分
３ｓｔｅｐ；　　１０００℃　　６０分
４ｓｔｅｐ；　　８５０℃　　　３０分
（いずれも昇降温速度は５℃／ｍｉｎ）
＜ＲＴＡ炉熱応力負荷試験条件＞
　７００℃からの昇降温レート１５０℃／ｓｅｃとして、最高温度を１２５０℃、保持時間を１ｓｅｃとした。
　この結果を表１～３にＲＴＡ炉応力負荷試験結果（ＢＭＤ起因Ｓｌｉｐ発生）として示す。
　ここで、ＢＭＤ密度の測定は、上記デバイスシミュレーション後に１０００℃×１６ｈｒの顕在化熱処理後のライトエッチング（エッチング代は２μｍ）後に実施した。
　また、傷発生に対する応力負荷試験として、次の条件でバッチ炉にて熱処理をおこなった後、Ｘ線トポグラフィーを用いてスリップの長さを測定した。この結果を表１～３に縦型炉応力負荷試験結果（ボート起因Ｓｌｉｐ）として示す。
＜縦型炉熱応力試験条件＞
　７００℃から１１５０℃までの昇温レートを８℃／ｍｉｎとして１１５０℃に６０ｍｉｎ保持し、１．５℃／ｍｉｎの降温レートで７００℃まで冷却した。
Figure JPOXMLDOC01-appb-T000001
Figure JPOXMLDOC01-appb-T000003
　ここで、結果の表記は、Ｘ線トポグラフィーにより測定したスリップ発生の有無、あるいはスリップ長が次の範囲のものである。
　RTA炉熱応力負荷試験結果については、以下のように評価した。
　○（Ａ；Good）：X線トポグラフィーにて、微小スリップ発生が確認できない。
　×（Ｂ；Not Acceptable）：X線トポグラフィーにて、微小スリップ発生がウェーハ面内に確認できた。
　RTA処理は短時間であるため、スリップ長が微細であり、Slip長の測定が困難である。
　一方、縦型炉熱応力負荷試験では、ボート跡から伸展したSlip長を測定し以下のように評価した。
　　○；スリップ長０．５～２ｍｍ（Ａ；Good）
　　△；スリップ長２～５ｍｍ（Ｂ；Acceptable）
　　×；スリップ長５～１０ｍｍ（Ｃ；Not Acceptable）
　また、エピタキシャル成長後、BMD密度(/cm2)において、＜１ｅ４は実質検出限界以下を意味している。
　サンプルA1においては、エピタキシャル成長後でも酸素析出核形成を低レベルとしためにEpi成長+析出処理でも析出物の形成がない。したがってＢＭＤ起因のSlip発生なし。しかし、縦型炉試験では、酸素濃度が低いためにボート起因のSlipが伸びてしまうのでＮＧ。
　サンプルA２においては、酸素濃度は低いが、ボロン濃度が高く、EPi後の熱処理で析出核を形成した。ボロン濃度が高いためにボート起因のSlip発生は抑制されるが、BMD起因のSlip発生でＮＧ。
　サンプルA３においては、酸素もボロン濃度も高く、BMD起因のSlip発生。ボート起因のSlip発生は抑制。したがってＮＧ。
　サンプルA４においては、酸素もボロン濃度も高く、BMD起因のSlip発生。ボート起因のSlip発生は非常に抑制。したがってＮＧ。
　サンプルA５においては、低酸素化によりEpi後析出を抑制。ボロンの効果で縦型炉Slipを抑制。したがってＯＫ。
　サンプルA６においては、低酸素化によりEpi後析出を抑制。さらに高濃度ボロンの効果で縦型炉Slipを抑制。したがってＯＫ。
　サンプルA７においては、RTA処理にてBMD形成を抑制。したがってＯＫ。
　サンプルA８においては、RTA処理にてBMD形成を抑制。したがってＯＫ。
　サンプルA９においては、RTA処理にてBMD形成を抑制。したがってＯＫ。
　サンプルA１０においては、RTA処理にてBMD形成を抑制。したがってＯＫ。
　サンプルA１１においては、RTA温度が1150℃以下でBMD起因のSlip発生。したがってＮＧ。
　サンプルA１２においては、RTAが急速冷却で空孔を凍結しBMD形成でBMD起因のSlip発生。したがってＮＧ。
　サンプルA１３においては、酸素濃度が高く、Epi成長後でも容易に酸素析出核形成でBMD起因のSlip発生。酸素が高いためにボート起因のSlipは抑制。したがってＮＧ。
　サンプルA１４においては、BMDなし、高酸素基板だからボートSlipなし。したがってＯＫ。
　サンプルA１５においては、BMDなし、高酸素基板だからボートSlipなし。したがってＯＫ。
　サンプルA１６においては、BMDなし、高酸素基板だからボートSlipなし。したがってＯＫ。
　サンプルA１７においては、酸素濃度が高酸素故、RTA処理後でもBMDの形成が促進してBMD起因のSlip発生。したがってＮＧ。
　サンプルA１８においては、冷却速度が速すぎて空孔凍結でBMD起因のSlip発生。したがってＮＧ。
　サンプルA１９においては、RTA処理時間不足でBMD核でBMD起因のSlip発生。したがってＮＧ。
　サンプルA２０においては、窒素により窒化膜形成によるvacancy注入があり、酸素析出物形成でBMD起因のSlip発生。したがってＮＧ。
　サンプルA２１においては、BMDなし、高酸素基板だからボートSlipなし。したがってＯＫ。
　サンプルA２２においては、RTA処理中に酸化膜形成により格子間Siが注入され、10℃/sec以上で冷却してもvacancyの凍結がなされないのでＯＫ。
　サンプルA２３においては、RTA処理中に酸化膜形成により格子間Siが注入され、10℃/sec以上で冷却してもvacancyの凍結がなされないのでＯＫ。
　サンプルA２４においては、酸化膜が形成されたが、冷却速度が速すぎて、空孔が凍結されてBMD起因のSlip発生。したがってＮＧ。
　サンプルA２５においては、窒素ドープの効果により、ＢＭＤが形成された。したがって、ＮＧ。
　サンプルA２６においては、窒素ドープのエピタキシャルウェーハのＢＭＤは高温安定なので、１１５０℃のＲＴＡでは消滅しない。したがって、ＮＧ。
　サンプルA２７～A３０においては、濃度によらず窒素ドープでもＢＭＤが消滅。高酸素基板だからボートSlipなし。したがって、ＯＫ。
　この結果から、酸素濃度、ボロン濃度、ＲＴＡ処理の条件を設定することで、変形およびスリップ転位伸長を防止することが可能であることがわかる。
＜実験例Ｂ＞
　ボロン濃度（抵抗率）１０Ωｃｍ、初期酸素濃度を表４に示すように設定して引き上げられた直径３００ｍｍのシリコン単結晶インゴットから、スライス、両面研磨（ＤＳＰ）によって、（１００）ウェーハを準備した。また、この際のＰｉとＰｖの領域分布およびその際のＶ／Ｇの値を表に示す。
　このシリコンウェーハに、析出溶解熱処理工程S２３の条件を表４にＲＴＡ条件として示すように設定し、ＲＴＡ処理をおこなった。
　さらに、デバイス製造工程における熱処理を次の条件と模して、変形発生に対する強制熱応力試験としてのＲＴＡ熱処理を施し、酸素析出物（ＢＭＤ）起因のスリップ発生有無をＸ線トポグラフィーにて確認した。
＜デバイス製造工程における処理の模擬条件＞
１ｓｔｅｐ；　　８５０℃　　　３０分
２ｓｔｅｐ；　　１０００℃　　３０分
３ｓｔｅｐ；　　１０００℃　　６０分
４ｓｔｅｐ；　　８５０℃　　　３０分
（いずれも昇降温速度は５℃／ｍｉｎ）
　この結果を表４にＲＴＡ炉応力負荷試験結果（ＢＭＤ起因Ｓｌｉｐ発生）として示す。
　ここで、ＢＭＤ密度の測定は、上記デバイスシミュレーション後に１０００℃×１６ｈｒの顕在化熱処理後のライトエッチング（エッチング代は２μｍ）後に実施した。
　また、傷発生に対する応力負荷試験として、次の条件でバッチ炉にて熱処理をおこなった後、Ｘ線トポグラフィーを用いてスリップの長さを測定した。この結果を表４に縦型炉応力負荷試験結果（ボート起因Ｓｌｉｐ）として示す。
＜縦型炉熱応力試験条件＞
　７００℃から１１５０℃までの昇温レートを８℃／ｍｉｎとして１１５０℃に６０ｍｉｎ保持し、１．５℃／ｍｉｎの降温レートで７００℃まで冷却した。
Figure JPOXMLDOC01-appb-T000004
　ここで、結果の表記は、Ｘ線トポグラフィーにより測定したスリップ発生の有無、あるいはスリップ長が次の範囲のものである。
　　◎；スリップ長０～０．５ｍｍ（Ｓ；Very Good）
　　○；スリップ長０．５～２ｍｍ（Ａ；Good）
　　△；スリップ長２～５ｍｍ（Ｂ；Acceptable）
　　×；スリップ長５～１０ｍｍ（Ｃ；Not Acceptable）
　　××；スリップ長１０～１５ｍｍ（Ｄ；poor）
　また、表に示す欠陥領域（Ｐｖ，Ｐｉ等）とは、ウェーハ面内に含まれる欠陥領域を示したものである。例えば、ウェーハ面内にＯＳＦとＰｖとＰｉ領域がすべて含まれる場合には、ウェーハ径方向にＧ値が変化してＶ／Ｇ値が面内で変化しているため、各ウェーハはＶ／Ｇ値が範囲を持つことになる。このため、表中のＶ／Ｇ値は範囲を有する記載としてある。
　サンプルB1においては、Pv領域の酸素析出物よりSlip発生したのでＮＧ。
　サンプルB２、B３においては、外周部も含めて空孔優勢領域が含まれずにBMD Slip発生なし。したがってＯＫ。
　サンプルB４においては、Pi領域でも高酸素故、酸素析出物形成。したがってＮＧ。
　サンプルB５、B６、B７においては、RTA処理でPv領域の析出核が消滅。したがってＯＫ。
　サンプルB８においては、RTA処理でPv領域の析出核が消滅。ボートSlipも極めて抑制。したがってＯＫ。
　サンプルB９においては、N2雰囲気にて窒化膜形成し,空孔が注入され析出エンハンス。したがってＮＧ。
　サンプルB１０においては、急冷却にて空孔が凍結され析出エンハンス。したがってＮＧ。
　サンプルB１１においては、OSF, Pv領域での析出によるSlip。低酸素なので、ボートSlipも発生。したがってＮＧ。
　サンプルB１２においては、OSF, Pv領域での析出によるSlip発生。したがってＮＧ。
　サンプルB１３においては、RTA処理でもOSF領域の核消滅せず。したがってＮＧ。
　サンプルB１４、１５，１６においては、RTA処理でもOSF領域の核消滅。したがってＯＫ。
＜実験例Ｃ＞
　窒素濃度、初期酸素濃度を表５に示すように設定して引き上げられたＶｏｉｄ欠陥を含むＶ領域からなる直径３００ｍｍのシリコン単結晶インゴットから、スライス、両面研磨（ＤＳＰ）によって、（１００）ウェーハを準備した。
　このシリコンウェーハに、析出溶解熱処理工程S33の条件を表５にＲＴＡ条件として示すように設定してＲＴＡ処理をおこなった後、ＤＺ処理として、縦型バッチ炉において１０００℃、１６時間のアニール処理をおこなった。
　さらに、デバイス製造工程における熱処理を次の条件と模して、変形発生に対する強制熱応力試験としてのＲＴＡ熱処理をウェーハに施し、酸素析出物（ＢＭＤ）起因のスリップ発生有無をＸ線トポグラフィーにて確認した。
＜デバイス製造工程における処理の模擬条件＞
１ｓｔｅｐ；　　８５０℃　　　３０分
２ｓｔｅｐ；　　１０００℃　　３０分
３ｓｔｅｐ；　　１０００℃　　６０分
４ｓｔｅｐ；　　８５０℃　　　３０分
（いずれも昇降温速度は５℃／ｍｉｎ）
　この結果を表５にＲＴＡ炉応力負荷試験結果（ＢＭＤ起因Ｓｌｉｐ発生）として示す。
　ここで、ＢＭＤ密度の測定は、上記デバイスシミュレーション後に１０００℃×１６ｈｒの顕在化熱処理後のライトエッチング（エッチング代は２μｍ）後に実施した。
　また、傷発生に対する応力負荷試験として、次の条件でバッチ炉にて熱処理をおこなった後、Ｘ線トポグラフィーを用いてスリップの長さを測定した。この結果を表５に縦型炉応力負荷試験結果（ボート起因Ｓｌｉｐ）として示す。
＜縦型炉熱応力試験条件＞
　７００℃から１１５０℃までの昇温レートを８℃／ｍｉｎとして１１５０℃に６０ｍｉｎ保持し、１．５℃／ｍｉｎの降温レートで７００℃まで冷却した。
Figure JPOXMLDOC01-appb-T000005
　ここで、結果の表記は、Ｘ線トポグラフィーにより測定したスリップ発生の有無、あるいはスリップ長が次の範囲のものである。
　　○；スリップ長０．５～２ｍｍ（Ａ；Good）
　　△；スリップ長２～５ｍｍ（Ｂ；Acceptable）
　　×；スリップ長５～１０ｍｍ（Ｃ；Not Acceptable）
　サンプルC1においては、低酸素基板の適用により高温アニール処理中にBMD形成抑制、アニール処理後のRTA処理にてBMD起因のSlip発生なし。しかし低酸素基板であるので、アニール処理後の縦型炉応力負荷試験にてSlip発生したのでＮＧ。
　サンプルC２においては、高温アニール処理中にBMD形成し、RTA処理にてSlip発生。酸素濃度が高く、縦型炉ボート傷からのSlipは抑制。したがってＮＧ。
　サンプルC３においては、RTA処理にて結晶育成時に形成した酸素析出核が容体化。その後のアニール処理にてもBMDの再形成がない。したがってＯＫ。
　サンプルC４，C５、C６、C７も同様にＯＫ。
　サンプルC８においては、RTA処理時の窒化膜形成により空孔が注入され析出核が安定化。高温アニール処理中にBMD成長。したがってＮＧ。
　サンプルC９においては、RTA処理時の高速冷却にて空孔が凍結され、析出核が安定化。高温アニール処理中にBMDが成長。したがってＮＧ。
　サンプルC１０、C１１，C１２，C１３においては、急冷却にて空孔が凍結され析出エンハンス。したがってＮＧ。
　サンプルC１４においては、N-dopeウェーハでは結晶育成時に形成した酸素析出核が安定であり、RTA処理の最高温度が低いため、酸素析出核が消滅せず、アニール処理にてBMDの成長が起こった。したがってＮＧ。
＜実験例Ｄ＞
　ボロン濃度（抵抗率）１２Ωｃｍ、初期酸素濃度を表６に示すように設定して引き上げられた直径３００ｍｍのシリコン単結晶インゴットから、スライス、両面研磨（ＤＳＰ）によって、（１００）ウェーハを準備した。
　さらに、デバイス製造工程における熱処理を次の条件と模して、変形発生に対する強制熱応力試験としてのＲＴＡ熱処理を施し、酸素析出物（ＢＭＤ）起因のスリップ発生有無をＸ線トポグラフィーにて確認した。
＜デバイス製造工程における処理模擬＞
１ｓｔｅｐ；　　８５０℃　　　３０分
２ｓｔｅｐ；　　１０００℃　　３０分
３ｓｔｅｐ；　　１０００℃　　６０分
４ｓｔｅｐ；　　８５０℃　　　３０分
（いずれも昇降温速度は５℃／ｍｉｎ）
　この結果を表６にＲＴＡ炉応力負荷試験結果（ＢＭＤ起因Ｓｌｉｐ発生）として示す。
　ここで、ＢＭＤ密度の測定は、上記デバイスシミュレーション後に１０００℃×１６ｈｒの顕在化熱処理後のライトエッチング（エッチング代は２μｍ）後に実施した。
　また、傷発生に対する応力負荷試験として、次の条件でバッチ炉にて熱処理をおこなった後、Ｘ線トポグラフィーを用いてスリップの長さを測定した。この結果を表６に縦型炉応力負荷試験結果（ボート起因Ｓｌｉｐ）として示す。
＜縦型炉熱応力試験条件＞
　７００℃から１１５０℃までの昇温レートを８℃／ｍｉｎとして１１５０℃に６０ｍｉｎ保持し、１．５℃／ｍｉｎの降温レートで７００℃まで冷却した。
Figure JPOXMLDOC01-appb-T000006
　ここで、結果の表記は、Ｘ線トポグラフィーにより測定したスリップ発生の有無、あるいはスリップ長が次の範囲のものである。
　　○；スリップ長０．５～２ｍｍ（Ａ；Good）
　　△；スリップ長２～５ｍｍ（Ｂ；Acceptable）
　　×；スリップ長５～１０ｍｍ（Ｃ；Not Acceptable）
　また、研磨後のウェーハにおける外周20mm以内の析出処理後BMD密度 (/cm2)において、＜１ｅ４は実質検出限界以下を意味している。
　サンプルＤ1においては、RTA炉では外周の熱応力が大きくBMD起因のSlip発生。縦型炉では酸素濃度が低く、ボート傷からのSlip発生。したがってＮＧ。
　サンプルＤ２においては、酸素が高く、ボート傷からのSlipは抑制だが、BMD起因のSlip発生。したがってＮＧ。
　サンプルＤ３、４においては、空孔優勢領域が外周部に含まれずにBMD Slip発生なし。したがってＯＫ。
Ｗ…シリコンウェーハ
 

Claims (24)

  1. 　最高温度の範囲が１０５０℃以上且つシリコンの融点以下で、昇降温レートが１５０℃／ｓｅｃ以上である熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンエピタキシャルウェーハの製造方法であって、
    　抵抗値が０．０２Ωｃｍ～１ｋΩｃｍとなるようにボロンがドープされ、初期酸素濃度Ｏｉが、１４．０×１０１７～２２×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ－ＡＳＴＭ）とされた基板を用い、
    　前記基板の表面にエピタキシャル層を成長させるエピタキシャル工程と、
    　処理温度１１５０℃～１３００℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲でウェーハを析出溶解熱処理する工程とを有し、
    　前記析出溶解熱処理工程を、エピタキシャル工程の前または後に行うことを特徴とするシリコンエピタキシャルウェーハの製造方法。
  2. 　最高温度の範囲が１０５０℃以上且つシリコンの融点以下で、昇降温レートが１５０℃／ｓｅｃ以上である熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンエピタキシャルウェーハの製造方法であって、
    　窒素が１×１０１３～５×１０１４ａｔｏｍｓ／ｃｍ３ ドープされた基板を用い、
    　前記基板の表面にエピタキシャル層を成長させるエピタキシャル工程と、
    　該エピタキシャル工程後に、処理温度１２００℃～１３００℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲でウェーハを析出溶解熱処理する工程とを有することを特徴とするシリコンエピタキシャルウェーハの製造方法。
  3. 　最高温度の範囲が１０５０℃以上且つシリコンの融点以下で、昇降温レートが１５０℃／ｓｅｃ以上である熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンエピタキシャルウェーハの製造方法であって、
    　抵抗値が０．０２Ωｃｍ～０．００１Ωｃｍとなるようにボロンがドープされ、初期酸素濃度Ｏｉが、１１．０×１０１７～３×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ－ＡＳＴＭ）とされた基板を用い、
    　前記基板の表面にエピタキシャル層を成長させるエピタキシャル工程を有することを特徴とするシリコンエピタキシャルウェーハの製造方法。
  4. 　最高温度の範囲が１０５０℃以上且つシリコンの融点以下で、昇降温レートが１５０℃／ｓｅｃ以上である熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンエピタキシャルウェーハの製造方法であって、
    　抵抗値が０．０２Ωｃｍ～０．００１Ωｃｍとなるようにボロンがドープされ、初期酸素濃度Ｏｉが、１１．０×１０１７～１８×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ－ＡＳＴＭ）とされた基板を用い、
    　前記基板の表面にエピタキシャル層を成長させるエピタキシャル工程と、
    　該エピタキシャル工程前に、処理温度１１５０℃～１３００℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲でウェーハを析出溶解熱処理する工程とを有することを特徴とするシリコンエピタキシャルウェーハの製造方法。
  5. 　前記析出溶解熱処理工程において、処理雰囲気を窒素を含まない非酸化性ガス雰囲気とする請求項１から４のいずれかに記載のシリコンエピタキシャルウェーハの製造方法。
  6. 　前記析出溶解熱処理工程において、処理雰囲気を窒素を含まない非酸化性ガスと１％以上の酸素ガスの混合雰囲気とする請求項１から４のいずれかに記載のシリコンエピタキシャルウェーハの製造方法。
  7. 　前記析出溶解熱処理工程において、処理雰囲気を窒素を含まない非酸化性ガスと３％以上の酸素ガスの混合雰囲気とし、降温速度を５０℃／ｓｅｃ～２０℃／ｓｅｃの範囲とする請求項１から４のいずれかに記載のシリコンエピタキシャルウェーハの製造方法。
  8. 　請求項１から７のいずれかに記載のシリコンエピタキシャルウェーハの製造方法により製造されたことを特徴とするシリコンエピタキシャルウェーハ。
  9. 　最高温度の範囲が１０５０℃以上且つシリコンの融点以下で、昇降温レートが１５０℃／ｓｅｃ以上である熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンウェーハの製造方法であって、
    　チョクラルスキー法によりシリコン単結晶直胴部をＧｒｏｗｎ－ｉｎ欠陥が存在しない無欠陥領域として育成するシリコン単結晶引き上げ工程と、
    　スライスされたウェーハを鏡面加工する鏡面処理工程と、
    　窒素を含まない非酸化性ガス雰囲気下で、処理温度９５０℃～１２００℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲でウェーハを析出溶解熱処理する工程とを有し、
    　前記析出溶解熱処理工程を、鏡面処理工程の前または後に行うことを特徴とするシリコンウェーハの製造方法。
  10. 　最高温度の範囲が１０５０℃以上且つシリコンの融点以下で、昇降温レートが１５０℃／ｓｅｃ以上である熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンウェーハの製造方法であって、
    　チョクラルスキー法によりシリコン単結晶直胴部をＧｒｏｗｎ－ｉｎ欠陥が存在しない無欠陥領域およびＯＳＦ領域を含んで育成する、シリコン単結晶引き上げ工程と、
    　スライスされたウェーハを鏡面加工する鏡面処理工程と、
    　窒素を含まない非酸化性ガス雰囲気下で、処理温度１２２５℃～１３５０℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲でウェーハを析出溶解熱処理する工程とを有し、
    　前記析出溶解熱処理工程を、鏡面処理工程の前または後に行うことを特徴とするシリコンウェーハの製造方法。
  11. 　前記析出溶解熱処理工程において、処理雰囲気として窒素を含まない非酸化性ガスと３％以上の酸素ガスの混合雰囲気を用いる請求項９又は１０記載のシリコンウェーハの製造方法。
  12. 　前記引き上げ工程において、初期酸素濃度Ｏｉが、１２．０×１０１７～２０×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ－ＡＳＴＭ）となるように設定される請求項９から１１のいずれかに記載のシリコンウェーハの製造方法。
  13. 　請求項９から１２のいずれかに記載のシリコンウェーハの製造方法により製造されたことを特徴とするシリコンウェーハ。
  14. 　最高温度の範囲が１０５０℃以上且つシリコンの融点以下で、昇降温レートが１５０℃／ｓｅｃ以上である熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンウェーハの製造方法であって、
    　チョクラルスキー法によりシリコン単結晶直胴部をＶｏｉｄ欠陥が存在する領域として育成する、シリコン単結晶引き上げ工程と、
    　窒素を含まない非酸化性ガス雰囲気下で、処理温度９５０℃～１２００℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲でウェーハを析出溶解熱処理する工程と、
    　析出溶解熱処理工程後に、スライスされたウェーハにＨ２及び／又はＡｒによる非酸化性雰囲気下で、１１００℃以上で３０ｍｉｎ以上の高温アニール処理を施し、デバイス形成領域であるウェーハ表層のＶｏｉｄ欠陥を消滅させるＤＺ処理工程とを有することを特徴とするシリコンウェーハの製造方法。
  15. 　最高温度の範囲が１０５０℃以上且つシリコンの融点以下で、昇降温レートが１５０℃／ｓｅｃ以上である熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンウェーハの製造方法であって、
    　チョクラルスキー法によりシリコン単結晶直胴部を窒素が１×１０１３～５×１０１４ａｔｏｍｓ／ｃｍ３ ドープされＶｏｉｄ欠陥が存在する領域として育成する、シリコン単結晶引き上げ工程と、
    　窒素を含まない非酸化性ガス雰囲気下で、処理温度１２２５℃～１３５０℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲でウェーハを析出溶解熱処理する工程と、
    　析出溶解熱処理工程後に、スライスされたウェーハにＨ２及び／又はＡｒによる非酸化性雰囲気下で、１１００℃以上で３０ｍｉｎ以上の高温アニール処理を施し、デバイス形成領域であるウェーハ表層のＶｏｉｄ欠陥を消滅させるＤＺ処理工程と
    　を有することを特徴とするシリコンウェーハの製造方法。
  16. 　前記析出溶解熱処理工程において、処理雰囲気として窒素を含まない非酸化性ガスと１％以上の酸素ガスの混合雰囲気を用いる請求項１４又は１５に記載のシリコンウェーハの製造方法。
  17. 　前記引き上げ工程において、初期酸素濃度Ｏｉが、１２．０×１０１７～１８×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ－ＡＳＴＭ）となるように設定される請求項１４から１６のいずれかに記載のシリコンウェーハの製造方法。
  18. 　請求項１４から１７のいずれかに記載のシリコンウェーハの製造方法により製造されたことを特徴とするシリコンウェーハ。
  19. 　請求項１８記載のシリコンウェーハであって、１０００℃、１６時間の熱処理後に、酸素析出物密度が１×１０４個／ｃｍ２以下とされるシリコンウェーハ。
  20. 　最高温度の範囲が１０５０℃以上且つシリコンの融点以下の熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンウェーハの製造方法であって、
    　シリコン単結晶をチョクラルスキー法により育成する引き上げ工程と、
    　スライスされたウェーハを鏡面加工する鏡面処理工程とを有し、
    　前記引き上げ工程において、シリコン単結晶直胴部をＧｒｏｗｎ－ｉｎ欠陥が存在しない無欠陥領域として育成し、
    　前記シリコン単結晶からスライスされたウェーハの外周部において同心円状に分布する空孔優勢な無欠陥領域であるＰｖ領域が、ウェーハ外周部からウェーハ中心に向かって、径方向２０ｍｍ以内の領域に存在せず、
    　それ以外の領域が、格子間シリコン優勢な無欠陥領域であるＰｉ領域からなるように引き上げることを特徴とするシリコンウェーハの製造方法。
  21. 　前記引き上げ工程において、ウェーハ全面が前記格子間シリコン優勢な無欠陥領域であるＰｉ領域からなるように引き上げる請求項２０に記載のシリコンウェーハの製造方法。
  22. 　前記引き上げ工程において、８００℃４時間＋１０００℃１６時間の熱処理後に、前記格子間シリコン優勢な無欠陥領域であるＰｉ領域の酸素析出物密度が１×１０１４個／ｃｍ２ 以下となるように引き上げ条件が設定される請求項２０又は２１に記載のシリコンウェーハの製造方法。
  23. 　前記引き上げ工程において、初期酸素濃度Ｏｉが、１２．０×１０１７～１４×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ－ＡＳＴＭ）となるように設定される請求項２０～２２のいずれかに記載のシリコンウェーハの製造方法。
  24. 　請求項２０～２３のいずれかに記載のシリコンウェーハの製造方法により製造されたことを特徴とするシリコンウェーハ。

     
     
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