CN108292605A - 半导体装置的制造方法和半导体装置 - Google Patents
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Abstract
使将杂质注入到碳化硅半导体层的工序高效化。提供一种制造方法，其是具备碳化硅半导体层的半导体装置的制造方法，具备杂质注入步骤：在将碳化硅半导体层的温度设为150℃以下的状态下，针对碳化硅半导体层处的杂质注入区，将杂质多次注入到不同的深度。在杂质注入步骤中，可以在将碳化硅半导体层的温度设为室温以上的状态下，针对杂质注入区，将杂质多次注入到不同的深度。
Description
技术领域
本发明涉及半导体装置的制造方法和半导体装置。
背景技术
以往，已知有使用了碳化硅(在本说明书中，有时称为SiC)的半导体装置。作为用于在SiC基板形成器件结构的杂质注入工艺，已知有离子注入法(例如，参照专利文献1)。
专利文献1：日本特开2009-252811号公报
技术问题
为了抑制离子注入时的结晶缺陷产生，将离子注入时的基板温度设定为175℃～500℃程度。通过将基板温度设为高温，能够抑制结晶缺陷的产生，但是基板的升温和降温会耗费时间。
技术方案
在本发明的第一方式中，提供具备碳化硅半导体层的半导体装置的制造方法。制造方法可以具备在将碳化硅半导体层的温度设为150℃以下的状态下，将杂质注入到碳化硅半导体层处的杂质注入区的杂质注入步骤。在杂质注入步骤中，可以针对杂质注入区，将杂质多次注入到不同的深度。
在杂质注入步骤中，可以在将碳化硅半导体层的温度设为室温以上的状态下，针对杂质注入区，将杂质多次注入到不同的深度。在杂质注入步骤中，可以在将碳化硅半导体层配置于室温气氛的状态下，针对杂质注入区，将杂质多次注入到不同的深度。
在杂质注入步骤中，可以以使杂质注入区的杂质浓度成为1.0×1016/cm3以上且5.0×1019/cm3以下的方式注入杂质。在杂质注入步骤中，可以以使杂质注入区的杂质浓度成为1.0×1018/cm3以下的方式注入杂质。
在杂质注入步骤中，注入有杂质的杂质注入区的深度方向上的杂质浓度分布可以具有多个峰和多个谷。谷之中第一谷的杂质浓度相对于峰之中第一峰的杂质浓度的比例可以为10％以上且60％以下，上述第一峰是从碳化硅半导体层的注入有杂质的注入面观察时最深的峰，上述第一谷是从注入面观察时最深的谷。
杂质浓度分布中的各个峰的在深度方向上的间隔dp可以满足下述式(3)
[数学式3]
其中，相邻的多个峰的在深度方向上深的一侧的峰的杂质浓度分布的标准偏差为σ1，相邻的多个峰的在深度方向上浅的一侧的峰的杂质浓度分布的标准偏差为σ2。
从碳化硅半导体层的注入有杂质的注入面观察时越深，杂质浓度分布中的各个峰的深度方向上的间隔可以越大。从碳化硅半导体层的注入有杂质的注入面观察时，最深的峰的杂质浓度可以高于第二深的峰的杂质浓度。
杂质注入步骤中的总剂量可以为6.0×1014/cm2以下。杂质注入步骤中的总剂量可以为1.55×1014/cm2以下。从碳化硅半导体层的注入有杂质的注入面观察时，峰之中最深的第一峰的深度可以为0.2μm以上且1.0μm以下。在杂质注入步骤之前，可以具备在碳化硅半导体层的上方形成与杂质注入区对应的形状的抗蚀剂掩模的掩模形成步骤。
在本发明的第二方式中，提供一种具备碳化硅半导体层的半导体装置。碳化硅半导体层可以具有注入有杂质的杂质注入区。杂质注入区的深度方向上的杂质浓度分布可以具有多个峰和多个谷。从碳化硅半导体层的注入有杂质注入面观察时越深，杂质浓度分布中的各个峰的深度方向上的间隔可以越大。
在杂质注入区的深度方向的杂质浓度分布中，从碳化硅半导体层的注入有杂质的注入面观察时，最深的峰的杂质浓度可以高于第二深的峰的杂质浓度。
上述的发明内容并未列举出本发明的全部特征。这些特征组的子组合也可成为发明。
附图说明
图1是示出本发明的一个实施方式的半导体装置100的概要的截面图。
图2是示出半导体装置100的制造工序之中将杂质注入到杂质注入区20的工序的一个示例的图。
图3是示出杂质注入区20的深度方向上的杂质浓度分布的一个示例的图。
图4是示出向杂质注入区20注入的杂质的总剂量与杂质注入区20的薄层电阻之间的关系的图。
图5是示出实施例和比较例中的杂质浓度分布的图。
图6是示出实施例和比较例的杂质注入区20处的结晶缺陷的示意图。
图7是示出比较例的半导体装置的制造工序之中将杂质注入到杂质注入区的工序的一个示例的图。
图8是对比较例和实施例的杂质注入工序中的制造效率进行比较的图。
符号说明
10…SiC半导体层
12…电极
20…杂质注入区
22…峰
24…谷
100…半导体装置
具体实施方式
以下，通过发明的实施方式对本发明进行说明，但以下的实施方式不限定权利要求书所涉及的发明。另外，在实施方式中所说明的特征的全部组合未必都是发明的解决方案所必须的。
图1是示出本发明的一个实施方式的半导体装置100的概要的截面图。半导体装置100具备SiC半导体层10。SiC半导体层10可以是SiC基板的至少一部分，也可以是通过外延法等形成于基板上的半导体层。
半导体装置100作为二极管、晶体管或其他半导体元件而发挥功能。本示例的半导体装置100是肖特基势垒二极管，具备SiC半导体层10和电极12。在其他示例中，半导体装置100是使SiC层外延生长于注入有杂质的SiC层的上方而形成的IEMOS(Implantation andEpitaxial Metal Oxide Semiconductor：注入和外延金属氧化物半导体)。但是，半导体装置100不限定于这些示例。应予说明，在图1中，仅示出了半导体装置100的上表面附近，并省略了其他部分。
本示例的SiC半导体层10为SiC基板。SiC半导体层10具备注入有杂质的杂质注入区20。杂质注入区20作为半导体装置100处的预定的杂质区而发挥功能。例如杂质注入区20可以作为n型区而发挥功能，也可以作为p型区而发挥功能。与导电型对应的杂质被注入到杂质注入区20。更具体地说，杂质注入区20可以作为晶体管的发射区、集电区、源区或漏区而发挥功能，可以作为MOS晶体管的基区(沟道区)而发挥功能，也可以作为二极管的阳极区或阴极区而发挥功能。
在本示例中，杂质注入区20作为二极管的阳极区或阴极区而发挥功能。本示例的杂质注入区20形成于与电极12接触的区域。本示例的电极12形成于SiC半导体层10的上表面，是与杂质注入区20形成肖特基结的肖特基电极。作为一个示例，电极12由铂(Pt)形成。应予说明，将在SiC半导体层10中与形成有电极12的上表面垂直的方向称为深度方向。
图2是示出半导体装置100的制造工序之中将杂质注入到杂质注入区20的工序的一个示例的图。本示例的注入杂质的工序在形成电极12之前进行。首先，在掩模形成步骤S200中，在SiC半导体层10的上表面，形成被图案化为与杂质注入区20对应的形状的掩模。在本示例的掩模形成步骤S200中，在SiC半导体层10的整个上表面形成掩模层之后，通过曝光和显影等工序使掩模层图案化。本示例中的掩模为抗蚀剂掩模。
接着，在杂质注入步骤S202中，在将SiC半导体层10的温度设为150℃以下的状态下，针对SiC半导体层10的杂质注入区20，将杂质多次注入到不同的深度。在杂质注入步骤S202中，将SiC半导体层10的上表面作为注入面，将杂质注入到杂质注入区20。
在杂质注入步骤S202中，由于将SiC半导体层10的温度设为150℃以下，因此能够缩短SiC半导体层10的升温和降温时间。因此，能够提高半导体装置100的生产效率。杂质注入步骤S202中的SiC半导体层10的温度可以为120℃以下，也可以为100℃以下。
杂质注入步骤S202中的SiC半导体层10的温度可以为室温以上。室温是指配置有离子注入装置的空间的温度，例如为20℃以上且30℃以下程度的温度。
在本示例的杂质注入步骤S202中，在将SiC半导体层10配置于室温气氛中的状态下，针对杂质注入区20，将杂质多次注入到不同的深度。在杂质注入步骤S202中，可以从深的一侧起依次将杂质注入到各个深度，也可以从浅的一侧起依次将杂质注入到各个深度。
应予说明，通过将杂质注入到SiC半导体层10，可以使SiC半导体层10的温度上升。即使SiC半导体层10的温度因杂质注入而上升，也可以对SiC半导体层10的温度进行控制，使SiC半导体层10的温度成为150℃以下。由此，能够缩短SiC半导体层10的升温和降温时间。
应予说明，将杂质注入步骤S202中的SiC半导体层10的温度设为150℃以下。因此，可以使用耐热性较低的抗蚀剂作为形成于SiC半导体层10的上表面的掩模。在高温状态下将杂质注入到SiC半导体层10的情况下，必须使用氧化膜等耐热性高的掩模。然而，如果将氧化膜等用作掩模，则掩模形成步骤S200的工序数量会增多。例如，必须在形成氧化膜、且在氧化膜上使抗蚀剂图案化、蚀刻氧化膜、剥离抗蚀剂之后，注入杂质。
对此，在本示例中，由于能够使用抗蚀剂掩模作为杂质注入用的掩模，因此能够削减掩模形成步骤S200的工序数量。因此，半导体装置100的制造效率进一步提高。
接着，在剥离步骤S204中，剥离抗蚀剂掩模。在剥离步骤S204中，可以通过灰化来剥离抗蚀剂掩模。
应予说明，在杂质注入步骤S202中，优选通过控制杂质的总剂量等，来抑制在杂质注入时的结晶缺陷的产生。由此，即使在150℃以下的温度下将杂质注入到SiC半导体层10，也能够缓和SiC半导体层10处的结晶缺陷的增加。
图3是示出杂质注入区20的深度方向上的杂质浓度分布的一个示例的图。在图3中，将从SiC半导体层10的杂质注入面观察到的深度设为横轴，将对数的杂质浓度设为纵轴。在本示例中，针对杂质注入区20，改变深度而注入了三次杂质离子。
杂质注入区20处的杂质浓度分布可以近似于以设定的注入深度处的浓度作为顶点而成的高斯分布。在本示例中，由于改变深度而三次注入了杂质离子，因此三个高斯分布重叠，在杂质浓度分布中，形成三个峰22和两个谷24。峰是杂质浓度显示极大值的点，谷是在两个峰之间杂质浓度显示极小值的点。
在图3中，从杂质注入面观察时，从最深的峰22起朝向注入面依次为第一峰22-1、第二峰22-2、第三峰22-3。另外，从杂质注入面观察时，从最深的谷24起朝向注入面依次为第一谷24-1、第二谷24-2。
在杂质注入区20作为发射区等杂质区而发挥功能的情况下，通常以使深度方向上的杂质浓度分布尽可能成为均一的方式注入杂质。例如，通过沿深度方向以短的间隔多次注入杂质，从而形成均一的杂质浓度分布。然而，如果设置为多次注入杂质而形成均一的杂质浓度分布，则结晶缺陷会增大。
在本示例中，在满足预定的电特性的条件下，使杂质注入区20处的杂质浓度分布的均一性缓和。总之，相对于峰22的杂质浓度，在一定的范围内使谷24的杂质浓度降低。由此，总剂量或杂质注入次数减少，即使在低温下注入杂质，结晶缺陷的增大也得到抑制。
应予说明，优选以使杂质注入区20的杂质浓度成为1.0×1016/cm3以上且5.0×1019/cm3以下的方式注入杂质。杂质注入区20的杂质浓度是各个峰22处的杂质浓度P1～P3和各个谷24处的杂质浓度V1～V2。即，优选所有的峰22和谷24处的杂质浓度在上述的范围内。
如果杂质浓度过低，则杂质注入区20变得不具有预定的电特性。另外，如果杂质浓度过高，则总剂量增大而结晶缺陷会增大。在其他示例中，也可以以使杂质注入区20的杂质浓度成为1.0×1018/cm3以下的方式注入杂质。由此，能够进一步降低总剂量。
另外，第一谷24-1的杂质浓度V1相对于第一峰22-1的杂质浓度P1的比例优选为10％以上且60％以下。第一峰22-1是从杂质注入面观察时多个峰22之中最深的峰22。第一谷24-1是从杂质注入面观察时多个谷24之中最深的谷24。如果第一谷24-1的杂质浓度V1的比例过低，则杂质注入区20处的杂质分布的偏离变大，电场分布的偏离变大。因此，在杂质注入区20内，产生电流和/或电荷易于集中的部分和难以集中的部分，存在半导体装置100的耐压会降低的可能性。另外，如果第一谷24-1的杂质浓度V1的比例过高，则无法降低总剂量或杂质注入次数而导致结晶缺陷会增大。
第一谷24-1的杂质浓度V1相对于P1的比例的下限可以为20％，也可以为30％。另外，第一谷24-1的杂质浓度V1相对于P1的比例的上限可以为50％，也可以为40％。
另外，优选其他谷24的杂质浓度相对于在深的一侧相邻的峰22的杂质浓度也为10％以上且60％以下。该比例的下限可以为20％，也可以为30％。该比例的上限可以为50％，也可以为40％。
另外，杂质注入区20处的各个峰22的在深度方向上的间隔通过下述的式(1)求出。
[数学式1]
将相邻的峰22之间距离设为dp，将谷24的杂质浓度相对于在位于相邻的峰22之间的谷24中在深的一侧相邻的峰22的杂质浓度的比例设为a，将相邻的峰22的杂质浓度分布的各个标准偏差设为σ1(在深度方向上深的一侧)和σ2(在深度方向上浅的一侧)。应予说明，杂质浓度的标准偏差由离子种类和加速电压决定。
在图3的示例中，将第一峰22-1的深度位置设为D1，将第二峰22-2的深度位置设为D2，将第三峰22-3的深度位置设为D3。D1与D2之间相当于各峰22的间隔D1-D2，D2与D3之间相当于各峰22的间隔D2-D3。上述的式(1)的dp相当于间隔D1-D2和间隔D2-D3。将上述的式(1)的间隔dp设为间隔D1-D2的情况下，比例a表示第一谷24-1的杂质浓度V1相对于第一峰22-1的杂质浓度P1的比例。标准偏差σ1表示峰22-1的杂质浓度分布的标准偏差，标准偏差σ2表示峰22-2的杂质浓度分布的标准偏差。
另外，根据上述的式(1)，相邻的峰之间的谷24的杂质浓度V相对于相邻的峰22的在深度方向上深的一侧的峰22的杂质浓度P的比例a成为下述的式(2)。
[数学式2]
相邻的峰22之间的谷24的杂质浓度V相对于相邻的峰22的在深度方向上深的一侧的峰22的杂质浓度P的比例a优选为10％以上且60％以下，间隔dp满足下述的式(3)。
[数学式3]
作为一个示例，在图3中示出离子种类为Al的示例。在第一峰22-1的加速电压为150eV的情况下，σ1为0.04938，在第二峰22-2的加速电压为30eV的情况下，σ2为0.01388。根据上述的式(2)、式(3)，为了使相邻的峰之间的谷24的杂质浓度V相对于相邻的峰22的在深度方向上深的一侧的峰22的杂质浓度P的比例a为10％以上且60％以下，杂质注入区20处的间隔dp(间隔D1-D2)成为0.06μm以上且0.13μm以下。
另外，在第一峰22-1的加速电压为350eV的情况下，σ1为0.08422，在第二峰22-2的加速电压为150eV的情况下，σ2为0.04938。根据上述的式(2)、式(3)，为了使相邻的峰之间的谷24的杂质浓度V相对于相邻的峰22的在深度方向上深的一侧的峰22的杂质浓度P的比例a为10％以上且60％以下，杂质注入区20处的间隔dp(间隔D1-D2)成为0.13μm以上且0.28μm以下。
在本示例中，示出了第一峰22-1和第二峰22-2的示例，但对于其他峰22与谷24的间隔也同样地能够通过上述的式(1)、式(2)和式(3)来设定。通过将各峰22的间隔设为满足上述的式(3)的范围，能够抑制在杂质注入区20内产生电流和/或电荷等易于集中的部分和难以集中的部分，并使峰22的数量减少。应予说明，峰22和谷24的数量可以根据形成的杂质注入区20的深度而改变。
另外，从杂质注入面观察时越深，杂质浓度分布处的各个峰22在深度方向上的间隔可以变得越大。在本示例中，第一峰22-1与第二峰22-2的间隔D1-D2大于第二峰22-2与第三峰22-3的间隔D2-D3。从杂质注入面观察时，越是深的峰22，杂质的射程变得越大，杂质所注入的深度的偏差也越大。
即，越是深的峰22，越具有近似于平缓的高斯分布的杂质浓度分布。因此，在较深的峰22中，即使增大峰22的间隔，也能够维持相邻的谷24的杂质浓度，易于保持杂质浓度分布的均一性。即，通过增大深的位置的峰22的间隔，能够保持杂质浓度分布的均一性，并且减少杂质注入的阶段数。
作为一个示例，第一峰22-1、第二峰22-2和第三峰22-3的深度可以是从杂质注入面观察时为1.0μm以下。另外，作为一个示例，第一峰22-1的深度可以是从杂质注入面观察时为0.2μm以上且1.0μm以下。第一峰22-1的深度也可以是0.3μm以上且0.5μm以下。
第二峰22-2的深度可以为0.1μm以上且0.3μm以下。第三峰22-3的深度可以为0μm以上且0.1μm以下。
另外，从杂质注入面观察时，最深的第一峰22-1的杂质浓度P1可以高于第二深的第二峰22-2的杂质浓度P2。如上所述，越是深的峰22，在杂质所注入的深度越产生偏差，因此峰22处的杂质浓度被整体平均化，极大值易于降低。对此，通过将最深的峰22的杂质浓度设定得高，能够抑制该峰22的杂质浓度变得比其他峰22的杂质浓度小的情况。因此，易于保持杂质浓度分布的均一性。
图4是示出向杂质注入区20注入的杂质的总剂量与杂质注入区20的薄层电阻之间的关系的图。在图4的示例中，根据霍尔测量的结果，判断是否是作为半导体元件所适宜的薄层电阻。图4中的纵轴对应于霍尔测量的对称因子的最大值。如果该最大值为1.5以下，则是作为半导体元件所适宜的薄层电阻。应予说明，图4中的纵轴的最小值为1。另外，在本示例中，使用了铝离子作为杂质。但是，氮、磷、砷、硼等其他杂质也是同样。另外，将SiC半导体层10载置于室温气氛而注入了杂质。
如图4所示，如果总剂量超过6.0×1014/cm2，则薄层电阻超过适宜的值。因此，向杂质注入区20注入的杂质的总剂量优选为6.0×1014/cm2。向杂质注入区20注入的杂质的总剂量可以为1.55×1014/cm2。在此情况下，结晶缺陷几乎不增加，或者与总剂量为6.0×1014/cm2的情况相比，结晶缺陷非常少。应予说明，总剂量的下限可以为1.0×1011/cm2，可以为1.0×1012/cm2，也可以为1.0×1013/cm2。
图5是示出实施例和比较例中的杂质浓度分布的图。图5中的纵轴为对数轴。在实施例中，将SiC半导体层10配置于室温气氛中，将铝离子注入到三阶段的深度。在比较例中，在将SiC半导体层10加热到500℃的状态下，将铝离子注入到五阶段的深度。在每个实施例和比较例中，总剂量均为1.7×1013/cm2。
如图5所示，在实施例的各峰22的位置处，实施例示出了比比较例高的杂质浓度。另一方面，在谷24的位置处，实施例示出了比比较例低的杂质浓度。
图6是示出实施例和比较例的杂质注入区20处的结晶缺陷的示意图。杂质注入区20中的黑圆点表示结晶缺陷。在图6中，示意性地示出杂质注入区20的截面的透射电子显微镜照片。如图6所示，在室温气氛下三阶段注入了杂质的实施例中，谷24的区域处的结晶缺陷的产生得到了抑制。另外，在除谷24以外的区域，结晶缺陷也比较少。如图6所示，即使杂质的总剂量相等，通过减少杂质的注入阶段数量，能够抑制结晶缺陷的产生。
图7是示出比较例的半导体装置的制造工序之中将杂质注入到杂质注入区的工序的一个示例的图。在比较例中，由于将SiC半导体层加热到500℃左右而注入杂质，因此必须形成耐热性高的掩模。首先，在掩模氧化步骤S702中，将SiC半导体层的上表面氧化而形成氧化膜。
接着，在图案化步骤S704中，在氧化膜上形成抗蚀剂，通过曝光和显影等使抗蚀剂图案化。接着，在蚀刻步骤S706中，将抗蚀剂作为掩模并对氧化膜进行蚀刻。接着，在剥离步骤S708中，除去氧化膜上的抗蚀剂。
接着，在杂质注入步骤S710中，在将SiC半导体层加热到500℃左右的状态下，将氧化膜作为掩模，将杂质注入到SiC半导体层。注入杂质后，将SiC半导体层降温至室温。接着，在掩模除去步骤S712中，除去氧化膜掩模。
如此，在比较例的半导体装置，由于在高温下注入杂质，因此升温和降温会耗费时间。另外，由于将耐热性高的氧化膜等用作掩模，因此使掩模图案化的工序也会耗费时间。
对此，在图2所示的半导体装置100的制造工序中，使SiC半导体层10没有升温和降温的时间或者升温和降温的时间非常短。另外，由于能够将耐热性低的抗蚀剂用作掩模，因此使掩模图案化的工序也能够在短时间完成。因此，能够提高半导体装置100的制造效率。
图8是对比较例和实施例的杂质注入工序中的制造效率进行比较的图。图8的纵轴示出了在使用了同等的装置的情况下，在单位期间内能够实施杂质注入工序的半导体装置的数量。如图8所示，实施例的半导体装置100与比较例的半导体装置相比，能够以成倍程度的效率实施杂质注入工序。
以上，使用实施方式说明了本发明，但本发明的技术范围不限于上述实施方式中记载的范围。对本领域技术人员来说显而易见的是，可以对上述实施方式进行多种变更或者改进。根据权利要求的记载，进行了这样的变更或者改进而得到的形态也可包含于本发明的技术的范围中是显而易见的。
应注意的是，权利要求书、说明书及附图中所示的方法中的动作、次序、步骤、以及工序等各处理的执行顺序只要没有特别明确表示为“之前”、“在……以前”等，或者，没有在后续处理中使用之前处理的结果，就可以以任意的顺序实现。对于权利要求书、说明书及附图中的工作流程而言，即使为了便于说明而使用“首先”、“接着”等进行了说明，也并不意味着必须按照该顺序进行实施。
权利要求书(按照条约第19条的修改)
1.一种制造方法，其是具备碳化硅半导体层的半导体装置的制造方法，其特征在于，
具备杂质注入步骤，在所述杂质注入步骤中，在将所述碳化硅半导体层的温度设为150℃以下的状态下，针对所述碳化硅半导体层处的杂质注入区，将杂质多次注入到不同的深度。
2.根据权利要求1所述的制造方法，其特征在于，在所述杂质注入步骤中，在将所述碳化硅半导体层的温度设为室温以上的状态下，针对所述杂质注入区，将杂质多次注入到不同的深度。
3.根据权利要求2所述的制造方法，其特征在于，在所述杂质注入步骤中，在将所述碳化硅半导体层配置于室温气氛的状态下，针对所述杂质注入区，将杂质多次注入到不同的深度。
4.根据权利要求1～3中任一项所述的制造方法，其特征在于，在所述杂质注入步骤中，以使所述杂质注入区的杂质浓度成为1.0×1016/cm3以上且5.0×1019/cm3以下的方式注入杂质。
5.根据权利要求4所述的制造方法，其特征在于，在所述杂质注入步骤中，以使所述杂质注入区的杂质浓度成为1.0×1018/cm3以下的方式注入杂质。
6.根据权利要求4或5所述的制造方法，其特征在于，在所述杂质注入步骤中，注入有所述杂质的所述杂质注入区的深度方向上的杂质浓度分布具有多个峰和多个谷，
所述多个谷之中第一谷的杂质浓度相对于所述多个峰之中第一峰的杂质浓度的比例为10％以上且60％以下，所述第一峰是从所述碳化硅半导体层的注入有所述杂质的注入面观察时最深的峰，所述第一谷是从所述注入面观察时最深的谷。
7.根据权利要求6所述的制造方法，其特征在于，在所述杂质注入步骤中，注入有所述杂质的所述杂质注入区的深度方向上的杂质浓度分布具有多个峰和多个谷，
所述杂质浓度分布中的各个峰的深度方向上的间隔dp满足下述式(3)，
[数学式3]
其中，相邻的所述多个峰的在所述深度方向上深的一侧的峰的所述杂质浓度分布的标准偏差为σ1，相邻的所述多个峰的在深度方向上浅的一侧的峰的所述杂质浓度分布的标准偏差为σ2。
8.根据权利要求1～7中任一项所述的制造方法，其特征在于，在所述杂质注入步骤中，注入有所述杂质的所述杂质注入区的深度方向上的杂质浓度分布具有多个峰和多个谷，
从所述碳化硅半导体层的注入有所述杂质的注入面观察时越深，所述杂质浓度分布中的各个峰的深度方向上的间隔越大。
9.根据权利要求1～8中任一项所述的制造方法，其特征在于，在所述杂质注入步骤中，注入有所述杂质的所述杂质注入区的深度方向上的杂质浓度分布具有多个峰和多个谷，
从所述碳化硅半导体层的注入有所述杂质的注入面观察时，最深的峰的杂质浓度高于第二深的峰的杂质浓度。
10.根据权利要求1～9中任一项所述的制造方法，其特征在于，所述杂质注入步骤中的总剂量为6.0×1014/cm2以下。
11.根据权利要求10所述的制造方法，其特征在于，所述杂质注入步骤中的总剂量为1.55×1014/cm2以下。
12.根据权利要求1～11中任一项所述的制造方法，其特征在于，在所述杂质注入步骤中，注入有所述杂质的所述杂质注入区的深度方向上的杂质浓度分布具有多个峰和多个谷，
从所述碳化硅半导体层的注入有所述杂质的注入面观察时，所述多个峰之中最深的第一峰的深度为0.2μm以上且1.0μm以下。
13.根据权利要求1～12中任一项所述的制造方法，其特征在于，在所述杂质注入步骤之前，具备掩模形成步骤，在所述掩模形成步骤中，在所述碳化硅半导体层的上方形成与所述杂质注入区对应的形状的抗蚀剂掩模。
14.一种半导体装置，其具备碳化硅半导体层，其特征在于，
所述碳化硅半导体层具有注入有杂质的杂质注入区，
所述杂质注入区的深度方向上的杂质浓度分布具有多个峰和多个谷，
从所述碳化硅半导体层的注入有所述杂质的注入面观察时越深，所述杂质浓度分布中的各个峰的深度方向上的间隔越大。
15.根据权利要求14所述的半导体装置，其特征在于，在所述杂质注入区的深度方向的杂质浓度分布中，从所述碳化硅半导体层的注入有所述杂质的注入面观察时，最深的峰的杂质浓度高于第二深的峰的杂质浓度。
16.根据权利要求1～13中任一项所述的制造方法，其特征在于，以使通过所述杂质注入步骤注入而成的所有的峰和谷处的杂质浓度均成为1.0×1016/cm3以上且5.0×1019/cm3以下的方式注入杂质。
17.根据权利要求14或15所述的半导体装置，其特征在于，在所述杂质注入区的深度方向的杂质浓度分布中，所有的峰和谷处的杂质浓度均为1.0×1016/cm3以上且5.0×1019/cm3以下。
18.根据权利要求14或15所述的半导体装置，其特征在于，所述杂质注入区的深度方向上的杂质浓度分布具有多个峰和多个谷，
所述多个谷之中第一谷的杂质浓度相对于所述多个峰之中第一峰的杂质浓度的比例为10％以上且60％以下，所述第一峰是从所述碳化硅半导体层的注入有所述杂质的注入面观察时最深的峰，所述第一谷是从所述注入面观察时最深的谷。
19.根据权利要求14或15所述的半导体装置，其特征在于，所述杂质注入区的深度方向上的杂质浓度分布具有多个峰和多个谷，
从所述碳化硅半导体层的注入有所述杂质的注入面观察时，所述多个峰之中最深的第一峰的深度为0.2μm以上且1.0μm以下。
Claims (15)
1.一种制造方法，其是具备碳化硅半导体层的半导体装置的制造方法，其特征在于，
具备杂质注入步骤，在所述杂质注入步骤中，在将所述碳化硅半导体层的温度设为150℃以下的状态下，针对所述碳化硅半导体层处的杂质注入区，将杂质多次注入到不同的深度。
2.根据权利要求1所述的制造方法，其特征在于，在所述杂质注入步骤中，在将所述碳化硅半导体层的温度设为室温以上的状态下，针对所述杂质注入区，将杂质多次注入到不同的深度。
3.根据权利要求2所述的制造方法，其特征在于，在所述杂质注入步骤中，在将所述碳化硅半导体层配置于室温气氛的状态下，针对所述杂质注入区，将杂质多次注入到不同的深度。
4.根据权利要求1～3中任一项所述的制造方法，其特征在于，在所述杂质注入步骤中，以使所述杂质注入区的杂质浓度成为1.0×1016/cm3以上且5.0×1019/cm3以下的方式注入杂质。
5.根据权利要求4所述的制造方法，其特征在于，在所述杂质注入步骤中，以使所述杂质注入区的杂质浓度成为1.0×1018/cm3以下的方式注入杂质。
6.根据权利要求4或5所述的制造方法，其特征在于，在所述杂质注入步骤中，注入有所述杂质的所述杂质注入区的深度方向上的杂质浓度分布具有多个峰和多个谷，
所述多个谷之中第一谷的杂质浓度相对于所述多个峰之中第一峰的杂质浓度的比例为10％以上且60％以下，所述第一峰是从所述碳化硅半导体层的注入有所述杂质的注入面观察时最深的峰，所述第一谷是从所述注入面观察时最深的谷。
7.根据权利要求6所述的制造方法，其特征在于，在所述杂质注入步骤中，注入有所述杂质的所述杂质注入区的深度方向上的杂质浓度分布具有多个峰和多个谷，
所述杂质浓度分布中的各个峰的深度方向上的间隔dp满足下述式(3)，
[数学式3]
其中，相邻的所述多个峰的在所述深度方向上深的一侧的峰的所述杂质浓度分布的标准偏差为σ1，相邻的所述多个峰的在深度方向上浅的一侧的峰的所述杂质浓度分布的标准偏差为σ2。
8.根据权利要求1～7中任一项所述的制造方法，其特征在于，在所述杂质注入步骤中，注入有所述杂质的所述杂质注入区的深度方向上的杂质浓度分布具有多个峰和多个谷，
从所述碳化硅半导体层的注入有所述杂质的注入面观察时越深，所述杂质浓度分布中的各个峰的深度方向上的间隔越大。
9.根据权利要求1～8中任一项所述的制造方法，其特征在于，在所述杂质注入步骤中，注入有所述杂质的所述杂质注入区的深度方向上的杂质浓度分布具有多个峰和多个谷，
从所述碳化硅半导体层的注入有所述杂质的注入面观察时，最深的峰的杂质浓度高于第二深的峰的杂质浓度。
10.根据权利要求1～9中任一项所述的制造方法，其特征在于，所述杂质注入步骤中的总剂量为6.0×1014/cm2以下。
11.根据权利要求10所述的制造方法，其特征在于，所述杂质注入步骤中的总剂量为1.55×1014/cm2以下。
12.根据权利要求1～11中任一项所述的制造方法，其特征在于，在所述杂质注入步骤中，注入有所述杂质的所述杂质注入区的深度方向上的杂质浓度分布具有多个峰和多个谷，
从所述碳化硅半导体层的注入有所述杂质的注入面观察时，所述多个峰之中最深的第一峰的深度为0.2μm以上且1.0μm以下。
13.根据权利要求1～12中任一项所述的制造方法，其特征在于，在所述杂质注入步骤之前，具备掩模形成步骤，在所述掩模形成步骤中，在所述碳化硅半导体层的上方形成与所述杂质注入区对应的形状的抗蚀剂掩模。
14.一种半导体装置，其具备碳化硅半导体层，其特征在于，
所述碳化硅半导体层具有注入有杂质的杂质注入区，
所述杂质注入区的深度方向上的杂质浓度分布具有多个峰和多个谷，
从所述碳化硅半导体层的注入有所述杂质的注入面观察时越深，所述杂质浓度分布中的各个峰的深度方向上的间隔越大。
15.根据权利要求14所述的半导体装置，其特征在于，在所述杂质注入区的深度方向的杂质浓度分布中，从所述碳化硅半导体层的注入有所述杂质的注入面观察时，最深的峰的杂质浓度高于第二深的峰的杂质浓度。
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Families Citing this family (2)
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|---|---|---|---|---|
| JP2020013905A (ja) * | 2018-07-18 | 2020-01-23 | 住友重機械イオンテクノロジー株式会社 | イオン注入方法およびイオン注入装置 |
| WO2022107368A1 (ja) * | 2020-11-17 | 2022-05-27 | 富士電機株式会社 | 半導体装置の製造方法および半導体装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20010046757A1 (en) * | 2000-05-23 | 2001-11-29 | Kunimasa Takahashi | Method for fabricating semiconductor device |
| WO2010109873A1 (ja) * | 2009-03-25 | 2010-09-30 | 株式会社Sumco | シリコンウェーハおよびその製造方法 |
| JP4581270B2 (ja) * | 2001-03-05 | 2010-11-17 | 住友電気工業株式会社 | ＳｉＣ半導体のイオン注入層及びその製造方法 |
| CN103946985A (zh) * | 2011-12-28 | 2014-07-23 | 富士电机株式会社 | 半导体装置及半导体装置的制造方法 |
| CN105637646A (zh) * | 2013-10-28 | 2016-06-01 | 富士电机株式会社 | 碳化硅半导体装置及其制造方法 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2681472B1 (fr) * | 1991-09-18 | 1993-10-29 | Commissariat Energie Atomique | Procede de fabrication de films minces de materiau semiconducteur. |
| JPH07105902A (ja) * | 1993-09-30 | 1995-04-21 | Sony Corp | イオン注入装置 |
| JP2001015760A (ja) * | 1999-06-30 | 2001-01-19 | Seiko Epson Corp | 薄膜トランジスタの製造方法、アクティブマトリクス基板の製造方法及び電気光学装置の製造方法 |
| SG144883A1 (en) * | 2007-01-29 | 2008-08-28 | Silicon Genesis Corp | Method and structure using selected implant angles using a linear accelerator process for manufacture of free standing films of materials |
| JP4935741B2 (ja) | 2008-04-02 | 2012-05-23 | 三菱電機株式会社 | 炭化珪素半導体装置の製造方法 |
| JP2010205922A (ja) * | 2009-03-03 | 2010-09-16 | Canon Anelva Corp | 基板熱処理装置及び基板の製造方法 |
| JP5556293B2 (ja) * | 2010-03-25 | 2014-07-23 | 富士電機株式会社 | 超接合半導体装置の製造方法 |
| CA2795157C (en) * | 2010-04-01 | 2015-11-24 | Teva Pharmaceutical Industries Ltd. | Raltegravir salts and crystalline forms thereof |
| CN104584221B (zh) * | 2013-02-13 | 2017-04-19 | 富士电机株式会社 | 半导体装置 |
| JP2014236120A (ja) * | 2013-06-03 | 2014-12-15 | トヨタ自動車株式会社 | 半導体装置及びその製造方法 |
| JP2015225934A (ja) * | 2014-05-27 | 2015-12-14 | サンケン電気株式会社 | 半導体装置 |
| CN107851584B (zh) * | 2016-02-23 | 2021-06-11 | 富士电机株式会社 | 半导体装置 |
| CN109417093B (zh) * | 2017-01-17 | 2021-08-31 | 富士电机株式会社 | 半导体装置 |
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20010046757A1 (en) * | 2000-05-23 | 2001-11-29 | Kunimasa Takahashi | Method for fabricating semiconductor device |
| JP4581270B2 (ja) * | 2001-03-05 | 2010-11-17 | 住友電気工業株式会社 | ＳｉＣ半導体のイオン注入層及びその製造方法 |
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