DE112013006649T5 - Halbleitereinrichtung und Herstellungsverfahren derselben - Google Patents

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Yasuhiro Hirabayashi
Toru Onishi
Katsuhiko Nishiwaki
Jun Saito
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Abstract

Unter Verwendung eines SOI Substrats, in dem eine vordere Oberflächenseitenhalbleiterschicht, eine Isolationsschicht, und eine hintere Oberflächenseitenhalbleiterschicht in dieser Reihenfolge geschichtet sind, werden vertikale Halbleitereinrichtungen in Massen produziert, wobei die Halbleiterschichtdicke gesteuert wird. Ein Prozess, der auf der vorderen Oberfläche des SOI Substrats auszuführen ist, wird auf der vorderen Oberfläche ausgeführt. Eine hintere Oberfläche des SOI Substrats wird geätzt, sodass die hintere Oberflächenseitenhalbleiterschicht und die Isolationsschicht entfernt werden und eine hintere Oberfläche der vorderen Oberflächenhalbleiterschicht offen liegt. Ein Prozess, der auf der offen liegenden hinteren Oberfläche der vorderen Oberflächenseitenhalbleiterschicht auszuführen ist, wird auf der hinteren Oberfläche ausgeführt. Eine Dicke der vorderen Oberflächenseitenhalbleiterschicht des SOI Substrats kann genau gesteuert werden, und die Halbleitereinrichtungen mit einer Halbleiterschicht mit derselben Dicke wie der Dicke der vorderen Oberflächenseitenhalbleiterschicht werden in Massen produziert. Die hintere Oberflächenseitenhalbleiterschicht und die Isolationsschicht müssen nicht in einem Bereich entfernt werden, der verschieden von einem aktiven Bereich ist, in dem eine Halbleiterstruktur gebildet ist, die als die Halbleitereinrichtung fungiert. Die vertikalen Halbleitereinrichtungen, in denen die Isolationsschicht und die hintere Oberflächenseitenhalbleiterschicht in dem aktiven Bereich entfernt sind, und die Isolationsschicht und die hintere Oberflächenseite der Halbleiterschicht in einem peripheren Spannungsfestigkeitsbereich erhalten bleiben, können in Massen produziert werden. Hochleistungshalbleitereinrichtungen können in Massen mit einer guten Ausbeute produziert werden.

Description

  • Technisches Gebiet
  • Diese Spezifikation offenbart eine Halbleitereinrichtung und ein Herstellverfahren derselben. Diese Spezifikation bezieht sich insbesondere auf eine vertikale Halbleitereinrichtung, die dadurch hergestellt wird, dass ein Halbleitersubstrat dünner gemacht wird, und ein Herstellungsverfahren derselben. Die vertikale Halbleitereinrichtung ist eine Halbleitereinrichtung, in der ein elektrischer Strom zwischen einer Oberflächenelektrode und einer hinteren Elektrode fließt, die in dem Halbleitersubstrat gebildet sind.
  • Stand der Technik
  • Eine Leistung einer vertikalen Halbleitereinrichtung wird durch eine Dicke eines Halbleitersubstrats beeinflusst. In den meisten Fällen verbessert ein dünner Machen des Halbleitersubstrats die Leistung der Halbleitereinrichtung. Das dünner gemachte Halbleitersubstrat bricht einfach und biegt sich, und ist deswegen schwierig zu handhaben. Aus diesem Grund ist es schwierig, einen Halbleiterherstellungsprozess auf dem dünner gemachten Halbleitersubstrat auszuführen und eine Halbleitereinrichtung herzustellen. Dies hat daher zu einer weiten Verbreitung einer Technik zum Durchführen eines Prozesses, bei dem angenommen wird, dass er auf der vorderen Oberfläche eines Halbleitersubstrats durchgeführt wird, auf der vorderen Oberfläche des Halbleitersubstrats, die noch nicht dünner gemacht ist, einem Fixieren eines Verstärkungsbauteils auf die bearbeitete vordere Oberfläche des Halbleitersubstrats, einem Polieren einer hinteren Oberfläche des Halbleitersubstrats, dessen vorderen Oberfläche verstärkt wurde, um so das Halbleitersubstrat dünner zu machen, einem Durchführen eines Prozesses, bei dem angenommen wird, dass er auf einer hinteren Oberfläche des Halbleitersubstrats durchzuführen ist, auf der hintere Oberfläche des dünner gemachten Halbleitersubstrats, und einem Ablösen des Verstärkungsbauteils von der vorderen Oberfläche des Halbleitersubstrats geführt.
  • Referenzliste
  • Patentdokumente
    • Patentdokument 1: Japanische Patentanmeldungsoffenlegung Nr. 2009-064825
    • Patentdokument 2: Japanische Patentanmeldungsoffenlegung Nr. 2005-317570
    • Patentdokument 3: Japanische Patentanmeldungsoffenlegung Nr. 2004-088074
    • Patentdokument 4: Japanische Patentanmeldungsoffenlegung Nr. 2000-040773
    • Patentdokument 5: Japanische Patentanmeldungsoffenlegung Nr. 2000-040711
  • Zusammenfassung der Erfindung
  • Technisches Problem
  • In dem obigen Herstellungsverfahren ist es schwierig, eine Dicke des dünner gemachten Halbleitersubstrats auf einen konstanten Wert zu steuern, wenn die hintere Oberfläche des Halbleitersubstrats poliert wird, um sie dünner zu machen. Wenn eine Gruppe von Halbleitereinrichtungen in Massen produziert werden, variiert die Dicke von jedem dünner gemachten Halbleitersubstrats jedes Mal, wenn die Halbleitereinrichtung hergestellt wird, und eine Variation in der Dicke wird groß.
  • Insbesondere ist die vordere Oberfläche des Halbleitersubstrats nicht in einem Prozessstadium flach, wenn eine Bearbeitung, die auf der vorderen Oberfläche des Halbleitersubstrats durchzuführen ist, durchgeführt wird, deswegen wird gelegentlich eine Wellenform auf der bearbeiteten vorderen Oberfläche gebildet. Wenn die Wellenform auf der vorderen Oberfläche vorhanden ist, biegt sich das Halbleitersubstrat einfach, wenn eine Bearbeitung auf einer hinteren Oberfläche durchgeführt wird, und die Dicke des Halbleitersubstrats variiert einfach, selbst innerhalb eines Halbleitersubstrats. Wenn eine Vielzahl von Halbleitereinrichtungen aus einem Halbleitersubstrat gebildet werden, ist die Variation in der Dicke selbst innerhalb einer gleichen Gruppe von Halbleitereinrichtungen groß, die gleichzeitig hergestellt wurden. Ferner bricht die Halbleitereinrichtung einfach und biegt sich, weil in dem herkömmlichen Herstellungsverfahren das Substrat als Ganzes ohne lokale Überlegungen dünner gemacht wird.
  • Dieses Verfahren offenbart ein Verfahren zum Produzieren einer Gruppe von vertikalen Halbleitereinrichtungen in Massen, wobei eine Variation in einer Dicke des Halbleitersubstrats klein ist. Diese Spezifikation offenbart ferner verbesserte Techniken, die durch Entwickeln der obigen Basistechnik erhalten wurden. In den verbesserten Techniken wird eine Leistung von jeder Halbleitereinrichtung hoch stabil in einem Bereich gemacht, der nötig ist, um die Leistung der Gruppe der Halbleitereinrichtungen durch dünner Machen in einer vorgeschriebene Dicke sicherzustellen, und eine Stärke des Halbleitersubstrats ist dadurch sichergestellt, dass das Halbleitersubstrat nicht in einem Bereich dünner gemacht wird, der nicht zu der Leistung der Halbleitereinrichtungen in Bezug steht. Auch wird in den verbesserten Techniken die Basistechnik in dem Bereich des dünner Machens verwendet.
  • Lösung des technischen Problems
  • In der in dieser Spezifikation offenbarten Basistechnik wird ein Halbleiterherstellprozess auf einem SOI Substrat ausgeführt. Das SOI Substrat ist ein geschichtetes Substrat, in dem eine vordere Oberflächenseitenhalbleiterschicht, eine Isolationsschicht, und eine hintere Oberflächenseitenhalbleiterschicht in dieser Reihe geschichtet sind, und sowohl die vordere Oberflächenseitenhalbleiterschicht als auch die hintere Oberflächenseitenhalbleiterschicht sind aus Halbleitermaterialien gebildet, die Silizium enthalten (z.B. Si oder einem SiC Einkristall). Die hintere Oberflächenseite ist eine Seite, die zum dünner Machen zu ätzen ist, und die vordere Oberflächenseite ist eine Seite, die nach dem Ätzen immer noch übrig bleibt.
  • In der in dieser Spezifikation offenbarten Basistechnik wird ein auf einer vorderen Oberfläche der vorderen Oberflächenseitenhalbleiterschicht des SOI Substrats auszuführender Prozess auf der vorderen Oberfläche durchgeführt. Dann wird eine hintere Oberfläche des SOI Substrats geätzt, und die hintere Oberflächenseitenhalbleiterschicht und die Isolationsschicht werden in zumindest einem Teil eines aktiven Bereichs, der mit der Halbleiterstruktur gebildet wird, die als eine Halbleitereinrichtung fungiert, entfernt, sodass eine hintere Oberfläche der vorderen Oberflächenseitenhalbleiterschicht offen liegt. Danach wird ein Prozess, der auf der hinteren Oberfläche der vorderen Oberflächenseitenhalbleiterschicht des SOI Substrats auszuführen ist, auf der hinteren Oberfläche durchgeführt, sodass die Halbleiterstruktur, die für die vertikale Halbleitereinrichtung nötig ist, hergestellt wird.
  • In einem Ätzschritt werden die hinteren Oberflächenseitenhalbleiterschicht und die Isolationsschicht von zumindest einem Teil des aktiven Bereichs entfernt. Das heißt, die hintere Oberflächenseitenhalbleiterschicht und die Isolationsschicht können von dem Ganzen des aktiven Bereichs und dem Ganzen des anderen Bereichs entfernt werden. Die hintere Oberflächenseitenhalbleiterschicht und die Isolationsschicht können von dem aktiven Bereich entfernt werden, und die hintere Oberflächenseitenhalbleiterschicht und die Isolationsschicht können in dem übrigen Bereich verbleiben. In manchen Fällen kann eine nötige Leistung durch dünner Machen eines Teils des aktiven Bereichs sichergestellt werden, und in diesem Fall kann die hintere Oberflächenseitenhalbleiterschicht und die Isolationsschicht von dem Teil des aktiven Bereichs entfernt werden.
  • Vor dem Ätzschritt kann eine hintere Oberfläche des SOI Substrats mechanisch poliert werden, sodass die hintere Oberflächenseitenhalbleiterschicht dünner gemacht wird. Das heißt, eine Gelegenheit des offen Legens der hinteren Oberfläche der vorderen Oberflächenseitenhalbleiterschicht kann durch das Ätzen realisiert werden, und ein mechanischer Polierschritt kann als eine Prozessstufe vor dem offen Legen angewendet werden.
  • In dem obigen Herstellungsverfahren wird ein Ätzen auf der hinteren Oberfläche des SOI Substrats durchgeführt, sodass die hintere Oberflächenseitenhalbleiterschicht und die Isolationsschicht entfernt werden und die vordere Oberflächenseitenhalbleiterschicht verbleibt. Das dünner gemachte Halbleitersubstrat wird von der vorderen Oberflächenseitenhalbleiterschicht erhalten, die nach dem Ätzen verbleibt. Abhängig von einer Ätztechnik kann ein Phänomen erhalten werden, dass die Isolationsschicht geätzt wird, aber die vordere Oberflächenseitenhalbleiterschicht nicht geätzt wird. Dadurch kann dieses Ätzverfahren verhindern, dass die vordere Oberflächenseitenhalbleiterschicht von der hinteren Oberflächenseite dünner gemacht wird. Eine Beziehung kann aufgestellt werden, sodass "eine Dicke des dünner gemachten Halbleitersubstrats" = "eine Dicke der vorderen Oberflächenseitenhalbleiterschicht des SOI Substrats".
  • Die Dicke der vorderen Oberflächenseitenhalbleiterschicht des SOI Substrats kann genau kontrolliert werden. Im Gegensatz dazu variiert die Dicke des dünner gemachten Halbleitersubstrats, das durch Polieren, um die hintere Oberfläche des Halbleitersubstrats dünner zu machen, erhalten wird, sehr. Eine Beziehung kann aufgestellt werden, sodass "eine Variation in der Dicke der vorderen Oberflächenseitenhalbleiterschicht des SOI Substrats" < "eine Variation in der Dicke des polierten und dünner gemachten Halbleitersubstrats".
  • Gemäß dem obigen Herstellungsverfahren werden die zwei technischen Elemente so kombiniert, dass eine Gruppe von vertikalen Halbleitereinrichtungen mit einer kleinen Variation in der Halbleitersubstratdicke in Massen produziert werden kann.
  • In einem Prozessstadium, der vor dem Ätzschritt ist, kann der mechanische Polierschritt durchgeführt werden, um das dünner Machen durchzuführen. Wenn das Prozessstadium des offen Legens der hinteren Oberfläche der vorderen Oberflächenseitenhalbleiterschicht durch das Ätzen durchgeführt wird, kann das Phänomen erhalten werden, dass die Isolationsschicht geätzt wird aber die vordere Oberflächenseitenhalbleiterschicht nicht geätzt wird, und die Beziehung kann aufgestellt werden, sodass "die Dicke des dünner gemachten Halbleitersubstrats" = "die Dicke der vorderen Oberflächenseitenhalbleiterschicht des SOI Substrats". Durch Implementieren des mechanischen Polierschritts in einer Kombination wird eine Zeit, die für den Prozess des dünner Machens benötigt wird, verkürzt.
  • In der in dieser Spezifikation offenbarten Basistechnik wird das Halbleitersubstrat durch Ätzen der hinteren Oberfläche des SOI Substrats und Entfernen der hinteren Oberflächenseitenhalbleiterschicht und der Isolationsschicht dünner gemacht, während die vordere Oberflächenseitenhalbleiterschicht verbleiben darf. In der Basistechnik wird ein Phänomen verwendet, bei dem die Isolationsschicht geätzt wird und die vorderen Oberflächenseitenhalbleiterschicht kaum geätzt wird, was durch die Ätztechnik mit sich gebracht wird. Die hintere Oberflächenseitenhalbleiterschicht und die Isolationsschicht können über einen ganzen Bereich des SOI Substrats entfernt werden.
  • Das Halbleitersubstrat der vertikalen Halbleitereinrichtung wird dünner gemacht, um die Leistung der Halbleitereinrichtung zu verbessern. Ein Bereich, der nötig ist, um die Leistung zu verbessern, muss nicht immer der ganze Bereich der Halbleitereinrichtung sein. Ein Restbereich muss nicht dünner gemacht werden, solange der aktive Bereich, in dem die Halbleiterstruktur gebildet ist, die als die Halbleitereinrichtung fungiert, dünner gemacht ist. Die nötige Leistung kann durch dünner Machen von nur einem Teil des aktiven Bereichs sichergestellt werden, und in diesem Fall kann der Teil des aktiven Bereichs dünner gemacht werden und der Restbereich muss nicht dünner gemacht werden.
  • Die Ätztechnik ermöglicht das Ätzen in einem begrenzten Bereich. Die hintere Oberflächenseitenhalbleiterschicht und die Isolationsschicht werden in dem begrenzten Bereich entfernt, und die hintere Oberflächenseitenhalbleiterschicht und die Isolationsschicht können in einem Bereich abgesehen von dem begrenzten Bereich verbleiben. Es wird nur der Bereich, für den das dünner Machen nötig ist, dünner gemacht, während das dicke Substrat, das noch dem dünner Machen unterzogen werden muss, in dem restlichen Bereich verbleiben kann. Wenn der restliche Bereich nicht dünner gemacht wird, dient dieser Teil als ein Verstärkungsbauteil, um so dazu beizutragen, die Stärke des Halbleitersubstrats sicherzustellen.
  • In verbesserten in dieser Spezifikation offenbarten Techniken werden die obigen zwei technischen Elemente kombiniert, und ein Bereich, bei dem es nötig ist, die Leistung zu verbessern, wird geätzt, um ihn dünner zu machen, aber der restliche Bereich wird nicht geätzt. Die verbesserten Techniken können ein Ergebnis bereitstellen, sodass die hintere Oberflächenseitenhalbleiterschicht und die Isolationsschicht, die nicht geätzt werden, verbleiben und die dünner gemachte vordere Oberflächenseitenhalbleiterschicht verstärken. Die verbesserten Techniken können Halbleitereinrichtungen in Massen produzieren, die jeweils den Bereich enthalten, um die Leistung der Halbleitereinrichtung, die dünner gemacht ist, zu verbessern, und den Bereich, bei dem es nicht nötig ist, um die Leistung zu verbessern, der eine ausreichende Dicke hat, um einen Bruch und ein Biegen des Halbleitersubstrats zu verhindern.
  • 1 illustriert eine Querschnittsstruktur eines SOI Substrats, das in einem Herstellprozess gemäß einem Ausführungsbeispiel zu verwenden ist.
  • 2 illustriert eine Querschnittsstruktur eines Prozessstadiums, in dem nötige Prozesse auf einer vorderen Oberfläche des SOI Substrats durchgeführt wurden.
  • 3 illustriert eine Querschnittsstruktur eines Prozessstadiums, bei dem ein Verstärkungsbauteil auf der vorderen Oberfläche des SOI Substrats fixiert wurde, und ein Polieren von einer hinteren Oberfläche durchgeführt wurde.
  • 4 illustriert eine Querschnittsstruktur eines Prozesszustands, in dem eine hintere Oberflächenseitenhalbleiterschicht, die nach dem Polieren übrig bleibt, und eine Isolationsschicht offen liegen.
  • 5 illustriert eine Querschnittstruktur eines Prozessstadiums, bei dem Ionen durch die Isolationsschicht implantiert wurden und ein Kollektorbereich gebildet wurde.
  • 6 illustriert eine Querschnittstruktur eines Prozessstadiums, bei dem die Isolationsschicht geätzt wurde, und eine hintere Oberfläche einer vorderen Oberflächenseitenhalbleiterschicht offen liegt.
  • 7 illustriert eine Querschnittstruktur eines Prozessstadiums, in dem eine hintere Oberflächenelektrode auf der hinteren Oberfläche der vorderen Oberflächenseitenhalbleiterschicht gebildet wurde.
  • 8 illustriert eine Querschnittstruktur eines Prozessstadiums, in dem das Verstärkungsbauteil abgelöst wurde.
  • 9 illustriert eine Beziehung zwischen einer Dicke des Halbleitersubstrats und einer Kurzschlusstoleranz.
  • 10 illustriert eine Beziehung zwischen der Dicke des Halbleitersubstrats und einer Einschaltspannung.
  • 11 illustriert Beziehungen zwischen einer Verunreinigungskonzentration und einer Tiefe in jeweiligen auf der hinteren Oberfläche auszuführenden Prozessen.
  • 12 illustriert eine Querschnittstruktur eines Prozessstadiums, in dem in einem Herstellungsverfahren gemäß einem verbesserten Ausführungsbeispiel ein Teilbereich der hinteren Oberflächenseitenhalbleiterschicht dünner gemacht wurde, und ein Restbereich nicht dünner gemacht wurde.
  • 13 illustriert eine Querschnittstruktur einer Halbleitereinrichtung, die durch das Herstellungsverfahren gemäß dem verbesserten Ausführungsbeispiel herzustellen ist.
  • 14 illustriert eine Querschnittstruktur einer Halbleitereinrichtung gemäß einem verbesserten zweiten Ausführungsbeispiel.
  • 15 illustriert eine Querschnittstruktur einer Halbleitereinrichtung gemäß einem verbesserten dritten Ausführungsbeispiel.
  • 16 illustriert eine Querschnittstruktur einer Halbleitereinrichtung gemäß einem verbesserten vierten Ausführungsbeispiel.
  • 17 illustriert eine Querschnittstruktur einer Halbleitereinrichtung gemäß einem verbesserten fünften Ausführungsbeispiel.
  • 18 illustriert eine Querschnittstruktur einer Halbleitereinrichtung gemäß einem verbesserten sechsten Ausführungsbeispiel.
  • Beschreibung von Ausführungsbeispielen
  • Merkmale von zu beschreibenden Ausführungsbeispielen werden unten zusammengefasst.
  • (Merkmal 1) Ein SOI Substrat, in dem eine vordere Oberflächenseitenhalbleiterschicht ein Si Einkristall des N-Typs ist, eine Isolationsschicht eine SiO2 Schicht ist, und eine hintere Oberflächenseitenhalbleiterschicht ein Si Einkristall ist, wird verwendet.
  • (Merkmal 2) Die hintere Oberflächenseite der Halbleiterschicht kann vom P-Typ oder vom N-Typ sein. Es gibt keine Beschränkung für ihren Leitfähigkeitstyp.
  • (Merkmal 3) Eine Verunreinigungskonzentration der vorderen Oberflächenseitenhalbleiterschicht kann auf eine Konzentration angepasst werden, die für einen Driftbereich eines IGBTs nötig ist.
  • (Merkmal 4) Ein Diffusionsbereich einer Verunreinigung des N-Typs mit hoher Konzentration wird in einer Nähe einer hinteren Oberfläche des Si Einkristalls des N-Typs gebildet, der als die vordere Oberflächenseitenhalbleiterschicht dient.
  • (Merkmal 5) Eine Verunreinigungskonzentration des Diffusionsbereichs der Verunreinigung des N-Typs mit hoher Konzentration kann auf eine Konzentration angepasst werden, die für einen Pufferbereich des IGBTs nötigt ist.
  • (Merkmal 6) Verunreinigungen des P-Typs können durch die Isolationsschicht implantiert werden, sodass sie eine Umwandlung in dem P-Typ verursachen. Die Verunreinigungskonzentration davon kann auf eine Konzentration angepasst werden, die für einen Kollektorbereich des IGBTs nötig ist. Die Verunreinigungen des P-Typs können mit einer Energie implantiert werden, bei der der Kollektorbereich in einer Nähe einer hinteren Oberfläche des Diffusionsbereichs mit einer Verunreinigung des N-Typs mit hoher Konzentration gebildet wird.
  • (Merkmal 7) Der IGBT kann in einem Bereich (einem aktiven Bereich) gebildet werden, der von einer peripheren Spannungsfestigkeitsstruktur umgeben wird.
  • (Merkmal 8) Ein IGBT und eine Diode können in dem Bereich (dem aktiven Bereich) gebildet werden, der durch die periphere Spannungsfestigkeitsstruktur umgeben wird.
  • (Merkmal 9) Der Kollektorbereich kann oder kann nicht in einem peripheren Bereich gebildet sein.
  • (Merkmal 10) Der Pufferbereich kann oder kann nicht in dem peripheren Bereich gebildet werden.
  • (Merkmal 11) Die hintere Oberflächenseitenhalbleiterschicht und die Isolationsschicht können in dem peripheren Bereich bleiben, und die hintere Oberflächenseitenhalbleiterschicht und die Isolationsschicht können in dem aktiven Bereich entfernt werden.
  • (Merkmal 12) Die hintere Oberflächenseitenhalbleiterschicht und die Isolationsschicht können in einem Teil des aktiven Bereichs entfernt werden, und die hintere Oberflächenseitenhalbleiterschicht und die Isolationsschicht können in einem Restabschnitt des aktiven Bereichs und des peripheren Bereichs verbleiben.
  • (Merkmal 13) Die periphere Spannungsfestigkeitsstruktur kann eine RESURF Schicht aufweisen.
  • (Merkmal 14) Die periphere Spannungsfestigkeitsschicht kann einen Schutzring aufweisen.
  • Ausführungsbeispiele
  • 1 illustriert eine Querschnittsstruktur eines SOI Substrats 2, bevor ein Verfahren zum Herstellen einer Halbleitereinrichtung gemäß einem ersten Ausführungsbeispiel durchgeführt wird. Für eine klare Illustration wird eine Illustration einer Schraffierung weggelassen. Das SOI Substrat 2 weist eine Struktur auf, bei der eine vordere Oberflächenseitenhalbleiterschicht 10, eine Isolationsschicht 50 und eine hintere Oberflächenseitenhalbleiterschicht 60 geschichtet sind. Die vordere Oberflächenseitenhalbleiterschicht 10 und die hintere Oberflächenseitenhalbleiterschicht 60 sind Siliziumeinkristallsubstrate, und die Isolationsschicht 50 ist aus SiO2 gebildet. Eine Dicke der vorderen Oberflächenseitenhalbleiterschicht 10 ist so dünn, dass sie einfach bricht und sich alleine biegt, aber weil die vordere Oberflächenseitenhalbleiterschicht 10 durch die dicke hintere Oberflächenseitenhalbleiterschicht 60 verstärkt wird, kann das SOI Substrat 2 einfach gehandhabt werden. Es soll hierin erwähnt werden, dass eine Dimension in einer Dickenrichtung in den Zeichnungen verschieden von einem tatsächlichen Verhältnis ist, um eine klare Illustration zu ermöglichen.
  • Verunreinigungen des N-Typs werden in die vordere Oberflächenseitenhalbleiterschicht 10 des SOI Substrats 2 eingeführt. Eine Verunreinigungskonzentration wird einer Konzentration eines Driftbereichs eines IGBTs angepasst, der letztlich herzustellen ist. Die Verunreinigungen des N-Typs einer hohen Konzentration werden in einer Nähe einer hinteren Oberfläche 10b der vorderen Oberflächenseitenhalbleiterschicht 10 eingeführt. Eine Konzentration eines Einführbereichs 14 einer Verunreinigung des N-Typs mit hoher Konzentration in der Nähe der hinteren Oberfläche passt zu einer Konzentration einer Pufferschicht des letztlich herzustellenden IGBTs. Ferner passt eine Tiefe des Einführbereichs 14 der Verunreinigung des N-Typs mit hoher Konzentration von der hinteren Oberfläche 10b zu einer Tiefe des Pufferbereichs des IGBTs, der letztlich herzustellen ist. Das SOI Substrat 2 wird durch Anbringen der vorderen Oberflächenseitenhalbleiterschicht 10 und der hinteren Oberflächenseitenhalbleiterschicht 60 hergestellt. Weil die vordere Oberflächenseitenhalbleiterschicht 10 vor dem Anbringen so bearbeitet wird, dass der Einführbereich 14 mit einer Verunreinigung des N-Typs mit hoher Konzentration gebildet wird, können die Verunreinigungskonzentration und die Tiefe frei angepasst werden. In diesem Ausführungsbeispiel erreicht der Einführbereich 14 der Verunreinigung des N-Typs mit hoher Konzentration eine Tiefe von ungefähr 12 µm von der hinteren Oberfläche 10b der vorderen Oberflächenseitenhalbleiterschicht 10, wie später mit Bezug auf 11 beschrieben wird. Ein Bezugszeichen 12 in 1 repräsentiert einen Bereich niedriger Verunreinigungskonzentration des N-Typs, der nach dem Bilden des Einführbereichs 14 der Verunreinigung des N-Typs mit hoher Konzentration verbleibt. Eine dicke Linie in der Zeichnung repräsentiert eine Grenze zwischen den Substraten, und eine dünne Linie repräsentiert eine Grenze zwischen Bereichen. Das SOI Substrat 2 in 1 kann von Substratherstellern gekauft werden.
  • 2 illustriert eine Querschnittsstruktur in einem Prozessstadium, in dem nötige Prozesse auf einer vorderen Oberfläche 2a des SOI Substrats 2 (nämlich: einer vorderen Oberfläche der vorderen Oberflächenseitenhalbleiterschicht) durchgeführt werden. In diesem Ausführungsbeispiel wird der IGBT hergestellt. Deswegen wird in diesem Prozessstadium einer Halbleiterstruktur auf einer vorderen Oberflächenseite hergestellt, die für ein Realisieren des IGBTs nötig ist. Das heißt, ein Körperbereich des P-Typs 16, ein Emitterbereich 18 des N-Typs, Grabengateelektrode 20, Körperkontaktbereiche 22 des P-Typs, eine periphere Spannungsfestigkeitsstruktur 28, eine Emitterelektrode 24 und eine Schutzschicht 26 werden hergestellt. Der Körperbereich 16 des P-Typs wird durch Implantieren von Verunreinigungen des P-Typs in einen flachen Abschnitt des Bereichs 12 niedriger Verunreinigungskonzentration des N-Typs von der vorderen Oberfläche 2a hergestellt. In 2 wird ein Bereich niedriger Verunreinigungskonzentration des N-Typs, der nach dem Bilden des Körperbereichs 16 verbleibt, durch Bezugszeichen 12a bezeichnet. Der Bereich niedriger Verunreinigungskonzentration des N-Typs 12a wird der Driftbereich. In einem Prozessstadium, in dem ein Prozess auf der vorderen Oberfläche 2a beendet ist, sind die Höhen der Emitterelektrode 24 und der Schutzschicht 26 verschieden voneinander. Das heißt, die vordere Oberfläche des SOI Substrats 2 nach dem Vordereoberflächenprozess ist nicht flach, aber dadurch kann eine Wellenform darauf vorhanden sein. Bemerkenswerterweise ist in 2 eine Illustration einer detaillierten Struktur mit einer Gateisolationsschicht, die die Grabengateelektroden 20 umgibt, und eine Zwischenlagenisolationsschicht, die die Grabengateelektroden 20 und die Emitterelektrode 24 isoliert, weggelassen.
  • 3 illustriert das SOI Substrat 2, das vertikal umgedreht ist. In einem Prozessstadium nach 3 wird ein Verstärkungsbauteil 70 an die vorderen Oberfläche des SOI Substrats 2 angeheftet, dass das Prozessstadium durchlaufen hat, in dem der Prozess auf der vorderen Oberfläche 2a beendet wurde, um so für eine Bearbeitung des dünner Machens vorbereitet zu sein, das später durchzuführen ist. Weil die vordere Oberfläche des SOI Substrats 2 in diesem Prozessstadium, in dem der Prozess auf der vorderen Oberfläche 2a beendet wurde, nicht flach ist, und die Schutzschicht 26 dicker ist, wird das Verstärkungsbauteil 70 der Schutzschicht 26 angeheftet. Es verbleibt ein Raum zwischen dem Verstärkungsbauteil 70 und der Emitterelektrode 24. Wenn das Verstärkungsbauteil 70 an eine vordere Oberfläche der Schutzschicht 26 angeheftet wurde, wird die hintere Oberflächenseitenhalbleiterschicht 60 mechanisch von einer hinteren Oberfläche 2b des SOI Substrats 2 poliert. Dieser Polierschritt endet in einem Zustand, in dem die hintere Oberflächenseitenhalbleiterschicht 60 dünner gemacht wurde. Bezugszeichen 60a in 3 repräsentiert einen polierten Bereich, der durch das Polieren entfernt wurde, und Bezugszeichen 60b repräsentiert einen Restbereich, der nach dem Polieren verbleibt.
  • Wie oben beschrieben, verbleibt der Raum zwischen dem Verstärkungsbauteil 70 und der Emitterelektrode 24. Wenn das Polieren in diesem Zustand durchgeführt wird, verformt sich das SOI Substrat 2. Das SOI Substrat 2 wird in diesem verformten Zustand poliert. Wenn das Polieren beendet ist, wird das SOI Substrat aus dem verformten Zustand freigegeben. Als ein Ergebnis wird eine polierte Oberfläche 60c des verbleibenden Bereichs 60b, die während des Polierens flach war, eine Oberfläche, die unerwünschterweise aufwärts gekrümmt ist.
  • In einem herkömmlichen Herstellungsverfahren wird das dünner Machen eines Substrats durch Polieren einer hinteren Oberfläche des Substrats durchgeführt (es soll jedoch bemerkt werden, dass das zu polierende Substrat nicht das SOI Substrat ist). Aus diesem Grund beeinflusst die Verformung des Substrats während des Polierens direkt eine Dicke des dünner gemachten Substrats. In dem herkömmlichen Herstellungsverfahren trat ein Phänomen auf, dass sich die Dicke des Substrats abhängig von einer Position der Verformung in dem Substrat änderte. In dem herkömmlichen Herstellungsverfahren hatte die Halbleitereinrichtung basierend auf einer Annahme ausgelegt zu werden, dass die Verformung des Substrats während des Polierens die Dicke des Substrats nicht einheitlich macht. Wie später beschrieben, hat dies eine Verbesserung einer Leistung einer Halbleitereinrichtung verhindert.
  • In diesem Ausführungsbeispiel wird das obige Problem dadurch adressiert, dass das dünner Machen nicht nur durch das Polieren sondern auch durch das anschließende Ätzen durchgeführt wird. 4 illustriert einen Zustand, in dem der verbleibende Bereich 60b, der nach dem Polieren verblieb, geätzt und entfernt wurde. In diesem Prozessstadium wird das Ätzen unter Verwendung eines Ätzmittels durchgeführt, das den verbleibenden Bereich 60b (Siliziumeinkristall) ätzt, aber kaum die Isolationsschicht 50 (SiO2) ätzt. Wenn eine hintere Oberfläche 50b der Isolationsschicht 50 an einer hinteren Oberfläche des SOI Substrats offen liegt, wird das Ätzen beendet. In diesem Prozessstadium ist das Problem, dass die Verformung des Substrats während des Polierens dafür sorgt, dass die polierte Oberfläche 60c des verbleibenden Bereichs 60b gekrümmt ist, gelöst. Die hintere Oberfläche 50b der Isolationsschicht 50, die auf der hinteren Oberfläche des SOI Substrats offen liegt, ist flach. Das Ätzen kann ein nasses oder trockenes Verfahren sein, solange der verbleibende Bereich 60 entfernt wird, ohne das SOI Substrat zu verformen.
  • In diesem Ausführungsbeispiel wird der durch 60a bezeichnete Bereich in 3 mechanisch poliert, damit er entfernt wird. Stattdessen kann die ganze Dicke der hinteren Oberflächenseite in der Halbleiterschicht 60 durch Ätzen entfernt werden. In einem Fall, in dem die Isolationsschicht 50 dick ist und der Polierschritt innerhalb eines Bereichs der Dicke der Isolationsschicht 50 beendet werden kann, kann das Polieren durchgeführt werden, ohne dass der verbleibende Bereich 60b verbleibt, bis die Isolationsschicht 50 offen liegt. Eine wichtige Sache ist es, das dünner Machen durchzuführen, ohne die hintere Oberfläche 10b der vorderen Oberflächenseitenhalbleiterschicht 10 zu beschädigen, und es nicht essenziell notwenig, den verbleibenden Bereich 60b zu behalten oder zu ätzen, um so die hintere Oberfläche 50b der Isolationsschicht 50 offen zu legen, ohne die hintere Oberfläche 50b zu beschädigen.
  • 5 illustriert ein Prozessstadium, in dem Ionen des P-Typs durch die Isolationsschicht 50 implantiert werden. Eine Implantationskonzentration der Ionen des P-Typs wird höher eingestellt als eine Implantationskonzentration des Einführbereichs 14 einer hohen Verunreinigungskonzentration des N-Typs. Ferner werden die Ionen des P-Typs durch eine Energie implantiert, die dafür sorgt, dass die Ionen des P-Typs in einer Nähe einer hinteren Oberfläche 14e des Einführbereichs einer hohen Verunreinigungsdichte des N-Typs 14 bleiben. Als ein Ergebnis wird die Nachbarschaft der hinteren Oberfläche 14e des Einführbereichs der hohen Verunreinigungsdichte des N-Typs 14 vom P-Typ. Dieser Bereich, der in den P-Typ umgewandelt wurde, wird ein Kollektorbereich 30. Bezugszeichen 14a in 5 repräsentiert einen Restbereich der Verunreinigungen des N-Typs, der selbst nach der Implantation der Ionen des P-Typs übrig bleibt. Der Restbereich der Verunreinigungen des N-Typs wird ein Pufferbereich 14a des IGBTs.
  • Bei den Schritten in 5 werden die Ionen des P-Typs implantiert, wobei die Isolationsschicht 50 bleibt. Wenn die Ionen in dem Zustand implantiert werden, in dem die Isolationsschicht 50 bleibt, kann eine Kontamination des Substrats, die durch ein Eindringen eines Metals in das Substrat verursacht wird, verhindert werden. Ferner illustriert der Schritt in 5 einen Fall, in dem eine Halbleitereinrichtung hergestellt wird, die ein IGBT werden soll. Wenn eine Halbleitereinrichtung, die sowohl den IGBT als auch eine Diode hat, hergestellt wird, werden Ionen des P-Typs in eine Fläche implantiert, in dem der IGBT zu bilden ist, sodass ein Kollektorbereich gebildet wird, und Ionen des N-Typs werden in eine Fläche implantiert, in der die Diode zu bilden ist, sodass ein Kathodenbereich gebildet wird. Der Ionenimplantationsschritt, der in 5 gezeigt wird, kann nach einem Entfernen der Isolationsschicht 50 ausgeführt werden.
  • 6 illustriert einen Zustand, in dem die Isolationsschicht 50 geätzt und entfernt wurde. In diesem Prozessstadium wird das Ätzen unter Verwendung eines Ätzmittels durchgeführt, das die Isolationsschicht 50 (SiO2) ätzt und kaum die vordere Oberflächenseitenhalbleiterschicht 10 (Siliziumeinkristall). Wenn die hintere Oberfläche 10b der vorderen Oberflächenseitenhalbleiterschicht 10 offen liegt, wird das Ätzen beendet. Entsprechend ist das dünner Machen des Halbleitersubstrats vollendet.
  • Gemäß dem Verfahren des dünner Machens durch Auswählen des SOI Substrats als einem zu bearbeitenden Substrat und Ätzen des SOI Substrats unter Verwendung des Ätzmittels, das die Isolationsschicht ätzt und die vordere Oberflächenseitenhalbleiterschicht kaum ätzt, sodass nur die vordere Oberflächenseitenhalbleiterschicht bleibt,
    • (1) kann die Isolationsschicht nicht auf dem dünner gemachten Halbleitersubstrat bleiben,
    • (2) die vordere Oberflächenseitenhalbleiterschicht nicht zur Zeit des dünner Machens dünner gemacht werden, und
    • (3) die hintere Oberfläche der vorderen Oberflächenseitenhalbleiterschicht kann nicht zur Zeit des dünner Machens.
  • Als ein Ergebnis des obigen kann eine Beziehung erhalten werden, dass "die Dicke des dünner gemachten Halbleitersubstrats = die Dicke der vorderen Oberflächenseitenhalbleiterschicht des SOI Substrats" ist.
  • Das SOI Substrat, bei dem die Dicke der vorderen Oberflächenseitenhalbleiterschicht genau auf einen konstanten Wert gesteuert wird, kann erhalten werden. In dem Verfahren des dünner Machens gemäß diesem Ausführungsbeispiel kann eine Variation in der Dicke des dünner gemachten Halbleitersubstrats unterdrückt werden. Ferner wird keine Schramme auf der dünner gemachten Oberfläche erzeugt.
  • 7 illustriert ein Prozessstadium, in dem eine Kollektorelektrode 32 auf der hinteren Oberfläche des dünner gemachten SOI Substrats 2 (nämlich, der hinteren Oberfläche 10b der vorderen Oberflächenseitenhalbleiterschicht 10) gebildet wird.
  • 8 illustriert ein Prozessstadium, bei dem das Verstärkungsbauteil 70 abgelöst wurde. 8 illustriert das SOI Substrat, das nochmal vertikal umgedreht wurde. In der durch das Herstellungsverfahren gemäß diesem Ausführungsbeispiel kann die Halbleitereinrichtung in Massen produziert werden, bei der eine Dicke L des Halbleitersubstrats, die zwischen der Emitterelektrode 24 und der Kollektorelektrode 32 liegt, immer so gesteuert werden, dass sie konstant ist.
  • Ein Vorteil der Unterdrückung der Variation in der Dicke des dünner gemachten Halbleitersubstrats wird beschrieben. 9 illustriert eine Beziehung zwischen der Dicke des Halbleitersubstrats und einer Kurzschlusstoleranz. Das Halbleitersubstrat wird dicker hin zu einer rechten Seite, und die Kurzschlusstoleranz wird höher hin zu einer oberen Seite. Die Kurzschlusstoleranz ist eine Toleranzkapazität, bis die Halbleitereinrichtung durchbricht, wenn ein unnormal großer Strom in der Halbleitereinrichtung fließt, und wenn die tolerierte Dosis höher ist, ist es schwieriger für die Halbleitereinrichtung, dass sie durchbricht. Die Toleranzkapazität wird durch eine Menge an Wärmeerzeugung und Wärmetransferquantität bestimmt, und es wird eine Beziehung erhalten, dass, wenn das Halbleitersubstrat dicker ist, die Kurzschlusstoleranz höher ist.
  • Bezugszeichen A in der Zeichnung repräsentiert einen unteren Grenzwert der Kurzschlusstoleranz, der technisch für die Halbleitereinrichtung nötig ist. Dies bedeutet, dass das Halbleitersubstrat zumindest dicker als B sein muss. Ein Abstand zwischen B und D repräsentiert eine Größe einer Variation in der Dicke des Halbleitersubstrats gemäß dem herkömmlichen Herstellverfahren (nämlich, in dem das Polieren und dünner Machen durchgeführt werden). Selbst wenn die Variation erzeugt wird, muss die Dicke, die gleich oder größer als B ist, erhalten werden. In dem herkömmlichen Herstellungsverfahren ist es notwenig, dass es so ausgelegt wird, dass die Dicke des dünner gemachten Halbleitersubstrats auf D eingestellt wird, und wenn das Auslegen nicht durchgeführt wird, kann der untere Grenzwert A der Kurzschlusstoleranz nicht erfüllt werden, wenn die Dicke des Halbleitersubstrats variiert. Im Gegensatz dazu repräsentiert ein Abstand zwischen B und C die Größe einer Variation in der Dicke des Halbleitersubstrats in dem Herstellungsverfahren gemäß dem Ausführungsbeispiel (nämlich, dem Verfahren des dünner Machens des Halbleitersubstrats, während die vordere Oberflächenseitenhalbleiterschicht des SOI Substrats bleibt). Wie oben beschrieben, kann gefunden werden, dass ein Designwert der Dicke des Halbleitersubstrats auf C eingestellt werden kann, weil die Variation in der Dicke des Halbleitersubstrats in dem Herstellungsverfahren gemäß dem Ausführungsbeispiel reduziert ist. Selbst wenn der Designwert von D auf C reduziert wird, kann der untere Grenzwert A der Kurzschlusstoleranz immer noch erfüllt werden.
  • Als ein Beispiel ist in dem herkömmlichen Verfahren der Abstand zwischen B und D 10 µm, und wenn B = 114 µm, D = 124 µm. In dem Ausführungsbeispiel wird der Abstand zwischen B und C 1 µm, und C = 115 µm. Der Designwert der Dicke des Halbleitersubstrats kann von 124 µm auf 115 µm reduziert werden.
  • 10 illustriert eine Beziehung zwischen der Dicke des Halbleitersubstrats und einer Einschaltspannung der Halbleitereinrichtung. Die Dicke des Halbleitersubstrats ist dicker hin zu der rechten Seite, und die Einschaltspannung ist höher hin zu der oberen Seite. Die Einschaltspannung ist eine Potenzialdifferenz zwischen einer Emitterelektrode und einer Kollektorelektrode zu einer Zeit, wenn die Halbleitereinrichtung eingeschaltet wird, und wenn die Einschaltspannung größer wird, wird ein Verlust in der Halbleitereinrichtung größer. Eine Beziehung wird hierin bereitgestellt, dass, wenn das Halbleitersubstrat dünner wird, die Einschaltspannung geringer wird. Es kann bestätigt werden, dass das dünner Machen wichtig zum Verbessern einer Leistung der Halbleitereinrichtung ist. Bezugszeichen F in der Zeichnung repräsentiert die Einschaltspannung in einem Fall des herkömmlichen Designwerts D, und Bezugszeichen E in der Zeichnung repräsentiert die Einschaltspannung in einem Fall des Designwerts C in dem Herstellungsverfahren gemäß dem Ausführungsbeispiel. Bezugszeichen G repräsentiert eine Reduktionsmenge der Einschaltspannung in dem Herstellungsverfahren gemäß dem Ausführungsbeispiel. Dabei repräsentiert G/F eine Verbesserungsrate in dem Herstellungsverfahren gemäß dem Ausführungsbeispiel. Es kann aus diesem Ausführungsbeispiel bestätigt werden, dass die Einschaltspannung reduziert wird, und der Verlust reduziert wird.
  • Als ein Beispiel kann ein Verhältnis zwischen einem Einschaltwiderstand in einem Fall, in dem D = 124 µm und ein Einschaltwiderstand in dem D = 115 µm ist, 1,05:1,00 sein. Weil die Variation in der Dicke des Halbleitersubstrats in diesem Ausführungsbeispiel unterdrückt werden kann, kann der Einschaltwiderstand um 5% reduziert werden.
  • Um die Einschaltspannung zu reduzieren, ist es effektiv, dass die Dicke des Halbleitersubstrats dünner gemacht wird, wie oben beschrieben. Als ein Nachteil davon wird ein elektrisches Feld, dass an die hintere Oberfläche des Halbleitersubstrats anzulegen ist, stark, wenn das Halbleitersubstrat dünner gemacht ist, und eine Spannungsfestigkeitsleistung während eines ausgeschalteten Zustand der Halbleitereinrichtung wird einfach verschlechtert. Wenn die Halbleitereinrichtung ausgeschaltet ist, erstreckt sich eine Verarmungsschicht von einer Grenzfläche zwischen einem Körperbereich 16 und dem Driftbereich 12a, der in 8 gezeigt ist. Wenn die ausgebreitete Verarmungsschicht den Kollektorbereich 30 erreicht oder einen Kratzer erreicht, der auf der hinteren Oberfläche in dem Herstellprozess erzeugt wurde, wird die Spannungsfestigkeitsleistung der Halbleitereinrichtung verschlechtert. Der Pufferbereich 14a verhindert, dass sich die Verarmungsschicht ausbreitet und verhindert, dass die Spannungsfestigkeitsleistung verschlechtert wird. Jedoch wird der Pufferbereich 14a einfach verarmt, wenn das an die hintere Oberfläche anzulegende Feld stark wird, und es wird für die Verarmungsschicht einfacher, den Kollektorbereich 30 und/oder den Kratzer auf der hinteren Oberfläche zu erreichen. Deswegen ist es effektiv, den Pufferbereich 14a dick zu machen, um die Verschlechterung der Spannungsfestigkeitsleistung zu verhindern. Wenn das Halbleitersubstrat dünner zu machen ist, wird ein Bedarf, um den Pufferbereich 14a dicker zu machen, weiter erhöht. In dem herkömmlichen Herstellungsverfahren wird die hintere Oberfläche nachdem das Bearbeiten auf der vorderen Oberfläche beendet ist, dünner gemacht, Ionen werden implantiert, und eine Wärmebehandlung wird ausgeführt, sodass der Pufferbereich 14a hergestellt wird. Weil die Wärmebehandlung nur innerhalb eines Bereichs durchgeführt werden kann, sodass die Struktur der vorderen Oberfläche nicht beschädigt werden kann, ist es schwierig, den Pufferbereich 14a dick zu machen.
  • 11 illustriert Beziehungen zwischen einem Abstand von der hinteren Oberfläche und der Verunreinigungskonzentration, wobei die Beziehungen erhalten werden, wenn eine Verunreinigung hoher Konzentration in das Halbleitersubstrat von der hinteren Oberfläche eingeführt wird. Insbesondere illustriert 11 Konzentrationsprofile nachdem die Wärmebehandlung nach dem Implantieren durchgeführt wurde. Wenn das Halbleitersubstrat dünner gemacht wird, wird die Wärmebehandlung durchgeführt, nachdem das Bearbeiten der vorderen Oberflächenseite des Halbleitersubstrats beendet ist, und deswegen muss die Wärmebehandlung nur unter einer Bedingung durchgeführt werden, dass die Struktur auf der vorderen Oberflächenseite nicht beschädigt wird. (3) von 11 repräsentiert ein Konzentrationsprofil, das erhalten wird, wenn die Wärmebehandlung durch Bestrahlen der hinteren Oberfläche mit einem Laser durchgeführt wird, nachdem Ionen implantiert wurden. Es kann gefunden werden, dass der Bereich hoher Konzentration nicht dicker gemacht werden kann. Auf der anderen Seite repräsentiert (2) ein Konzentrationsprofil, das in einem SOI Substrat erhalten wird, das durch Implantieren von Ionen in das Halbleitersubstrat vor dem Anlagern erhalten wird, und einer nachfolgenden Wärmebehandlung und dann einem Durchführen des Anlagerns, nach der Wärmebehandlung. Weil eine Temperatur der Wärmebehandlung dadurch nicht eingeschränkt ist, kann der Bereich hoher Konzentration dicker gemacht werden. Ferner ist eine Aktivierungsrate der Verunreinigung sehr hoch, und ein Defekt tritt kaum in der Pufferschicht auf. Aus diesem Grund kann ein Anwachsen eines Leckstroms unterdrückt werden. Bezugszeichen (1) repräsentiert ein Konzentrationsprofil zu einer Zeit des Implantierens von Protonen. Wenn die Protonen implantiert werden, kann eine dicke Pufferschicht gebildet werden. Wenn das Proton implantiert wird, tritt jedoch einfach ein Defekt in dem Pufferbereich auf, und deswegen wächst der Leckstrom.
  • Wie in 1 gezeigt, ist es möglich, das Halbleitersubstrat dünner zu machen, sodass die Einschaltspannung verringert werden kann, und den Pufferbereich dicker zu machen, sodass die Verschlechterung der Spannungsfestigkeitsleistung verhindert werden kann, und eine Defektdichte des Pufferbereichs kann reduziert werden, sodass der Leckstrom unterdrückt werden kann, wenn das SOI Substrat 2, bei dem der Einführbereich 14 des N-Typs mit hoher Verunreinigungskonzentration auf der hinteren Oberfläche 10b der vorderen Oberflächenseitenhalbleiterschicht 1 verwendet wird. Ferner können die Verunreinigungskonzentration und die Tiefe der Pufferschicht frei angepasst werden. Es ist einfach, das Konzentrationsprofil zu erhalten, das durch die Halbleitereinrichtung benötigt wird.
  • In dem herkömmlichen Herstellungsverfahren, nämlich des Verfahrens des dünner Machens, die das mechanische Polieren verwendet, werden einfach Kratzer auf der dünner gemachten hinteren Oberfläche des Halbleitersubstrats erzeugt. Wenn die Verarmungsschicht die Kratzer erreicht, wächst der Leckstrom der Halbleitereinrichtung in unerwünschter Weise. In diesem Ausführungsbeispiel ist es weniger wahrscheinlich, dass die dünner gemachte hintere Oberfläche des Halbleitersubstrats verkratzt wird, weil die hintere Oberfläche der vorderen Oberflächenseitenhalbleiterschicht durch das Ätzen freigelegt wird. Selbst wenn ein Kratzer gebildet wird, kann, wie oben beschrieben, ein Anwachsen des Leckstroms effektiv verhindert werden, weil eine ausreichende Dicke der Pufferschicht sichergestellt werden kann.
  • (Verbesserte Ausführungsbeispiele)
  • Eine Dicke eines Halbleitersubstrats, die eine Leistung einer Halbleitereinrichtung beeinflusst, bedeutet eine Dicke in einem Bereich, der in 8 gezeigt ist, bei dem die Emitterelektrode 24 und die Kollektorelektrode 32 einander zugewandt sind, und eine Dicke des Halbleitersubstrats in einem Bereich, in dem sowohl die Emitterelektrode 24 und die Kollektorelektrode 32 nicht zugewandet sind, beeinflusst nicht die Leistung der Halbleiteinrichtung. In der verbesserten Technik wird das dünner Machen nicht in dem Bereich durchgeführt, in dem die beiden Elektroden nicht einander zugewandt sind, und eine hintere Oberflächenseitenhalbleiterschicht usw. dürfen bleiben, und eine Stärke des Halbleitersubstrats ist durch den verbleibenden Abschnitt sichergestellt. Die Dicke nach dem dünner Machen wird unter Verwendung der vorderen Oberflächenseitenhalbleiterschicht in dem Bereich, in dem die Emitterelektrode 24 und die Kollektorelektrode 32 einander zugewandet sind, so gesteuert, dass sie ein konstanter Wert ist. Der Bereich, in dem die Emitterelektrode 24 und die Kollektorelektrode 32 einander zugewandt sind, ist ein Bereich, in dem eine Halbleiterstruktur, die als ein IGBT durch einen Emitterbereich 18, eine Grabengateelektrode 20, einen Körperbereich 16, einen Driftbereich 12a, einen Pufferbereich 14a und einen Kollektorbereich 30 betrieben wird, gebildet ist, und wird als ein aktiver Bereich in dieser Spezifikation bezeichnet. Der aktive Bereich in dieser Spezifikation ist ein Bereich, in dem die Halbleiterstruktur, die als eine Halbleitereinrichtung fungiert, gebildet ist, und wird unterschieden von einem Bereich, in dem eine periphere Spannungsfestigkeitsstruktur gebildet ist.
  • 12 illustriert ein Ausführungsbeispiel, in dem eine Technik zum Entfernen einer hinteren Oberflächenseitenhalbleiterschicht 60 und einer Isolationsschicht 50 und ein Beibehalten von nur einer vorderen Oberflächenseitenhalbleiterschicht 10 so angewendet wird, dass ein dünner Machen des aktiven Bereichs Q durchgeführt wird, während in dem peripheren Bereich P der Zustand des Substrats als dick dadurch beibehalten wird, dass die hintere Oberflächenseitenhalbleiterschicht 60 und die Isolationsschicht 50 beibehalten werden, wobei besonderer Wert darauf gelegt wird, dass ein Halbleitersubstrat sowohl einen aktiven Bereich Q, in dem eine IGBT Struktur geformt ist, als auch einen peripheren Bereich P, in dem die periphere Spannungsfestigkeitsstruktur gebildet ist, enthält. Wenn ein SOI Substrat in der Aufsicht gesehen wird, umgibt der periphere Bereich P eine Peripherie des aktiven Bereichs Q. Ein Schneiden wird entlang dem peripheren Bereich P nach dem Herstellen durchgeführt, sodass eine Vielzahl von IGBT Chips von einem SOI Substrat hergestellt werden.
  • In 12 werden die Figuren, die mit Bezug auf 8 erklärt wurden, durch dieselben Bezugszeichen bezeichnet, und überlappende Beschreibungen werden weggelassen. In 12 repräsentiert Bezugzeichen 60P die hintere Oberflächenseitenhalbleiterschicht 60, die in den peripheren Bereich P beibehalten ist, und Bezugszeichen 50P repräsentiert die Isolationsschicht 50, die in dem peripheren Bereich P beibehalten ist. Im Gegensatz dazu ist ein Bereich 60Q, der durch eine virtuelle Linie repräsentiert wird, ein Bereich, der die hintere Oberflächenseitenhalbleiterschicht 60 war, die in dem aktiven Bereich Q vorhanden war und die durch Ätzen entfernt wurde, und ein Bereich 50Q ist ein Bereich, der die Isolationsschicht 50 war, der in dem aktiven Bereich Q vorhanden war und durch das Ätzen entfernt wurde. Durch Anwenden einer Ätztechnik zusammen mit einer Maskierungstechnik (nicht gezeigt) kann ein Resultat erhalten werden, dass ein beschränkter Bereich geätzt wird und ein Teil, der verschieden von dem beschränkten Bereich ist, nicht geätzt wird. 12 illustriert ein Ergebnis nach einem Bereichs-spezifischen Ätzen, das gemäß Bereichen durchgeführt wurde, sodass der Bereich 60Q geätzt wird, damit er entfernt wird, der Bereich 60P nicht geätzt wird, damit er verbleibt, der Bereich 50Q geätzt wird, damit er entfernt wird, und der Bereich 50P nicht geätzt wird, damit er bleibt. Das Ätzen erfordert eine längere Zeit als das mechanische Polieren. Indessen ist es schwierig, durch mechanisches Polieren einen beschränkten Bereich dünner zu machen, während es durch das Ätzen möglich ist, den beschränkten Bereich dünner zu machen. Deswegen ist es bevorzugt, dass die ganze hintere Oberfläche der hinteren Oberflächenseitenhalbleiterschicht 60 poliert wird, bis eine Dicke, die durch 60P in 12 repräsentiert wird, erhalten wird, und danach das Ätzen, das selektiv durchgeführt wird, gemäß den Bereichen durchgeführt wird. Weil dafür gesorgt wird, dass die hintere Oberflächenseitenhalbleiterschicht 60 mit einer ausreichenden Dicke, die innerhalb einer praktikablen Zeit geätzt werden kann, verbleibt, wird das Halbleitersubstrat kaum gebrochen und kaum gebogen, und kann deswegen einfach gehandhabt werden.
  • 12 illustriert ein Prozessstadium, in dem, nachdem die hintere Oberflächenseitenhalbleiterschicht selektiv in dem aktiven Bereich Q geätzt wurde, Ionen des P-Typs von der hinteren Oberfläche des SIO Substrats 2 implantiert werden. Die Ionen des P-Typs werden durch eine Energie implantiert, die dafür sorgt, dass die Ionen des P-Typs in einer Nähe einer hinteren Oberfläche 14b eines Einführbereichs 14 eines N-Typs mit hoher Verunreinigungskonzentration bleiben. Weil die hintere Oberflächenseitenhalbleiterschicht 60P, die in dem peripheren Bereich P verbleibt, als eine Maske dient, erreichen die Ionen des P-Typs nicht die vordere Oberflächenseitenhalbleiterschicht 10. Die Ionen des P-Typs werden in die Nähe der hinteren Oberfläche 14b des Einführbereichs 14 des N-Typs mit hoher Verunreinigungskonzentration nur in dem aktiven Bereich Q implantiert. Eine implantierte Konzentration der Ionen des P-Typs wird höher gemacht als eine implantierte Konzentration der Verunreinigungen des N-Typs. Als ein Ergebnis wird die Nähe der hinteren Oberfläche 14b des Einführbereichs 14 des N-Typs mit hoher Verunreinigungskonzentration in einen P-Typ umgewandelt. Dieser Bereich, der zu einem P-Typ wurde, wird ein Kollektorbereich 30b. Der Kollektorbereich 30b wird nur in dem aktiven Bereich Q gebildet. In 12 repräsentiert Bezugzeichen 14b einen Bereich hoher Konzentration der Verunreinigung des N-Typs, der selbst nach dem Implantieren der Ionen des P-Typs verbleibt. Der Bereich 14b des N-Typs mit hoher Verunreinigungskonzentration wird ein Pufferbereich. Der Pufferbereich 14b wird sowohl in dem peripheren Bereich P als auch dem aktiven Bereich Q gebildet.
  • Der in 12 gezeigte Ionenimplantationsschritt kann durchgeführt werden, nachdem die Isolationsschicht 50Q entfernt wurde, oder sie kann durch die Isolationsschicht 50Q durchgeführt werden. Gemäß dem verbesserten Ausführungsbeispiel dient die hintere Oberflächenseitenhalbleiterschicht 60P, die in dem peripheren Bereich P verbleibt, als eine Maske, und der Kollektorbereich 30b kann nur in dem aktiven Bereich Q gebildet werden.
  • Nach dem Schritt in 12 wird eine Kollektorelektrode 32, die in Kontakt mit dem Kollektorbereich 30b steht, gebildet. Die Kollektorelektrode 32 wird nur in dem Bereich 60Q gebildet, aus dem die hintere Oberflächenseitenhalbleiterschicht entfernt wurde, und in dem Bereich 50Q, aus dem die Isolationsschicht 50 entfernt wurde.
  • 13 illustriert ein Prozessstadium, bei dem das Verstärkungsbauteil 70 danach entfernt wurde (sie illustriert das Substrat in einem Zustand, in dem es vertikal umgedreht ist). Die Bereiche, die mit Bezug auf 8 beschrieben wurden, werden mit den gleichen Bezugszeichen bezeichnet, und überlappende Beschreibungen werden weggelassen. 13 ist eine Illustration, die mehr als 8 vergrößert ist, und eine Gateisolationsschicht 36 und eine Zwischenlagenisolationsschicht 34 werden beschrieben.
  • Gemäß einer Struktur von 13 werden die folgenden Vorteile erhalten.
    • (1) Weil die hintere Oberflächenseitenhalbleiterschicht 60P und die Isolationsschicht 50P, die in dem peripheren Bereich P verbleiben, als Verstärkungsbauteile dienen, kann die Stärke des Halbleitersubstrats verbessert werden, und deswegen kann das Halbleitersubstrat einfach gehandhabt werden.
    • (2) Der Kollektorbereich 30b wird nicht in dem peripheren Bereich P gebildet, und Löcher werden kaum in den peripheren Bereich P implantiert. Wenn die Löcher in dem peripheren Bereich P implantiert werden, konzentrieren sich die Löcher in einer Nähe einer Grenze zwischen dem peripheren Bereich P und dem aktiven Bereich Q während des Ausschaltens, und ein Durchbruchswiderstand wird reduziert. Die Struktur von 13 ermöglicht es, dass der Durchbruchswiderstand hochgehalten wird.
    • (3) Es gibt eine Möglichkeit, dass die Löcher aus der Kollektorelektrode in den peripheren Bereich P über die hintere Oberflächenseitenhalbleiterschicht 60P implantiert werden, die in dem peripheren Bereich P verbleibt. Jedoch kann das Implantieren der Löcher verhindert werden, weil die Isolationsschicht 50P in dem peripheren Bereich P verbleibt. Dies trägt auch zur Verbesserung des Durchbruchswiderstands bei.
    • (4) Wenn die Halbleiterschicht 10 der Halbleitereinrichtung dünner gemacht wird, wird eine Kurzschlusstoleranz reduziert. In diesem Ausführungsbeispiel ist die Spannungsfestigkeitstoleranz nicht reduziert, weil eine dicke hintere Oberflächenelektrode 32 in dem aktiven Bereich Q gebildet werden kann. In dem peripheren Bereich P verbleibt die dicke hintere Oberflächenseitenhalbleiterschicht 60P, um das Abnehmen in der Spannungsfestigkeitstoleranz zu verhindern. Auch wenn eine thermische Leitfähigkeit der Isolationsschicht 50P niedrig ist, wird ein Effekt der geringen thermischen Leitfähigkeit kaum ausgeübt, wenn ihre Dicke auf 1/107 oder weniger der Dicke des SOI Substrats reduziert wird.
  • (Verbessertes zweites Ausführungsbeispiel)
  • Wie in 14 gezeigt können sich ein Pufferbereich 14c und Kollektorbereich 30c über einen gesamten Bereich eines Halbleitersubstrats ausbreiten. Die Struktur in 14 kann durch Bearbeiten einer hinteren Oberflächenseite einer vorderen Oberflächenseitenhalbleiterschicht 10 realisiert werden, die noch nicht angeheftet ist, um ein SOI Substrat zu bilden, um so den Pufferbereich 14c und den Kollektorbereich 30c zu bilden. Durch Ausführen des Prozesses der hinteren Oberflächenseite in diesem Prozessstadium können Verunreinigungskonzentrationen und Diffusionstiefen des Pufferbereichs 14c und des Kollektorbereichs 30c frei angepasst werden.
  • Auch werden in diesem Ausführungsbeispiel Ladungsträger wahrscheinlich in den peripheren Bereich P über die hintere Oberflächenseitenhalbleiterschicht 60P implantiert, die in dem peripheren Bereich P verbleibt. Weil jedoch die Isolationsschicht 50P in dem peripheren Bereich P verbleibt, kann ein Implantieren der Ladungsträger verhindert werden, wie durch X-Markierungen in 14 angezeigt wird. Dies trägt auch zur Verbesserung des Durchbruchswiderstands bei.
  • (Verbessertes drittes Ausführungsbeispiel)
  • 15 illustriert eine Struktur einer Halbleitereinrichtung gemäß einem verbesserten dritten Ausführungsbeispiel. Dieselben Bereiche, die bereits beschrieben wurden, werden mit den gleichen Bezugszeichen bezeichnet, und überlappende Beschreibungen werden weggelassen. Nur unterschiedliche Aspekte werden beschrieben. Das gleiche gilt bei den folgenden Ausführungsbeispielen.
  • In einer Struktur nach 15, wird es erlaubt, dass hintere Oberflächenseitenhalbleiterschichten 60Q und Isolationsschichten 50Q lückenhaft auch in dem aktiven Bereich Q verbleiben, statt dass der ganze Bereich des aktiven Bereichs Q dünner gemacht wird. Aus einem anderen Sichtwinkel gesehen, werden in dem aktiven Bereich Q die hintere Oberflächenseitenhalbleiterschicht und die Isolationsschicht entfernt, sodass das Substrat in einer Vielzahl von geteilten Bereichen dünner gemacht wird. Eine Kollektorelektrode 32 ist in den dünner gemachten Bereichen gebildet. Durch Anpassen der Dicken der Wände der hinteren Oberflächenseitenhalbleiterschichten 60Q und der Isolationsschichten 50Q, die die dünner gemachten Bereiche teilen, kann ein Ergebnis erhalten werden, dass eine benachbarte Kollektorelektrode 30b durchgehend ist. Dies deshalb, weil eine Wärmebehandlung durchgeführt wird, um eine Diffusion in einem Prozess des Bildens des Kollektorbereichs 30b zu verursachen. Es soll hierbei bemerkt werden, dass ein benachbarter Kollektorbereich diskontinuierlich sein kann. Wenn eine Leistung beim Ausschalten wegen einer exzessiven Implantierung von Löchern nicht zufrieden stellend ist, ist es vorteilhaft, den benachbarten Kollektorbereich in einem diskontinuierlichen Zustand zu erhalten. Wenn die hintere Oberflächenseitenhalbleiterschichten 60Q und die Isolationsschichten 50Q in den lückenhaften Bereichen in dem aktiven Bereich Q bleiben dürfen, wird eine mechanische Stärke des Halbleitersubstrats weiter erhöht. Ein anisotropes Ätzen kann angewendet werden, wenn es nötigt ist, die hintere Oberflächenseitenhalbleiterschicht und die Isolationsschicht in der Vielzahl der eingeteilten Bereiche zu entfernen. Das anisotrope Ätzen ermöglicht ein Ätzen, dass das Substrat tief in einer Dickenrichtung des Halbleitersubstrats aufbohrt.
  • (Verbessertes viertes Ausführungsbeispiel)
  • 16 illustriert eine Struktur einer Halbleitereinrichtung gemäß einem verbesserten vierten Ausführungsbeispiel. In 16 wird eine Vielzahl von Schutzringen in dem peripheren Bereich P gebildet, sodass eine Spannungsfestigkeit sichergestellt werden kann. Wie in 15 gezeigt, kann eine periphere Spannungsfestigkeitsstruktur durch eine RESURF Struktur realisiert werden.
  • (Verbessertes fünftes Ausführungsbeispiel)
  • In diesem Ausführungsbeispiel wird eine vordere Oberflächenseitenhalbleiterschicht 10 des N-Typs verwendet. Eine Charakteristik des IGBTs ist wieter in einer Kombination eines Emitterbereichs des N-Typs, eines Körperbereichs des P-Typs, eines Driftbereichs des N-Typs und eines Kollektorbereichs des P-Typs verbessert. Auf der anderen Seite kann ein Leitfähigkeitstyp einer hinteren Oberflächenseitenhalbleiterschicht 60 vom N-Typ, I-Typ oder P-Typ sein. 17 illustriert einen Fall, in dem ein Leitfähigkeitstyp der vorderen Oberflächenseitenhalbleiterschicht 10 entgegengesetzt zu einem Leitfähigkeittyp einer hinteren Oberflächenseitenhalbleiterschicht 60P ist.
  • (Verbessertes sechstes Ausführungsbeispiel)
  • In den obigen Ausführungsbeispielen sind die Pufferbereiche 14a bis 14c, die sich über den ganzen Bereich des Halbleitersubstrats ausdehnen, implementiert. Im Gegensatz dazu können ein Pufferbereich und ein Kollektorbereich nicht in einem peripheren Bereich P vorhanden sein, wie in 18 gezeigt. Das heißt, ein Pufferbereich 14d und ein Kollektorbereich 30b können nur in einem aktiven Bereich Q gebildet sein. In diesem Fall wird ein SOI Substrat verwendet, in dem ein Einführbereich 14 des N-Typs mit hoher Verunreinigungskonzentration nicht gebildet wird. Die Struktur in 18 kann durch Verwenden einer hinteren Oberflächenseitenhalbleiterschicht 60P, die in dem peripheren Bereich P als eine Maske in dem Prozessstadium von 12 verbleibt, und Implantieren von Ionen des N-Typs, um so den Pufferbereich 14d zu bilden, und Implantieren von Ionen des P-Typs, um so den Kollektorbereich 30b zu bilden, erhalten werden.
  • Die obigen Ausführungsbeispiele wurden im Detail beschrieben, aber sie werden nur als illustrativ betrachtet und beschränken daher nicht den Bereich der Patentansprüche. Die in dem Bereich der Patentansprüche beschriebene Technik enthält alle Modifikationen und Änderungen von konkreten Beispielen, die oben illustriert wurden.
  • Technische Komponenten, die in dieser Spezifikation beschrieben wurden oder in den Zeichnungen illustriert wurden, produzieren eine technische Nützlichkeit jeweils für sich allein oder in verschiedenen Kombinationen von ihnen, und sind daher nicht auf die Kombinationen der Patentansprüche zur Zeit der Anmeldung beschränkt. Ferner erreichen die in der Spezifikation oder den Zeichnungen illustrierten Techniken gleichzeitig eine Vielzahl von Zielen, und die technische Nützlichkeit wird durch Erreichen von einem dieser Ziele produziert.
  • Bezugszeichenliste
    • 2
    SOI Substrat
    2a
    Vordere Oberfläche
    2b
    Hintere Oberfläche
    10
    Vordere Oberflächenseitenhalbleiterschicht
    10b
    Hintere Oberfläche
    12
    Einführbereich des N-Typs mit niedriger Verunreinigungskonzentration
    12a
    Driftbereich (Restbereich des N-Typs mit niedriger Verunreinigungskonzentration
    14
    Einführbereich des N-Typs mit hoher Verunreinigungskonzentration
    14a
    Pufferbereich (Restbereich des N-Typs mit hoher Verunreinigungskonzentration
    16
    Körperbereich (Einführbereich der Verunreinigung des P-Typs)
    18
    Emitterbereich
    20
    Grabengateelektrode
    22
    Körperkontaktbereich
    24
    Emitterelektrode
    26
    Schutzschicht
    28
    Periphere Spannungsfestigkeitsstruktur
    30
    Kollektorbereich (Einführbereich der Verunreinigung des P-Typs)
    32
    Kollektorelektrode
    50
    Isolationsschicht
    60
    Hintere Oberflächenseitenhalbleiterschicht
    60a
    Polierter Bereich
    60b
    Restbereich
    60c
    Polierte Oberfläche
    70
    Verstärkungsbauteil

Claims (10)

  1. Herstellverfahren einer vertikalen Halbleitereinrichtung, wobei das Verfahren aufweist: einen Vordereoberflächenseitenbearbeitungsschritt des Ausführens eines Prozesses, der auf einer vorderen Oberfläche durchzuführen ist, auf die vordere Oberfläche einer vorderen Oberflächenseitenhalbleiterschicht eines SOI Substrats, wobei das SOI Substrat die vordere Oberflächenseitenhalbleiterschicht, eine Isolationsschicht und eine hintere Oberflächenseitenhalbleiterschicht enthält, die in dieser Reihenfolge geschichtet sind; einen Ätzschritt des Ätzens einer hinteren Oberfläche des SOI Substrats nach dem Vorderenoberflächenseitenbearbeitungsschritt, und Entfernen der hinteren Oberflächenseitenhalbleiterschicht und der Isolationsschicht in zumindest einem Teil eines aktiven Bereichs, in dem eine Halbleiterstruktur, die als eine Halbleitereinrichtung fungiert, gebildet wird, um so eine hintere Oberfläche der vorderen Oberflächenseitenhalbleiterschicht offen zu legen; und einen Hintereoberflächenseitenverarbeitungsschritt des Ausführens eines Prozesses, der auf der hinteren Oberflächenseite auszuführen ist, auf der hinteren Oberfläche der vorderen Oberflächenseitenhalbleiterschicht nach dem Ätzschritt.
  2. Herstellverfahren nach Anspruch 1, ferner mit: einem Schritt des dünner Machens der hinteren Oberflächenseitenhalbleiterschicht durch mechanisches Polieren der hinteren Oberfläche des SOI Substrats, der zwischen dem Vordereoberflächenseitenverarbeitungsschritt und dem Ätzschritt ausgeführt wird.
  3. Herstellverfahren nach Anspruch 1 oder 2, wobei der Ätzschritt ein Entfernen der hinteren Oberflächenseitenhalbleiterschicht und der Isolationsschicht in dem aktiven Bereich enthält, um die hintere Oberfläche der vorderen Oberflächenseitenhalbleiterschicht offen zu legen, und es zu ermöglichen, dass die hintere Oberflächenseitenhalbleiterschicht und die Isolationsschicht in einem Bereich verbleiben, der verschieden von dem aktiven Bereich ist.
  4. Herstellverfahren nach Anspruch 3, wobei in dem Hintereoberflächenseitenbearbeitungsschritt die hintere Oberflächenseitenhalbleiterschicht und die Isolationsschicht, denen es ermöglicht wurde, zu verbleiben, als eine Maske verwendet werden.
  5. Herstellverfahren nach einem der Ansprüche 1 bis 4, wobei das SOI Substrat, in das Ionen mit einem gleichen Leitfähigkeitstyp wie der vorderen Oberflächenseitenhalbleiterschicht in eine Nähe einer hinteren Oberfläche der vorderen Oberflächenseitenhalbleiterschicht eingeführt werden, verwendet wird.
  6. Vertikale Halbleitereinrichtung mit: einem aktiven Bereich, in dem eine Halbleiterstruktur, die als eine Halbleitereinrichtung fungiert, gebildet ist; und einem peripheren Spannungsfestigkeitsbereich, der benachbart zu dem aktiven Bereich ist, wobei ein SOI Substrat, in dem eine vordere Oberflächenseitenhalbleiterschicht, eine Isolationsschicht und eine hintere Oberflächenseitenhalbleiterschicht, die in dieser Reihenfolge geschichtet sind, in dem peripheren Spannungsfestigkeitsbereich verbleibt, und die Isolationsschicht und die hintere Oberflächenseitenhalbleiterschicht in dem aktiven Bereich entfernt sind.
  7. Halbleitereinrichtung nach Anspruch 6, wobei die Isolationsschicht und die hintere Oberflächenseitenhalbleiterschicht in einem Teil des aktiven Bereichs entfernt sind.
  8. Halbleitereinrichtung nach Anspruch 6 oder 7, wobei eine Kollektorelektrode in einem Bereich gebildet ist, in dem die Isolationsschicht und die hintere Oberflächenseitenhalbleiterschicht entfernt sind.
  9. Halbleitereinrichtung nach einem der Ansprüche 6 bis 8, wobei ein Kollektorbereich in einem Bereich gebildet ist, in dem die Isolationsschicht und die hintere Oberflächenseitenhalbleiterschicht entfernt sind.
  10. Halbleitereinrichtung nach einem der Ansprüche 6 bis 9, wobei ein Pufferbereich in einem Bereich gebildet ist, in dem die Isolationsschicht und die hintere Oberflächenseitenhalbleiterschicht entfernt sind.
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