JP2011003568A - 半導体チップの製造方法 - Google Patents

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Abstract

【課題】本発明は、半導体基板の強度を維持しつつ、薄板化された半導体チップを製造できる半導体チップの製造方法を提供することを目的とする。
【解決手段】半導体基板１０に、複数の半導体チップ形成領域１１と、該複数の半導体チップ形成領域間に存在するチップ間領域１２とを設け、前記半導体チップ形成領域を切り離すことにより、前記半導体基板よりも厚さが薄い複数の半導体チップを製造する半導体チップの製造方法であって、
前記半導体チップ形成領域の裏面を、前記チップ間領域内にエッチングされずに残される厚板部１５が含まれるようにエッチングし、前記半導体チップ形成領域を含む薄板部１４を形成する部分エッチング工程と、
前記薄板部に、前記半導体チップの形成に必要な裏面加工を行う裏面形成工程と、
前記チップ間領域と前記半導体チップ形成領域との境界１６を切断し、前記チップ間領域を除去して前記半導体チップ形成領域を切り離すチップ切り出し工程と、を含む。
【選択図】図２

Description

本発明は、半導体チップの製造方法に関し、特に、所定の厚さを有する半導体基板から、半導体基板よりも厚さが薄い複数の半導体チップを製造する半導体チップの製造方法に関する。
従来から、第１の厚さを有する第１の基板部分と、第１の厚さよりも厚い第２の厚さを有する第２の基板部分とを備え、第２の基板部分を基板の外周部に沿って形成し、素子厚の薄い半導体装置を製造可能にした半導体基板及びその製造方法が知られている（例えば、特許文献１参照）。
特開２００４−２８１５５１号公報
しかしながら、上述の特許文献１に記載の構成では、厚さの厚い第２の基板部分が、外周部分に沿って形成されるため、半導体基板の内側の強度が十分とは言えず、特に、半導体基板の大きさが大きくなると、半導体基板の搬送等が困難になるという問題があった。また、やはり強度の問題から、ＩＧＢＴ（Insulated Gate Bipolar Transistor）やパワーＭＯＳ（Metal Oxide Semiconductor）トランジスタ半導体基板の表裏面の双方に拡散層を形成するいわゆる前工程を行うのが困難になるという問題があった。
更に、厚さの薄い第１の基板部分の面積が大きく、凹面が形成された半導体基板形状となるため、真空チャックで半導体基板を固定しようとしても、真空排気用の孔が凹面の位置に来ると、孔に半導体基板が接触せずに、孔からの排気系が閉じた系とならず、大気中の搬送やステージ固定が困難であるという問題もあった。
そこで、本発明は、十分な半導体基板の強度を維持しつつ、真空チャック等の搬送機構も通常通り使用可能な半導体製造プロセスにより、薄板化された半導体チップを製造できる半導体チップの製造方法を提供することを目的とする。
上記目的を達成するため、第１の発明に係る半導体チップの製造方法は、所定の厚さを有する半導体基板（１０、４０、７０、８０）に、複数の半導体チップ形成領域（１１、４１、７１、８１）と、該複数の半導体チップ形成領域（１１、４１、７１、８１）間に存在するチップ間領域（１２、４２、７２、８２）とを設け、前記半導体基板（１０、４０、７０、８０）から、前記半導体チップ形成領域（１１、４１、７１、８１）を切り離すことにより、前記半導体基板（１０、４０、７０、８０）よりも厚さが薄い複数の半導体チップを製造する半導体チップの製造方法であって、
前記半導体チップ形成領域（１１、４１、７１、８１）の裏面を、前記チップ間領域（１２、４２、７２、８２）内にエッチングされずに残される厚板部（１５、４５、７５、８５）が含まれるようにエッチングし、前記半導体チップ形成領域（１１、４１、７１、８１）を包含する薄板部（１４、４４、７４、８４）を形成する部分エッチング工程と、
前記薄板部（１４、４４、７４、８４）に、前記半導体チップの形成に必要な裏面加工を行う裏面形成工程と、
前記チップ間領域（１２、４２、７２、８２）の両側の前記半導体チップ形成領域（１１、４１、７１、８１）との境界（１６、４６）を切断し、前記チップ間領域（１２、４２、７２、８２）を除去して前記半導体チップ形成領域（１１、４１、７１、８１）を切り離すチップ切り出し工程と、を含むことを特徴とする。
これにより、薄板化された半導体チップ形成領域の間に厚板部を設けることができ、半導体基板の強度を十分に保った状態で半導体チップの裏面形成を行うことができ、通常の安定した製造工程を利用しつつ、最終的には薄板化した半導体チップを製造できる。
第２の発明は、第１の発明に係る半導体チップの製造方法において、
前記厚板部（１５、４５、７５、８５）は、周期的な配置構成で設けられることを特徴とする。
これにより、周期的なパターンを配置して半導体チップ製造の制御性を高めることができるとともに、確実な半導体基板の強度を確保することができる。
第３の発明は、第１又は第２の発明に係る半導体チップの製造方法において、
前記部分エッチング工程は、前記半導体チップ形成領域（１１、４１、７１、８１）に挟まれた総ての前記チップ間領域（１２、４２、７２、８２）に前記厚板部（１５、４５、７５、８５）が含まれるように、エッチングが行われることを特徴とする。
これにより、格子状に厚板部を形成することができ、半導体基板の強度には殆ど問題が無い状態で通常通りのプロセスを実行できるとともに、真空チャックの使用も通常通り行うことができる。
第４の発明は、第１〜３のいずれかの発明に係る半導体チップの製造方法において、
前記チップ切り出し工程は、前記半導体基板（１０、４０、７０、８０）の前記裏面を上側にした状態で行われることを特徴とする。
これにより、半導体基板を、支持台との接触面積が大きい表面側を下側にした状態で半導体チップの切り出しを行うことができ、正確な寸法で半導体チップを個片化することができる。
第５の発明は、第１〜４のいずれかの発明に係る半導体チップの製造方法において、
前記裏面形成工程は、拡散層形成工程を含むことを特徴とする。
これにより、裏面に拡散層を形成するＩＧＢＴやパワーＭＯＳトランジスタに、薄板化した半導体チップを適用することができ、オン抵抗の低い高効率の半導体チップを提供することができる。
第６の発明は、第１〜５のいずれかの発明に係る半導体チップの製造方法において、
前記半導体基板（１０、４０、７０、８０）は、酸化膜（５５）の両側にシリコン基板が形成されたＳＯＩ基板（４０）であって、
前記部分エッチング工程は、エッチングが前記酸化膜（５５）に到達したときに終了し、
前記裏面形成工程は、前記酸化膜（５５）を除去してから行われることを特徴とする。
これにより、ＳＯＩ基板を用いて、確実に薄板化した半導体チップを提供することができる。
なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例に過ぎず、図示の態様に限定されるものではない。
本発明によれば、薄板化した半導体チップを製造することができる。
実施例１の半導体チップの製造方法による半導体基板１０の平面構成図である。 実施例１の半導体チップの製造方法による半導体基板１０の断面構成図である。 参考例として、従来の半導体基板１１０の断面構成の一例を示した図である。 実施例１の半導体チップの製造方法の部分エッチング工程を示した図である。 実施例１の半導体チップの製造方法の裏面形成工程を示した図である。 実施例１の半導体チップの製造方法のチップ切り出し工程を示した図である。 実施例１の半導体チップの製造方法の処理フローと従来の半導体チップの製造方法の処理フローを示した図である。図７（Ａ）は、実施例１の半導体チップの製造方法の処理フローを示した図である。図７（Ｂ）は、従来の半導体チップの製造方法の処理フローを示した図である。 実施例１に係る半導体チップの製造方法の詳細な処理フロー例を示した図である。 真空チャック機構６０の一例を示した図である。図９（Ａ）は、真空チャック機構６０の側断面構成図である。図９（Ｂ）は、真空チャック機構６０の平面構成図である。 実施例２の半導体チップの製造方法の一例を示した図である。 実施例３の半導体チップの製造方法の一例を示した図である。 実施例４の半導体チップの製造方法の一例を示した図である。
以下、図面を参照して、本発明を実施するための形態の説明を行う。
図１は、本発明の実施例１に係る半導体チップの製造方法で加工された半導体基板１０の平面構成の一例を示した図である。図１において、半導体基板１０は、半導体チップ形成領域１１と、チップ間領域１２と、外周領域１３と、薄板部１４と、厚板部１５とを有する。また、仮想線として、ダイシングライン１６が設定される。薄板部１４と、厚板部１５は、裏面から見た場合の状態を示し、図１においては、透視図的に薄板部１４と厚板部１５が示されている。
図１において、略円形の半導体基板１０上に、複数の半導体チップ形成領域１１が、格子状に所定間隔を有して設けられる。隣接する半導体チップ形成領域１１同士の間は、チップ間領域１２となり、格子状の枠のような形状となる。また、半導体基板１０の外側の領域の外周領域１３も、チップ間領域１２と同様に、半導体チップ形成領域１１を有しない。半導体基板１０の裏面には、薄板部１４が、半導体チップ形成領域１１を平面的に包含するように形成されている。半導体基板１０の薄板部１４以外の部分は、厚板部１５を構成する。ダイシングライン１６は、半導体チップ形成領域１１を半導体基板１０から切り離すように、半導体チップ形成領域１１の周囲に沿って設定される。
半導体基板１０は、シリコン基板やＳｉＣ基板を含む半導体ウェハが用いられる。半導体基板１０は、半導体チップの製造に適用可能なものであれば、種々の半導体基板１０が適用されてよい。半導体基板１０は、総てが半導体材料で形成されていてもよいし、中間に酸化膜の絶縁層が形成されたＳＯＩ基板が適用されてもよい。また、半導体基板１０は、円形であってもよいし、オリエンテーションフラットや、ノッチ等が形成された略円形であってもよい。更に、半導体基板１０は、円形又は略円形以外の四角形等の形状であってもよい。
半導体基板１０は、通常の厚さ、例えば、４００〜７００〔μｍ〕程度の厚さを有する半導体基板１０が用いられてよい。本実施例に係る半導体チップの製造方法においては、３００〔μｍ〕程度又はそれ以下の厚さの半導体チップを製造することができるが、半導体チップの製造に用いる半導体基板１０は、製造される半導体チップよりも厚いものを使用することができる。
半導体チップ形成領域１１は、半導体基板１０に、種々の素子を有する半導体チップが形成される領域である。半導体チップには、種々の電子回路用の素子が形成されてよいが、例えば、裏面に拡散層及び電極の形成が必要なＩＧＢＴや、縦型パワーＭＯＳトランジスタ等が含まれてよい。表面及び裏面の双方に拡散層及び電極の形成が必要な素子は、表裏間を電流が流れる際のオン抵抗を低下させる観点から、薄型の半導体チップとして構成することが要請されている。本実施例に係る半導体チップの製造方法は、このような、表面及び裏面に加工が必要な素子を含む半導体チップの製造に好適に適用することができる。なお、オン抵抗の具体的な説明は後述する。
チップ間領域１２は、半導体チップ形成領域１１の間の領域であり、チップ用の素子が形成されない領域である。例えば、６２５〔μｍ〕程度の通常の厚さを有する半導体基板１０を用いた半導体チップの製造方法では、チップ間領域１２は、１回のダイシングで切削されて消滅してしまう切り代の幅の１００〔μｍ〕以下程度に設定される。しかし、本実施例に係る半導体チップの製造方法においては、そのような切り代よりも広い幅を有するように設定される。これは、チップ間領域１２に厚板部１５を設けるためであり、チップ間領域１２は、切り代の幅の２回分以上の大きさ、つまり２００〔μｍ〕以上に設定される。
外周領域１３は、半導体基板１０の外側の領域であり、半導体チップ形成領域１１の大きさを十分に確保できない等の理由により、半導体チップ形成領域１１が設けられない領域である。外周領域１３は、厚板部１５で構成され、薄板部１４を支持し、半導体基板１０の強度を維持する役割も有する。
薄板部１４は、半導体基板１０を裏面からエッチングして形成された厚さが薄い部分である。薄板部１４の具体的な断面構成は後述するが、薄板部１４は、平面的には、チップ形成領域１１を包含するように形成される。本実施例に係る半導体チップの製造方法においては、半導体基板１０よりも薄い半導体チップを製造するため、半導体チップ形成領域１１は、製造される半導体チップの厚さに形成される。具体的には、例えば、半導体チップ及び半導体チップ形成領域１１の厚さは、３００〔μｍ〕以下程度に構成されてよい。
薄板部１４は、チップ間領域も含み、複数の半導体チップ形成領域１１をカバーするように広い領域に形成されてもよい。しかしながら、実施例１に係る半導体チップの製造方法においては、各半導体チップ形成領域１１に対応して、半導体チップ形成領域１１よりもやや大きい面積で個別に薄板部１４が形成されている。これは、半導体形成領域１１を含む最低限の領域が薄板部１４として構成されていれば十分であること、厚板部１５の面積がより大きい方が、半導体基板１０の強度が高まること、の理由によるものである。これにより、薄板部１４を必要最小限とし、総てのチップ間領域１２に厚板部１５が含まれるようにすることができ、半導体基板１０の強度を、通常の半導体基板とほぼ同様に保つことができる。
厚板部１５は、裏面エッチング加工が施されずに、未加工で残された部分であり、元々の半導体基板１０の厚さを維持している部分である。本実施例に係る半導体チップの製造方法においては、厚板部１５を、外周領域１３のみならず、チップ間領域１２に設けることにより、半導体基板１０の強度を高め、裏面に拡散層や電極を形成する前工程を行うことを可能にする。なお、チップ間領域１２は、半導体チップ形成領域１１周辺の薄板部１４と、それより半導体チップ形成領域から離れて内側に入った厚板部１５の双方を含むことになる。
ダイシングライン１６は、半導体チップを、半導体基板１０から切り離すために行うダイシングの切削位置を示すラインである。ダイシングライン１６は、半導体チップ形成領域１１の周辺の薄板部１４の領域内に設けられる。これにより、チップ間領域１２から容易に半導体チップを切り離すことができる。
図２は、実施例１に係る半導体チップの製造方法で加工された半導体基板１０の断面構成の一例を示した図である。図２において、半導体基板１０は、半導体チップ形成領域１１に、半導体素子２０を有している。また、半導体チップ形成領域１１の間には、チップ間領域１２が存在する。半導体基板１０の裏面には、薄板部１４と、厚板部１５が形成されている。
図１において説明したように、薄板部１４は、半導体チップ形成領域１１を包含するように形成され、図２においては、横方向において、薄板部１４が、半導体チップ形成領域１１を包含している。そのため、チップ間領域１２においては、両側の外側が薄板部１４となり、中央部が厚板部１５となっている。薄板部１４は、例えば、３００〔μｍ〕以下に形成されてよく、厚板部１５は、例えば、４００〜７００〔μｍ〕程度に構成されてよい。エッチングにより薄板化して構成された半導体チップ形成領域１１を、半導体基板１０の厚さを保っているチップ間領域１２内の厚板部１５が、補強している構成となっている。
半導体チップ形成領域１１には、半導体素子２０が形成されている。半導体素子２０は、ＩＧＢＴや縦型パワーＭＯＳトランジスタ等であってもよく、図２においては、ＩＧＢＴが例として示されている。半導体素子２０は、ゲート２１と、ゲート電極２１ａと、ソース領域２２と、ソース電極２２ａと、チャネル領域２３と、Ｎ層２４と、ドレイン領域２５と、ドレイン電極２５ａとを含む。半導体素子２０は、ゲート２１に正電圧が印加されると、チャネル領域２３が開き、ドレイン領域２５からソース領域２２に向かって、Ｎ層２４を介して電流が流れて動作する。
図３は、比較参考例として、従来の半導体基板１１０に形成された半導体素子１２０の断面構成の一例を示した図である。半導体素子１２０は、ゲート１２１と、ゲート電極１２１ａと、ソース領域１２２と、ソース電極１２２ａと、チャネル領域１２３と、Ｎ層１２４と、ドレイン領域１２５と、ドレイン電極１２５ａとを備える構成自体は、図２に示した本実施例に係る半導体チップの製造方法の半導体素子２０と同様である。従来の半導体素子１２０は、半導体基板１１０が、結晶板厚の４００〜７００〔μｍ〕である点が、図２の本実施例に係る半導体チップの製造方法の半導体素子２０と異なっている。
図３において、ゲート１２１に正電圧を印加することにより、チャネル領域１２３が開き、ドレイン領域１２５からソース領域１２２にＮ層１２４を介して電流が流れるが、その際、動作時の半導体素子１２０の抵抗、つまりオン抵抗は、Ｎ層１２４の厚さに大きく依存する。図３に示すように、半導体素子１２０において、Ｎ層１２４の厚さが大部分を占め、Ｎ層の抵抗Ｒを下げることにより、オン抵抗を大きく低減させることができる。よって、半導体基板１１０の厚さを薄くすれば、Ｎ層１２４の厚さが薄くなり、半導体素子１２０のオン抵抗を低下させることができるので、半導体基板１１０の薄板化の要求がある。
図２に戻る。図３で説明した観点から、半導体基板１０を薄板化し、オン抵抗の低い半導体素子２０を有する半導体チップを構成する要請がある。しかしながら、半導体基板１０の全体を薄板化したり、また、半導体チップ形成領域１１を含む内側領域全体を薄板化したりすると、半導体基板１０の搬送等のハンドリングが困難となり、裏面のドレイン領域２５を形成するのが著しく困難となる。
そこで、本実施例に係る半導体チップの製造方法においては、半導体チップ形成領域１１は薄板化して薄板部１４とするが、チップ間領域１２には、エッチング加工を施さない厚板部１５を設け、裏面に拡散層のドレイン領域２５を形成することを容易にしている。拡散層は、半導体基板１０の状態、つまり半導体製造プロセスの前工程で形成する必要がある。よって、薄板部１４に拡散層を形成しようとすると、薄板部１４を形成してから、半導体基板１０の状態で拡散層形成プロセスを行う必要があり、半導体基板１０のハンドリングが必要となる。本実施例に係る半導体チップの製造方法は、チップ間領域１２に厚板部１５を有する状態で、ドレイン領域２５等の拡散層の形成や、ドレイン電極２５ａ等の電極形成を行うので、薄板化によるハンドリングの困難さや熱ストレスによる破損を伴うことなく、半導体チップの裏面加工形成を行うことができる。なお、図２においては、裏面に形成された拡散層は、Ｐ層のドレイン領域２５である例を挙げて説明しているが、半導体素子２０の導電型や構成等により、Ｎ層の拡散層が形成されてもよいことは言うまでもない。
ダイシングライン１６は、半導体チップ形成領域１１を切り出し、半導体チップを個片化するための切断ラインであるが、図２に示すように、チップ間領域１２の両側の、半導体チップ形成領域１１との境界に設けられている。薄板部１４は、半導体チップ形成領域１１を含むように形成されるので、ダイシングライン１６は、薄板部１４に設けられることになる。厚板部１５を、補強的な役割を持たせて意義あらしめるためには、支持柱としてある程度の平面的大きさが必要である。よって、図２に示すように、チップ間領域１２から半導体チップ領域１１を切り離すためのダイシングラインは、チップ間領域１２の両側に２本設けられる。この点、通常の半導体チップの製造プロセスでは、より多くの半導体チップを半導体基板１０上に形成するため、切り代分の大きさがチップ間領域１２の横幅の大きさとなるが、本実施例に係る半導体チップの製造方法においては、通常の半導体チップの製造プロセスとは異なる構成となっている。
次に、図４乃至図６を用いて、本実施例に係る半導体チップの製造方法の具体的な製造工程について説明する。
図４は、実施例１に係る半導体チップの製造方法の部分エッチング工程の一例を示した図である。個々の構成要素については、図２において説明した構成要素と同様であるので、同一の参照符号を付し、説明を省略する。
図４に示すように、部分エッチング工程においては、半導体基板１０の裏面の部分エッチングが行われる。部分エッチングは、図２において説明したように、半導体チップ形成領域１１を包含する領域について行われる。その際、隣接する半導体チップ形成領域１１の間のチップ間領域１２については、エッチングを行わず、厚板部１５として半導体基板１０の厚さのまま残すようにする。
エッチングは、反応性の気体やイオン、ラジカルによって半導体基板１０をエッチングするドライエッチングが適用されてもよいし、液体により半導体基板１０を腐食溶解するウェットエッチングが適用されてもよい。また、エッチングは、半導体チップ形成領域１１が薄板化されて薄板部１４を形成し、製造する半導体チップの要求に合った厚さとなるまで行われる。例えば、要求仕様に応じて、１００〔μｍ〕、２００〔μｍ〕といった３００〔μｍ〕以下の厚さとなるようにエッチングされてよい。
部分エッチングは、例えば、チップ間領域１２の厚板部１５として残す領域や、外周領域１３の厚板部１５として残す領域には、フォトレジストが塗布され、それ以外の半導体チップ形成領域１１を含む領域は、エッチングが施されるように行われてもよい。
このように、部分エッチング工程では、半導体基板１０の裏面に、薄板部１４と、厚板部１５が形成される。
図５は、実施例１に係る半導体チップの製造方法の裏面形成工程の一例を示した図である。図５においても、今まで説明した構成要素と同様の構成要素については、同一の参照符号を付して、説明を省略する。
裏面形成工程においては、半導体チップの裏面形成に必要な加工が行われる。図５に示すように、半導体チップ形成領域１１に、ＩＧＢＴを形成する場合には、拡散層であるドレイン領域２５の形成と、導電層２６及びドレイン電極２５ａの形成が行われる。また、表面側においても、電極２１ａ、２２ａの形成と、保護膜２７の形成が行われる。
まず、拡散層であるドレイン領域２５の裏面への形成は、例えば、イオンインプランテーションにより、不純物を注入することにより行われる。なお、イオンインプランテーションは、部分エッチング工程において使用されたレジストが塗布されたまま行われてもよいし、レジストを除去してから、裏面全体に対して行うようにしてもよい。図５においては、レジストを除去し、裏面全体に拡散層が形成された例が示されている。
ドレイン領域２５が形成された後は、表面側の電極であるゲート電極２１ａ及びソース電極２２ａが形成される。なお、ここで言うゲート電極２１ａ及びソース電極２２ａは、アルミ配線等で形成されたゲート配線及びソース配線を含めた金属部分全体を意味している。
ゲート電極２１ａ及びソース電極２２ａ等の表面側の電極が形成された後は、表面側全体が保護膜２７で覆われる。保護膜２７は、例えば、窒化膜や、有機保護膜が用いられてよい。
半導体基板１０の表面側に保護膜２７が形成された後は、裏面側の拡散層上に導電層２６が形成される。導電層２６は、例えば、アルミ配線であってもよいし、銅配線であってもよく、種々の配線材料が好適に適用されてよい。また、導電層２６の形成は、スパッタリング、金属蒸着、めっき等種々の方法により行われてよい。
配線層２６が形成された後は、ドレイン電極２５ａが形成される。ドレイン電極２５ａは、例えば、導電層２６から、電極引き出し線を接続することにより行われてよい。ドレイン電極２５ａが形成されると、半導体チップ形成領域１１の裏面の加工が終了する。
図６は、実施例１に係る半導体チップの製造方法のチップ切り出し工程の一例を示した図である。図６においても、今まで説明した構成要素と同様の構成要素については、同一の参照符号を付し、その説明を省略する。
チップ切り出し工程においては、ダイシングライン１６に沿って、チップ間領域１２から各々の半導体チップ形成領域１１を切り離し、半導体チップを個片化する。ダイシングは、図６に示すように、半導体基板１０をダイシングシート３１に載置し、ダイシングブレード３０を用いて半導体チップ形成領域１１の切断を行うようにしてもよい。ダイシングは、ダイシングライン１６に沿って、ダイシングブレード３０で薄板部１４を切断して行うが、その際、ダイシングの切り代を考慮し、半導体チップ形成領域１１側に必要な寸法が確保されるように行う。
また、図６において、半導体基板１０は、裏面が上側で、表面が下側となるように載置されている。図５の状態のまま半導体チップ形成領域１１を切り出すと、切り離された半導体チップは、空中に浮いた状態となってしまう。よって、半導体基板１０を載置したときに、半導体チップ形成領域１１がダイシングシート３１に接触した状態となる表面側が下側になるようにしている。これにより、半導体チップ形成領域１１の切断後も、個片化された半導体チップはダイシングシート３１上に載置された状態を保つことができ、安定した状態でダイシングを行うことができる。なお、図６においては、安定性の観点から、裏面側が上側となるように半導体基板１０を載置してダイシングを行った例を説明しているが、例えば、薄板部１４の下方にエッチング深さと同じ高さの支持台を用意し、表面側からダイシングを行うようにしてもよい。また、半導体チップ形成領域１１の切り出しは、ダイシングブレード３０を用いたダイシング以外にも、レーザ等を用いたりした他の切断方法によってもよい。チップ切り出し工程は、半導体チップ形成領域１１を、チップ間領域１２から適切に切り離すことができれば、種々の方法が適用されてよい。
半導体チップ領域１１の切り離しは、チップ間領域１２の両側に存在する半導体チップ形成領域１１との境界線を切断することにより行われてよい。これにより、厚板部１５を半導体チップ形成領域１１から完全に切り離し、薄板部１４のみで構成された半導体チップを得ることができる。
このように、実施例１に係る半導体チップの製造方法によれば、補強部としての役割を果たす厚板部１５を残したまま安定した状態で個々の半導体チップを形成することができ、最終的に厚板部１５を切り落とすことにより、要求を満たす薄板化された半導体チップを取得することができる。
次に、図７及び図８を用いて、実施例１に係る半導体チップの製造方法の処理フローについて説明する。
図７は、実施例１に係る半導体チップの製造方法の処理フローの一例と、比較例となる従来の半導体チップの製造方法の処理フローの一例を示した図である。図７（Ａ）は、実施例１に係る半導体チップの製造方法の処理フローの一例を示した図である。
図７（Ａ）において、ステップ１００では、半導体基板１０の表面側に、表面デバイスが形成される。例えば、形成される半導体素子２０がＩＧＢＴの場合には、ソース領域２２、チャネル領域２３、ゲート２１等が形成されることになる。
ステップ１１０では、半導体基板１０の裏面に、部分エッチングが行われる。複数の半導体チップ形成領域１１の裏面に、半導体チップ形成領域１１を包含する範囲についてエッチングが行われるとともに、チップ間領域１２に、エッチングされない非加工領域を残し、厚板部１５を残すようにエッチングが行われる。本ステップは、今までの説明では、図４に該当するステップである。なお、非加工領域は、レジストを形成してエッチングを行うことにより、形成されてよい。
ステップ１２０では、半導体基板１０の裏面側に、拡散層が形成される。拡散層は、例えば、形成される半導体素子２０が、ＩＧＢＴの場合や、縦型パワーＭＯＳトランジスタの場合には、ドレイン領域２５が形成される。拡散層は、例えば、イオンインプランテーション等を利用した不純物の注入により形成されてよい。また、拡散層の形成は、ステップ１１０において使用したレジストを除去してから行ってもよいし、レジストを残したままで実行してもよい。
ステップ１３０では、半導体基板１０の表面側に、アルミニウム配線を含む電極２１ａ、２２ａ及び保護膜２７が形成される。
ステップ１４０では、半導体基板１０の裏面側に、導電層２６及び裏面電極が形成される。裏面電極は、例えば、半導体チップ形成領域１１に形成される半導体素子２０がＩＧＢＴ又は縦型パワーＭＯＳトランジスタであれば、ドレイン電極２５ａが形成される。ステップ１２０乃至ステップ１４０は、今までの説明では、図５に該当する。
ステップ１５０では、チップの切り出しが行われる。例えば、ダイシングブレード３０を用いたダイシングにより、半導体チップ製造領域１１を、チップ間領域１２から切り離すことにより、チップの切り出しが行われてもよい。その際、例えば、半導体基板１０の裏面側が上側、表面側が下側になるように載置して、ダイシングが行われてもよい。本ステップは、今までの説明では、図６に該当する。
図７（Ｂ）は、比較参考例として、従来の半導体チップの製造方法の処理フローの一例を示した図である。図７（Ａ）と同様のステップには、同一のステップ番号を付している。
図７（Ｂ）の処理フローを、図７（Ａ）の処理フローと比較すると、ステップ１１０の半導体基板１０の裏面を部分エッチングするステップが無い点が異なっている。このステップを行わないため、従来の半導体チップの製造方法においては、同じ半導体基板１１０の厚さで終始半導体チップの製造プロセスを実行することになる。つまり、半導体チップの薄板化の要求があった場合には、最初から薄い半導体基板１１０を用いることになるが、そのような製造プロセスでは、ステップ１２０の裏面拡散層形成ステップを適切に行うことができない。よって、実施例１に係る半導体チップの製造方法においては、チップ間領域１２をエッチングせずに厚板部１５として残す部分エッチング工程を有することにより、半導体チップの薄板化と、半導体チップの裏面形成のための加工に耐える強度の双方の要求に応えることができることが分かる。
図８は、図７とは異なる、実施例１に係る半導体チップの製造方法のより詳細な処理フローの一例を示した図である。図８においても、図７と同様のステップについては、同一のステップ番号を付している。
ステップ１００では、半導体基板１０の表面側のデバイス形成が行われるが、図７（Ａ）のステップ１００と同様のステップであるので、その説明を省略する。
ステップ１０５では、半導体基板１０の表面に、保護用のフォトレジストが形成される。これにより、半導体基板１０の裏面を加工する際に、表面側のデバイスに悪影響を与えるおそれを無くすことができる。このように、半導体基板１０の裏面側の加工前に、表面側を保護するフォトレジスト等を形成する工程を設けてもよい。
ステップ１１１では、半導体基板１０の裏面に、フォトレジストのパターニングが行われる。具体的には、例えば、最初に半導体基板１０の裏面側全体にフォトレジストが塗布され、フォトレジストに光や電子等を照射して、露光を行う。露光後は、現像を行い、フォトレジストのパターニングが行われる。フォトレジストには、現像時に露光部分が残るネガ型と、露光部分が溶解するポジ型があるが、いずれのフォトレジストが用いられてもよい。チップ間領域１２にフォトレジストが残される部分が含まれるようにパターニングを行う。また、半導体基板１０の外周領域１３にも、フォトレジストが残るようにパターニングを行う。
ステップ１１２では、半導体基板１０の裏面について、部分エッチングが行われる。チップ間領域１２と、外周領域１３の厚板部１５に形成される部分には、フォトレジストが残っているので、それ以外の部分はエッチングが行われ、薄板部１４が形成される。
なお、ステップ１１１とステップ１１２は、図７（Ａ）の処理フローのステップ１１０に該当する。
ステップ１２１では、半導体基板の裏面に拡散層を形成するための裏面イオンインプランテーションが行われる。形成する拡散層の導電型に応じて、適切な不純物注入が行われる。なお、今までの説明では、Ｐ型の拡散層を形成した例を挙げて説明している。
ステップ１２２では、ステップ１１１で形成された裏面のフォトレジストの除去が行われる。図５においては、フォトレジストを除去してから裏面に拡散層が形成する工程順序を説明したが、本処理フローのように、裏面にフォトレジストが形成されたままイオン注入を行って拡散層を形成し、その後にフォトレジストを除去するようにしてもよい。またこのとき、本ステップでは、裏面のフォトレジストのみならず、ステップ１０５で形成した表面側のフォトレジストも同時に除去するようにしてもよい。
ステップ１２３では、ステップ１２１で裏面に注入した不純物を熱処理によって拡散させ、拡散層を形成する。
なお、ステップ１２１、ステップ１２２及びステップ１２３は、全体としては、図７（Ａ）のステップ１２０と同様のステップの内容に対応する。
ステップ１３０では、半導体基板１０の表面側に、保護膜２７及びメタル配線が形成され、ゲート電極２１ａ、ソース電極２２ａ等の電極が形成される。本ステップは、図７（Ａ）の説明と同様であるので、同一のステップ番号を付して、その説明を省略する。
ステップ１４０は、半導体基板１０の裏面にドレイン電極２５ａ等の裏面電極を形成するステップであり、ステップ１５０は、半導体チップを切り出すステップである。これらのステップは、図７（Ａ）と同様の内容であるので、各々同一のステップ番号を付して、その説明を省略する。
このように、図８の処理フローのように、全体として、裏面を部分エッチングするステップ１１０、裏面に半導体チップの形成に必要な加工を行うステップ１２０及び半導体チップを切り出すステップ１５０を有していれば、種々の細かな工程は、適宜変更することができる。
次に、図９を用いて、実施例１に係る半導体チップの製造方法の他の利点について説明する。図９は、半導体基板１０の搬送や処理時に利用される真空チャック機構６０の一例を示した図である。
図９（Ａ）は、真空チャック機構６０の側断面構成の一例を示した図である。図９（Ａ）において、真空チャック機構６０は、ステージ６１と、排気管６２と、チャック孔６３とを備える。ステージ６１上には、半導体基板１０が載置されている。真空チャック機構６０は、ステージ１０内に形成された排気管６２から真空排気を行い、ステージ６１の表面に溝状に形成されたチャック孔６３から半導体基板１０を吸引し、ステージ６１上に固定する構成となっている。
図９（Ｂ）は、真空チャック機構６０の平面構成の一例を示した図である。図９（Ｂ）に示すように、ステージ６１の表面に形成されたチャック孔６３は、１本の連続した略渦巻き状の溝として構成されている。よって、真空チャック機構がステージ６１上に載置された半導体基板１０を吸引固定するためには、排気管６２から真空排気を行ったときに、チャック孔６３の全体が、閉じた系を構成している必要がある。
図９（Ａ）に戻ると、半導体基板１０は、薄板部１４が、外側にあったときに、外側から外気と通じてしまい、吸引できない状態にあることが分かる。よって、薄板部１４の面積が大き過ぎると、真空チャック機構６０が閉じた系を形成することができず、半導体基板１０の真空吸引ができない状態となる。
この点、実施例１に係る半導体チップの製造方法においては、薄板部１４が、半導体チップ形成領域１１を包含する最小範囲としてあり、他のチップ間領域１２及び外周領域１３は、半導体基板１０とステージ６１が接触する厚板部１５の領域である。よって、真空チャック機構６０を用いた場合にも、部分的に薄板部１２を通るチャック孔６３は存在するものの、全体としては閉じた系を形成することができ、一般的な真空チャック機構６０をそのまま用いることができる。
このように、実施例１に係る半導体チップの製造方法によれば、通常の真空チャック機構６０を利用して、半導体チップの製造工程を実行することができるので、既存の製造設備を用いて、安価かつ容易に薄板化した半導体チップを製造することができる。
図１０は、本発明の実施例２に係る半導体チップの製造方法の一例を示した図である。実施例２に係る半導体チップの製造方法においては、半導体基板４０にＳＯＩ基板を用いている。
図１０において、実施例２に係る半導体チップの製造方法に用いられる半導体基板４０は、外面構成的には、半導体チップ形成領域４１と、チップ間領域４２と、薄板部４４と、厚板部４５とを有する。また、仮想線としてダイシングライン４６が設定される。半導体基板４０は、半導体素子５０を含む断面構成的には、ゲート５１と、ソース領域５２と、チャネル領域５３と、表面側Ｎ層５４と、酸化膜５５と、裏面側Ｎ層５６とを有する。
半導体基板４０の外面的な構成としては、表面側には、複数の半導体チップ形成領域４１の間に、チップ間領域４２が存在している。また、裏面側には、半導体チップ形成領域４１を包含するように薄板部４４が形成され、チップ間領域４２内に、厚板部４５が含まれるように構成されている点で、実施例１に係る半導体チップの製造方法に用いられた半導体基板１０と同様である。
一方、断面的な構成としては、薄板部４４の厚さが、１００〔μｍ〕以下の厚さで構成されている点、表面側Ｎ層５４と、裏面側Ｎ層５６を有し、その間に酸化膜５５が形成されている点で、実施例１に係る半導体チップの製造方法に用いられた半導体基板１０と異なっている。実施例１に係る半導体チップの製造方法に用いられた、半導体材料のみから構成された半導体基板１０では、薄板部４４を、１００〔μｍ〕以下の厚さに構成するのは、加工制御の面から非常に困難である。
しかしながら、ＳＯＩ基板を用いることにより、表面側が１００〔μｍ〕の厚さに加工された半導体基板４０を最初から入手することができる。この場合、半導体基板４０の全体の厚さは４００〜７００〔μｍ〕で、実施例１で示した半導体基板１０と変わらなくても、酸化膜５５の存在により、裏面の部分エッチングを容易に行うことができる。つまり、酸化膜５５が自動的にエッチングの終点となるので、厚板部４５を形成する部分にフォトレジストをパターニング形成した後は、微妙な深さの制御等を行うことなく深掘りエッチングを行うことができる。更に、部分エッチング工程が終了したら、ウェットエッチングにより、酸化膜５５を除去すれば、図１０に示すような極めて薄板化された半導体基板４０を得ることができる。この後は、裏面の薄板部４４に拡散層を形成し、電極を形成することにより、半導体チップの裏面形成に必要な加工を行うことができる。その際、薄板部４４は、１００〔μｍ〕以下で極めて薄いが、厚板部４５は、通常の半導体基板と同様に４００〜７００〔μｍ〕の厚さを有するので、十分な半導体基板４０の強度を維持しつつ、裏面形成工程を行うことができる。
その後は、実施例１に係る半導体チップの製造方法と同様に、チップ切り出し工程を行えば、１００〔μｍ〕以下の薄板化された半導体チップを製造することができる。その他の半導体素子５０の形成工程等や処理フローは、実施例１と同様の内容を適用することができるので、その説明を省略する。なお、実施例２に係る半導体基板４０は、例えば、表面側Ｎ層５４及び裏面側Ｎ層はシリコン基板で構成され、酸化膜５５は、ＳｉＯ２で構成されてもよい。
実施例２に係る半導体チップの製造方法によれば、ＳＯＩ基板を用いて、極めて薄い、例えば、１００〔μｍ〕以下の厚さの半導体チップを製造することができる。なお、実施例２においては、１００〔μｍ〕以下の厚さの半導体チップの製造方法の例として、ＳＯＩ基板を用いた例を挙げているが、１００〔μｍ〕よりも厚い、２００〔μｍ〕、３００〔μｍ〕というレベルの厚さの半導体チップを製造する場合にも、同様に適用できることは言うまでもない。
図１１は、本発明の実施例３に係る半導体チップの製造方法の一例を示した図である。図１１において、実施例３に係る半導体チップの製造方法により加工されている半導体基板７０の平面構成の一例が示されている。実施例３に係る半導体チップの製造方法において、半導体基板７０は、半導体チップ形成領域７１と、チップ間領域７２と、外周領域７３とを備える。また、半導体基板７０の厚さで考えると、薄板部７４と、厚板部７５とを備える。
実施例３に係る半導体チップの製造方法においては、半導体基板７０のチップ間領域７２に設ける厚板部７５を、実施例１に係る半導体チップの製造方法よりも減少させており、格子状ではなく、縦の列状に配置構成している。これに伴い、薄板部７４の領域は増加し、四角形の半導体チップ形成領域７１の周囲を囲む小さな個別の四角形ではなく、複数の半導体チップ形成領域７１が縦になす列全体を含むように形成されている。
このように、薄板部７４及び厚板部７５は、実施例１のように必ずしも格子状に形成される必要は無く、例えば、図１１に示すように、縦列状に形成されてもよい。この場合、格子状のチップ間領域７２の全体に含まれる厚板部７５の面積は、実施例１のような格子状の場合よりも減少するので、半導体基板７０の強度は、若干低下すると考えられる。しかしながら、規則的に、周期的に、縦列の単位でチップ間領域７２に厚板部７５が形成されているので、半導体チップの製造プロセスにおいては、大きな問題は生じないと考えられる。
例えば、横方向の間隔は同じであるが、縦方向のピッチが異なる複数種類の半導体基板７０の処理を行う場合には、総ての半導体基板７０に対して実施例１のような格子状のパターンを形成するマスクを作成しなくても、図１１に示すようなパターンのマスクを１つ作成すれば、総ての種類の半導体基板７０に対して適用することができる。また、作成するマスクのパターンも、より簡素なものとすることができる。
このように、実施例３に係る半導体チップの製造方法においては、簡略化されたマスクを用いて露光を行い、薄板部７４及び厚板部７５を形成することにより、容易に薄板化された半導体チップを製造することができる。また、パターンによっては、複数種類の半導体チップの配置パターンを有する半導体基板７０を連続的に処理する場合にも、同様のマスクを用いて半導体チップの製造を行うことができる。
なお、部分エッチング工程のレジストパターニング以外のその他の工程については、実施例１及び実施例２において説明した内容をそのまま実施例３にも適用することができるので、その説明は省略する。また、図１１においては、縦列状の薄板部７４と厚板部７５とを有する配置構成パターンを例に挙げて説明したが、横列状の薄板部７４と厚板部７５とを有する配置構成パターンであってもよいし、その他の配置構成パターンが適用されてもよい。但し、加工制御上、規則的な配列パターンである方が、加工制御が容易であるので、規則的な配列パターンで薄板部７４及び厚板部７５を設けることが好ましい。
図１２は、本発明の実施例４に係る半導体チップの製造方法の一例を示した図である。図１２において、実施例４に係る半導体チップの製造方法により加工された半導体基板８０の一例が示されている。実施例４に係る半導体チップの製造方法により加工された半導体基板８０は、半導体チップ形成領域８１と、チップ間領域８２と、外周領域８３と、薄板部８４と、厚板部８５とを有する。
実施例３に係る半導体チップの製造方法においては、半導体基板７０のチップ間領域７２の縦列のみに厚板部７５が形成されていたが、実施例４に係る半導体チップの製造方法においては、チップ間領域８２の縦列に加えて、横２列にも厚板部８５が形成されている。このように、縦列と横列の組み合わせで、チップ間領域８２に厚板部８５を形成するようにしてもよい。図１２においては、縦方向には、６行の半導体チップ形成領域８１が設けられているので、２行ずつ区切るような配置構成で、規則的、周期的に横方向に延在する厚板部８５がチップ間領域８２に設けられている。チップ間領域８２の総ての縦方向と横方向に厚板部８５を形成した形状が、実施例１に係る半導体チップの製造方法であるが、実施例４に係る半導体チップの製造方法は、横方向に延在する厚板部８５を３本減らしたと考えることもできる。
このように、格子状のチップ間領域８２から、必要に応じて、厚板部８５を省略した構成で半導体基板８０を構成してもよい。実施例４に係る半導体チップの製造方法は、実施例３に係る半導体チップの製造方法と、実施例１に係る半導体チップの製造方法の中間的な面積の厚板部８５を、チップ間領域８２全体に含む半導体基板８０の構成を製造工程中に形成する。よって、半導体基板８０の強度も両者の中間的な強度となる。このように、実施例１に係る半導体チップの製造方法を基本とし、必要に応じて、チップ間領域８２全体中の厚板部８５を減らした半導体基板８０の構成とすることにより、種々のマスクパターンで半導体基板８０を構成することができる。
なお、実施例４に係る半導体チップの製造方法においても、部分エッチング工程のレジストパターニング以外のその他の工程については、実施例１及び実施例２において説明した内容を適用できるので、その説明を省略する。
実施例３及び実施例４において説明したように、本発明の半導体チップの製造方法は、半導体チップ形成領域７１、８１間のチップ間領域７２、８２に、厚板部７５、８５を選択的に設けることによっても実現できる。この場合においても、半導体基板７０、８０の中央領域に補強構造となる厚板部７５、８５が設けられるので、外周領域７３、８３のみが厚板部７５、８５となっている半導体基板よりも、十分に強い強度を確保でき、拡散層形成や、電極形成等の半導体チップの裏面形成に必要な加工を、困難無く行うことができる。
以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。
特に、実施例１乃至実施例４においては、半導体基板１０、４０、７０、８０上に格子状に配置された四角形の半導体チップ形成領域１１、４１、７１、８１から半導体チップを製造する例を挙げて説明したが、複数の半導体チップ形成領域１１、４１、７１、８１が、切り代幅の２倍以上の間隔のチップ間領域１１、４１、７１、８１を有して形成される限り、種々の態様の半導体チップを製造することができる。
本発明は、集積回路等に用いられる半導体チップの製造に利用することができる。
１０、４０、７０、８０ 半導体基板
１１、４１、７１、８１ 半導体チップ形成領域
１２、４２、７２、８２ チップ間領域
１３、７３、８３ 外周領域
１４、４４、７４、８４ 薄板部
１５、４５、７５、８５ 厚板部
１６、４６ ダイシングライン
２０、５０ 半導体素子
２１、５１ ゲート
２１ａ ゲート電極
２２、５２ ソース領域
２２ａ ソース電極
２３、５３ チャネル領域
２４、５４、５６ Ｎ層
２５ ドレイン領域（拡散層）
２５ａ ドレイン電極
２６ 導電層
２７ 保護膜
３０ ダイシングブレード
３１ ダイシングシート
５５ 酸化膜
６０ 真空チャック機構
６１ ステージ
６２ 排気管
６３ チャック孔

Claims (6)

  1. 所定の厚さを有する半導体基板に、複数の半導体チップ形成領域と、該複数の半導体チップ形成領域間に存在するチップ間領域とを設け、前記半導体基板から、前記半導体チップ形成領域を切り離すことにより、前記半導体基板よりも厚さが薄い複数の半導体チップを製造する半導体チップの製造方法であって、
    前記半導体チップ形成領域の裏面を、前記チップ間領域内にエッチングされずに残される厚板部が含まれるようにエッチングし、前記半導体チップ形成領域を包含する薄板部を形成する部分エッチング工程と、
    前記薄板部に、前記半導体チップの形成に必要な裏面加工を行う裏面形成工程と、
    前記チップ間領域の両側の前記半導体チップ形成領域との境界を各々切断し、前記チップ間領域を除去して前記半導体チップ形成領域を切り離すチップ切り出し工程と、を含むことを特徴とする半導体チップの製造方法。
  2. 前記厚板部は、周期的な配置構成で設けられることを特徴とする請求項１に記載の半導体チップの製造方法。
  3. 前記部分エッチング工程は、前記半導体チップ形成領域に挟まれた総ての前記チップ間領域に前記厚板部が含まれるように、エッチングが行われることを特徴とする請求項１又は２に記載の半導体チップの製造方法。
  4. 前記チップ切り出し工程は、前記半導体基板の前記裏面を上側にした状態で行われることを特徴とする請求項１乃至３のいずれか一項に記載の半導体チップの製造方法。
  5. 前記裏面形成工程は、拡散層形成工程を含むことを特徴とする請求項１乃至４のいずれか一項に記載の半導体チップの製造方法。
  6. 前記半導体基板は、酸化膜の両側にシリコン基板が形成されたＳＯＩ基板であって、
    前記部分エッチング工程は、エッチングが前記酸化膜に到達したときに終了し、
    前記裏面形成工程は、前記酸化膜を除去してから行われることを特徴とする請求項１乃至５のいずれか一項に記載の半導体チップの製造方法。
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