JP2012004173A - 超接合半導体装置の製造方法 - Google Patents

超接合半導体装置の製造方法 Download PDF

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Abstract

【課題】工程数を大幅に増加させることなしに、エピタキシャル層の成長レートを早くすることができる超接合半導体装置の製造方法を提供すること。
【解決手段】２層目以降のアライメントマーク２０の形成に代えて、２層目以降のレジストの選択的イオン注入用パターニングをする際に、同時に新規アライメントマーク用のパターニングをして新規アライメントマーク２１を前回のアライメントマーク２０の位置とは異なる位置に形成することを、複数回の前記並列ｐｎ層の形成工程のうち、少なくとも１回、実施する超接合半導体装置の製造方法とする。
【選択図】 図１

Description

本発明は、ドリフト層として半導体基板の主面に垂直方向に、複数配置されるｎ型カラムおよびｐ型カラムを主面に平行方向に交互に隣接させる超接合構造（スーパージャンクションともいう）を有する超接合半導体装置の製造方法に関する。
前述の超接合半導体装置として、具体的には、縦型パワーＭＯＳＦＥＴのドリフト層に超接合構造を備える超接合ＭＯＳＦＥＴが知られている。ドリフト層に前記超接合構造を備える超接合半導体装置は、超接合構造を構成する複数のｐ型カラムとｎ型カラムの不純物濃度が同耐圧クラスの通常の素子よりも高くても、オフ状態では、ｐ型カラムとｎ型カラムの間の複数の平行なｐｎ接合のそれぞれから空乏層がｐ型カラムとｎ型カラムとの両側に広がってドリフト層を低い電界強度で空乏化するため、高耐圧化を図ることができる。その場合、ｎ型カラムとｐ型カラムのチャージバランスが重要であり、同じであることが望ましい。その結果、高耐圧を保ったまま、通常、耐圧に対してトレードオフ関係にあると言われるオン抵抗がその限界を超えて小さくなるだけでなく、材料の理論限界を超える低オン抵抗を実現できると言われている。
このような超接合構造を作製する方法として、低抵抗半導体基板上にエピタキシャル層の成長、パターニング、ｐ型、ｎ型不純物の各イオン注入により形成される薄いｐ型カラムとｎ型カラムを繰り返して積み重ねて所要の厚さの前記ｐ型カラムとｎ型カラムとすることにより超接合構造を形成してドリフト層とする方法が知られている（特許文献１）。このとき、基板表面に垂直方向に厚い前記ｐ型カラムとｎ型カラムを良好に形成するためには、積み重ねる際の各カラムの位置合わせ精度を良く行う必要がある。
従来の超接合構造を、前述のようにエピタキシャル層の成長、パターニング、イオン注入の繰り返し、ｎ型およびｐ型カラムを所要の位置精度で基板表面に垂直に積み重ねる等の工程によって形成する製造方法を説明する。まず、低抵抗シリコン基板上に数μｍの厚さの（シリコン）エピタキシャル層（第１層）を成長させ、イオン注入時のパターニングの際に使用するアライメントマークを形成する。たとえば、アライメントマークはトレンチを用いてスクライブラインに形成される。次に、リンを前記エピタキシャル層の全面にイオン注入し、ボロンのイオン注入領域となるレジスト開口部をフォトリソグラフィで形成した後にこのレジスト開口部からボロンイオン注入を行う。レジスト除去後、再度（シリコン）エピタキシャル層（第２層）を成長させる。エピタキシャル層の成長後にリンの全面イオン注入と再度のボロンのイオン注入領域のためにレジストをパターニングする。このとき、前回のボロンのイオン注入領域の位置と正確に重なるよう精度良くパターニングするために使用するアライメントマークは、前記第１層のエピタキシャル層に形成された当初のアライメントマークが第２層のエピタキシャル層表面に転写されて形成されたものを使用する。以上のように、エピタキシャル層の成長、パターニング、イオン注入などの工程を複数回繰り返し、適正な位置に所要の厚さのｐ型カラムとｎ型カラムが交互に並列に隣接配置される並列ｐｎ層からなる超接合構造を形成する。
また、低抵抗シリコン基板上に、シリコンエピタキシャル層を複数回成長させるとともに、各層の表面に形成される選択的イオン注入領域を相互に正確に重なるようにパターニングするために使用されるアライメントマークに関して、第２層目のアライメントマークを第１層目とは異なる位置に新たに形成することにより、第１層目から転写された第２層目のアライメントマークを用いるよりも、選択的イオン注入領域の位置合わせ精度を上げる方法が知られている。また、エピタキシャル層の成長ごとに生じる転写アライメントマークのだれをマスク合わせが有効にできる程度にエッチングして境界を明確に修正して使用する方法に関して記載されている（特許文献２）。さらに、そのエッチング材料として、特にＫＯＨを用いると、アライメントマークの境界を明確に修正することができるので、好ましいという趣旨の記載がある（特許文献３）。
特開２００１−１１９０２２号公報 特開平５−３４３３１９号公報 特開２００８−１３０９１９号公報
しかしながら、前述の特許文献２に記載のように、第２層目のアライメントマークを第１層目とは異なる位置に新たに形成することにより、位置合わせ精度を上げる方法では、第２層目のアライメントマークを形成するための新たな位置合わせ工程を必要とする。
一方、エピタキシャル層の成長レートを遅くすると、アライメントマークの形状崩れまたはだれを少なくすることができる。その結果、最初のアライメントマークが転写された第２層のエピタキシャル層表面の転写アライメントマークはだれや形状崩れが少ないので、新たにアライメントマークを形成することなくそのまま、第２層目以降の位置合わせに精度よく利用できる。しかし、特に厚くてエピタキシャル層の積み重ね層数の多い高耐圧デバイスでは、成長レートが遅いと、エピタキシャル層の成長に時間がかかりすぎて不適当である。
また、アライメントマーク形成をエピタキシャル層の成長ごとに毎回行えば位置合わせ精度を高くでき、かつエピタキシャル層の成長レートも早くすることができるが、手間のかかる位置合わせ工程が大幅に増加することが問題となる。
本発明は以上述べた点に鑑みてなされたものであり、本発明の目的は、工程数を大幅に増加させることなしに、エピタキシャル層の成長レートを早くすることができる超接合半導体装置の製造方法を提供することである。
本発明は、高濃度第１導電型半導体基板上に、エピタキシャル層の成長と、アライメントマークの形成と、該エピタキシャル層全面への第１導電型または第２導電型の不純物のイオン注入と、フォトリソグラフィによるレジストの選択的イオン注入用パターニングと、第２導電型または第１導電型の不純物の選択的イオン注入とをこの順に行う工程を１サイクルとして、前記イオン注入により形成される第１導電型領域と第２導電型領域からなる並列ｐｎ層の形成工程を複数回繰り返して積み重ねて所要の厚さとし、前記半導体基板の主面に垂直方向に複数配置される第１導電型カラムと第２導電型カラムを主面に平行方向に交互に隣接させる超接合構造をドリフト層として形成する超接合半導体装置の製造方法において、２層目以降のアライメントマークの形成に代えて、２層目以降のレジストの選択的イオン注入用パターニングをする際に、同時に新規アライメントマーク用のパターニングをして新規アライメントマークを前層のアライメントマークの位置とは異なる位置に形成することを、複数回の前記並列ｐｎ層の形成工程のうち、少なくとも１回、実施する超接合半導体装置の製造方法とすることにより、前記本発明の目的を達成する。この場合、前記アライメントマークは、前記半導体基板のスクライブライン上に設けられ、前記半導体基板へのエッチング深さが０．３μｍ未満の凹部を有することが好ましい。
本発明は、高濃度第１導電型半導体基板上に、エピタキシャル層の成長と、アライメントマークの形成と、該エピタキシャル層全面への第１導電型または第２導電型の不純物のイオン注入と、フォトリソグラフィによるレジストの選択的イオン注入用パターニングと、第２導電型または第１導電型の不純物の選択的イオン注入とをこの順にする並列ｐｎ層の形成工程を複数回繰り返して所要の厚さとし、前記半導体基板の主面に垂直方向に複数配置される第１導電型カラムと第２導電型カラムを主面に平行方向に交互に隣接させる超接合構造をドリフト層として形成する超接合半導体装置の製造方法において、２層目以降のアライメントマークの形成に代えて、前記ノンドープエピタキシャル層の形成後に、１層目のアライメントマークが転写されたノンドープエピタキシャル層表面を等方性エッチングする工程を、複数回の前記並列ｐｎ層の形成工程のうち、少なくとも１回、実施する超接合半導体装置の製造方法とすることにより、前記本発明の目的を達成する。この場合、前記等方性エッチングによるエッチング量を前記エピタキシャル層の表面から深さ０．５μｍ以内とすることが好ましい。
本発明によれば、工程数を大幅に増加させることなしに、エピタキシャル層の成長レートを早くすることができる超接合半導体装置の製造方法を提供することができる。
本発明にかかる超接合半導体基板の断面模式図である。 本発明の実施例１にかかる超接合半導体基板の製造工程を示す半導体基板の要部断面図である（その１）。 本発明の、図２に続く、超接合半導体基板の製造工程を示す半導体基板の要部断面図である（その２）。 本発明の、図３に続く、超接合半導体基板の製造工程を示す半導体基板の要部断面図である（その３）。 本発明の、図４に続く、超接合半導体基板の製造工程を示す半導体基板の要部断面図である（その４）。 本発明の、図５に続く、超接合半導体基板の製造工程を示す図であり、半導体基板の要部断面図（ａ）と要部平面図（ｂ）である（その５）。 本発明の、図６に続く、超接合半導体基板の製造工程を示す半導体基板の要部断面図である（その６）。 本発明の実施例２にかかる超接合半導体基板の製造方法を示す半導体基板の要部断面図である。 本発明にかかる超接合ＭＯＳＦＥＴの要部断面図である。
以下、本発明の超接合半導体装置の製造方法にかかる一実施例について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。ｎまたはｐの後に記載されている＋記号は、隣接する同導電型の層または領域よりも相対的に高不純物濃度であることを表す。同様に−記号は低不純物濃度であることを表す。
次に本発明の実施の形態を図面を参照して詳細に説明する。図１は本発明の実施例１にかかる超接合半導体基板の断面模式図である。ｎ＋Ｓｉ基板１上に、バッファ層となるｎ−層２を介して、基板面に垂直に形成されるｎ型カラム４およびｐ型カラム５が、基板面に平行な方向では交互に隣接配置される超接合構造１０を有している。図２から図７は、図１に示す超接合半導体基板の製造工程を段階ごとに示す断面模式図である。
図２では、ｎ＋Ｓｉ基板１上にｎ−層２を不純物濃度３×１０１４ｃｍ−３含むシリコンのエピタキシャル成長により、たとえば、１２μｍ程度の厚みで形成する。その上にノンドープエピタキシャル層３ａをシリコンエピタキシャル成長により、たとえば、３μｍの厚みで形成する。このノンドープエピタキシャル層３ａが形成されたウエハ表面で、複数の半導体チップ領域１００の間に位置するスクライブライン５０予定部に段ごとの位置合わせのための基準として使用される第１のアライメントマーク２０をフォトリソグラフィとトレンチ（凹部）エッチングで形成する。
図３に示すように、ｎ型不純物、たとえば、リン４ａをノンドープエピタキシャル層３ａ全面に破線で示すようにイオン注入した後、フォトリソグラフィにより形成したレジストマスク６ａを用いて、ｐ型不純物、たとえば、ボロン５ａをレジストマスク６ａを用いてレジスト開口部６ｂに選択的にイオン注入する。この時、後工程での不純物の熱拡散による拡がりを考慮してレジストマスク６ａの開口幅は残し幅の１／４程度とする。それに応じて、ｐ型カラム５とｎ型カラム４のチャージバランスをとるために、ボロンの注入量はリンの４倍程度とする。
その後、図４に示すように、第２段目（２層目）のノンドープエピタキシャル層３ｂをシリコンエピタキシャル成長により、たとえば、７μｍの厚みで形成する。図４では図示しないが、第１段目と同様に、リン４ｂをノンドープエピタキシャル層３ｂの全面に注入し、ボロンのイオン注入領域形成のためのレジストマスクにレジスト開口部をフォトリソグラフィにより形成する。ノンドープエピタキシャル層３ｂ表面のスクライブライン５０上には、前記第１のアライメントマーク２０が少しの変形と狭い幅の転写アライメントマーク２０ａとなって、転写されている。ここで、第１段目（１層目）と第２段目（２層目）の並列ｐｎ層の位置合わせのためのアライメントは、前述の転写された第１のアライメントマーク２０ａを用いる。そして、形成されたイオン注入領域形成のためのレジスト開口部にボロン５ｂをイオン注入する（図５）。
次に、図５に示すように、第３段目（３層目）のノンドープエピタキシャル層３ｃをシリコンエピタキシャル成長により７μｍの厚みで形成する。第１のアライメントマーク２０は繰り返しのノンドープエピタキシャル層３ｃの積層によってさらに変形し、マーク幅等がさらに減少する形状で表面に転写アライメントマーク２０ｂとなって転写される。図６（ａ）に示すように、第３段目（３層目）のボロンのイオン注入領域形成のためのレジストマスク６ｃとレジスト開口部６ｄをフォトリソグラフィにより形成する。ただし、このフォトリソグラフィでは、前記第２段目と異なり、第２のアライメントマーク２１を形成するために、スクライブライン５０に前記第１のアライメントマーク２０とは異なる位置に第２のアライメントマーク２１用のレジスト開口部６ｅを、前記ボロンのイオン注入領域形成用レジスト開口部６ｄと同時に設けるパターニングとする。ここが本発明の特徴部分である。このようにすることにより、第２のアライメントマーク２１用のためだけのフォトリソグラフィを省略することができる。その後、図６（ａ）に示すように、レジスト開口部６ｄに露出するシリコン面と第２アライメントマーク２１の形成用の開口部分６ｅのシリコン面（ノンドープエピタキシャル層３ｃ面）を深さ０．１μｍエッチングしてアライメントマーク２１を形成する。図６（ｂ）にウエハ中の第１と第２のアライメントマークおよび半導体チップ領域１００の配置を示す要部平面図を示す。図６（ｂ）で、Ａ−Ａ’線で切断した要部断面図が図６（ａ）および次に示す図７である。
次に、図６（ａ）でボロンのイオン注入を行った後、図７に示すように、レジストマスク６ｃを剥離し、ウエハ全面にリンイオンを注入する。このようにして、第２のアライメントマーク２１がスクライブライン５０上に第１のアライメントマーク２０の転写アライメントマーク２０ｂとは異なる位置に形成される。
以下の説明は、基本的に前述の説明の繰り返しであるので、図示はしない。第４段目（４層目）のノンドープエピタキシャル層の成長、イオン注入、パターニングを行う。パターニングでは位置合わせ精度を高めるために、第２のアライメントマーク２１が第４段目のノンドープエピタキシャル層表面に転写された転写アライメントマークを用いる。第５段目（５層目）は、前記第３段目と同様にして第３のアライメントマークを新たに第１、第２のアライメントマークとは異なるスクライブライン５０上に形成する。以上、並列ｐｎ層が所望の厚さになるまで、前述と同様に、第２段目、第３段目のノンドープエピタキシャル成長、イオン注入、アライメントマーク形成を繰り返し、最後に、たとえば、５μｍ程度の厚さのノンドープ層でキャップした後、熱処理によりイオン注入したリンおよびボロン不純物の熱拡散を行って超接合構造を形成する。
その後、図９の超接合ＭＯＳＦＥＴの要部断面図に示す通常のプレーナ型ＭＯＳＦＥＴの製造プロセスと同様に、熱酸化によるフィールド酸化膜８の形成、ゲート絶縁膜１５を形成する。さらに、ポリシリコン層の形成後、前記アライメントマークを用いてゲート電極１６と、ポリシリコンをマスクとしてボロンをイオン注入してｐベース領域１３およびガードリング７を形成し、さらに、ｎソース領域１４を形成後、ＭＯＳゲート上には層間絶縁膜を介して覆い、ｎソース領域１４とｐベース領域１３とに接触するソース電極１７を形成する。このようにして、素子活性部２００内には、ｐベース領域１３、ｎソース領域１４、ゲート絶縁膜１５、ゲート電極１６、ソース電極１７、周縁耐圧構造部３００内に、ガードリング７、フィールド絶縁膜８等を有する表面側領域ができる。最後に、裏面側を研削してドレイン電極を形成すれば、超接合ＭＯＳＦＥＴのウエハが完成する。なお、図９では、プレーナ型ＭＯＳＦＥＴとしたが、トレンチ型ＭＯＳＦＥＴとすることもできる。
以上の説明では、第２段目以降、２段ごとに新たなアライメントマークの形成をスクライブラインにそれぞれ異なる位置に形成したが、たとえば、１段目ごとあるいは３段目ごとに形成するようにしてもよい。また、第１段目のノンドープエピタキシャル層上のアライメントマークの形成を、前述したようにボロンのイオン注入用のパターニングの際にアライメントマーク用の開口部も形成しておくことにより、フォトリソグラフィを１回少なくする方法を適用することも可能である。あるいは、前述の説明では、３層目のボロンイオン注入時のパターニングで第２のアライメントマークを形成したが、逆に、ボロンを全面にイオン注入し、リンを選択的イオン注入するためにパターニングを用いるデバイス製造方法とした場合には、リンを選択的イオン注入するためにパターニングの際に、アライメントマーク形成用の開口部を形成する方法としてもよい。
本発明の目的を達成するための超接合半導体装置の製造方法について、前述の実施例１とは異なる例を、以下説明する。図８に示すように、第３段目のノンドープエピタキシャル層３ｃの形成後に、その表面に第１のアライメントマーク２０が、第２段目の転写アライメントマーク２０ａを介して、さらに転写されてできる転写アライメントマーク２０ｂは、マーク幅が転写アライメントマーク２０ａよりさらに狭くなり、図８には示されていないが、形状のだれも大きくなってきている。この転写アライメントマーク２０ｂの幅および形状を当初の第１のアライメントマーク２０の形状に近い明確な形状に戻すことができれば、位置精度の高いマスク合わせが可能になる。そのように転写アライメントマーク２０ｂを加工する方法について説明する。
第３段目のノンドープエピタキシャル層３ｃの形成後に、ＣＦ４やＸｅＦ２などを分解して生成するＦラジカルを用いる等方性のドライエッチングでウエハのノンドープエピタキシャル層３ｃ表面を、図８の破線２２で示すように、たとえば、深さ０．５μｍエッチングする。その結果、転写アライメントマーク２０ｂの幅が広がり、当初のアライメントマーク２０の幅と同程度にすることにより、幅を基準に、再びこの転写アライメントマーク３ｃを利用して、イオン注入用のパターニングを位置精度よくマスク合わせすることが可能となる。
以上説明した実施例１、２によれば、位置精度の高いマスク合わせを可能にするアライメントマークを工程数の大幅な増加なしに形成することが可能となるので、ノンドープエピタキシャル層を形成する際のエピタキシャル成長のレートを大きくすることができ、超接合半導体装置を製造する際に必要な超接合半導体基板の製造コストの低減を図ることができる。
１ ｎ＋Ｓｉ基板
２ ｎ−層
３ａ、３ｂ、３ｃ ノンドープエピタキシャル層
４ ｎ型カラム
５ ｐ型カラム
６ａ、６ｃ レジストマスク
６ｂ レジスト開口部
６ｄ ボロンイオン注入用レジスト開口部
６ｅ 第２アライメントマーク用レジスト開口部
７ ガードリング
８ フィールド絶縁膜
９ ｎ−領域
１０ 超接合構造
１３ ｐベース領域
１４ ｎエミッタ領域
１５ ゲート絶縁膜
１６ ゲート電極
１７ エミッタ電極
２０ 第１のアライメントマーク
２０ａ、２０ｂ 転写アライメントマーク
２１ 第２のアライメントマーク
２２ 破線
５０ スクライブライン
１００ 半導体チップ領域
２００ 素子活性部
３００ 周縁耐圧構造部

Claims (4)

  1. 高濃度第１導電型半導体基板上に、エピタキシャル層の成長と、アライメントマークの形成と、該エピタキシャル層全面への第１導電型または第２導電型の不純物のイオン注入と、フォトリソグラフィによるレジストの選択的イオン注入用パターニングと、第２導電型または第１導電型の不純物の選択的イオン注入とをこの順に行う工程を１サイクルとして、前記イオン注入により形成される第１導電型領域と第２導電型領域からなる並列ｐｎ層の形成工程を複数回繰り返して積み重ねて所要の厚さとし、前記半導体基板の主面に垂直方向に複数配置される第１導電型カラムと第２導電型カラムを主面に平行方向に交互に隣接させる超接合構造をドリフト層として形成する超接合半導体装置の製造方法において、２層目以降のアライメントマークの形成に代えて、２層目以降のレジストの選択的イオン注入用パターニングをする際に、同時に新規アライメントマーク用のパターニングをして新規アライメントマークを前層のアライメントマークの位置とは異なる位置に形成することを、複数回の前記並列ｐｎ層の形成工程のうち、少なくとも１回、実施することを特徴とする超接合半導体装置の製造方法。
  2. 前記アライメントマークは、前記半導体基板のスクライブライン上に設けられ、前記半導体基板へのエッチング深さが０．３μｍ未満の凹部を有することを特徴とする、請求項１に記載の超接合半導体装置の製造方法。
  3. 高濃度第１導電型半導体基板上に、エピタキシャル層の成長と、アライメントマークの形成と、該エピタキシャル層全面への第１導電型または第２導電型の不純物のイオン注入と、フォトリソグラフィによるレジストの選択的イオン注入用パターニングと、第２導電型または第１導電型の不純物の選択的イオン注入とをこの順に行う工程を１サイクルとして、前記イオン注入により形成される第１導電型領域と第２導電型領域からなる並列ｐｎ層の形成工程を複数回繰り返して積み重ねて所要の厚さとし、前記半導体基板の主面に垂直方向に複数配置される第１導電型カラムと第２導電型カラムを主面に平行方向に交互に隣接させる超接合構造をドリフト層として形成する超接合半導体装置の製造方法において、２層目以降のアライメントマークの形成に代えて、前記ノンドープエピタキシャル層の形成後に、１層目のアライメントマークが転写されたノンドープエピタキシャル層の表面を等方性エッチングする工程を、複数回の前記並列ｐｎ層の形成工程のうち、少なくとも１回、実施することを特徴とする超接合半導体装置の製造方法。
  4. 前記等方性エッチングによるエッチング量を前記エピタキシャル層の表面から深さ０．５μｍ以内とすることを特徴とする請求項３記載の超接合半導体装置の製造方法。
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