JP5699526B2 - 半導体装置の製造方法 - Google Patents
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Description
マーク形成工程後に、前記第1導電型エピタキシャル層の上面にノンドープエピタキシャル層を形成する層形成工程と、第1導電型不純物の全面イオン注入を行う全面イオン注入工程と、前記ノンドープエピタキシャル層表面に転写された前記凹状のアライメントークの凹部の段差を検出してフォトリソグラフィによりパターン合わせを行うパターン合わせ工程と、第2導電型不純物の選択的イオン注入を行う選択的イオン注入工程と、を複数回繰り返す積層工程と、を備え、前記複数回繰り返す積層工程のうち少なくとも一回は、前記層形成工程後に、前記層形成工程と同じエピタキシャル成長槽内で、前記ノンドープエピタキシャル層表面をHClガスエッチングして、前記転写された凹状のアライメントマークの底辺部の幅を広げるエッチング工程を有する半導体装置の製造方法とすることにより、前記本発明の目的が達成される。
(比較実験例)
図3は幅3μm、段差(深さ)1.0μmの矩形凹部状の当初のアライメントマーク(図3(a))に、厚さ7μmエピタキシャル層(図示せず)を5回積層させ、5層の各エピタキシャル層表面に転写されたアライメントマークのうち、4層分(図3(b)〜(e))の断面図である。このアライメントマーク(図3(b)〜(e))を露出装置が検出するかどうかの評価を行った。露光装置のアライメントマークに対する検出限界段差は0.25μmである。エピタキシャル成長条件は、温度1100℃、シリコン原料ガスとしてDCS(ジクロロシラン)を用い、エピタキシャル成長ごとに、厚さ7μmのエピタキシャル層を形成させた。
エピタキシャル成長による累積の膜厚は、3〜5層目でのエッチングにより、35μmから33.5μmへ減少した。しかし、設計から要求された膜厚は、35±1.75μmであり、この要求を満足することはできた。
2 n+バッファ層
3 アライメントマーク
4 リンイオン注入
5 ボロンイオン注入
6 ノンドープエピタキシャル層
7 並列pn層
8 フィールド酸化膜
10 ガードリング
13 pベース領域
14 ソース領域
15 ゲート絶縁膜
16 ゲート電極
17 ソース電極
100 素子活性部
200 周縁耐圧構造部
Claims (2)
- 第1導電型半導体基板の主面に垂直方向に長い形状であって、主面に平行な方向では交互に隣接して配置される第1導電型領域と第2導電型領域からなる超接合構造部をドリフト層として形成する半導体装置の製造方法において、
前記第1導電型半導体基板の主面上に第1導電型エピタキシャル層を成長させ、該第1導電型エピタキシャル層の表面に凹状のアライメントマークを形成し、
第1導電型不純物の全面イオン注入と第2導電型不純物の選択的イオン注入を行うマーク形成工程と、
マーク形成工程後に、
前記第1導電型エピタキシャル層の上面にノンドープエピタキシャル層を形成する層形成工程と、
第1導電型不純物の全面イオン注入を行う全面イオン注入工程と、
前記ノンドープエピタキシャル層表面に転写された前記凹状のアライメントークの凹部の段差を検出してフォトリソグラフィによりパターン合わせを行うパターン合わせ工程と、
第2導電型不純物の選択的イオン注入を行う選択的イオン注入工程と、
を複数回繰り返す積層工程と、を備え、
前記複数回繰り返す積層工程のうち少なくとも一回は、前記層形成工程後に、前記層形成工程と同じエピタキシャル成長槽内で、前記ノンドープエピタキシャル層表面をHClガスエッチングして、前記転写された凹状のアライメントマークの底辺部の幅を広げるエッチング工程を有することを特徴とする半導体装置の製造方法。 - 前記エッチング工程は、前記エピタキシャル成長槽内の温度が前記ノンドープエピタキシャル層の形成時の温度と同じことを特徴とする請求項1に記載の半導体装置の製造方法。
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