JPWO2012098759A1 - 炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置の製造方法 Download PDF

Info

Publication number
JPWO2012098759A1
JPWO2012098759A1 JP2012527538A JP2012527538A JPWO2012098759A1 JP WO2012098759 A1 JPWO2012098759 A1 JP WO2012098759A1 JP 2012527538 A JP2012527538 A JP 2012527538A JP 2012527538 A JP2012527538 A JP 2012527538A JP WO2012098759 A1 JPWO2012098759 A1 JP WO2012098759A1
Authority
JP
Japan
Prior art keywords
oxide film
silicon carbide
silicon oxide
etching
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2012527538A
Other languages
English (en)
Inventor
大井 直樹
直樹 大井
弘 塩見
弘 塩見
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Publication of JPWO2012098759A1 publication Critical patent/JPWO2012098759A1/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/0445Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H01L21/0465Making n or p doped regions or layers, e.g. using diffusion using ion implantation using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802Vertical DMOS transistors, i.e. VDMOS transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66053Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712Vertical DMOS transistors, i.e. VDMOS transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608Silicon carbide

Abstract

CF4、C2F6、C3F8およびSF6からなる群から選択された少なくとも1種のフッ素化合物ガスと、酸素ガスと、を含むガスを用いたエッチングにより酸化珪素膜(31)の一部を除去して酸化珪素膜(31)のマスクパターンを形成する工程を含む炭化珪素半導体装置(100)の製造方法である。

Description

本発明は、炭化珪素半導体装置の製造方法に関する。
半導体装置の製造においては、半導体基板に選択的に不純物領域を形成する工程が必要である。たとえばnチャネル型MOSFET(Metal Oxide Semiconductor Feild Effect Transistor)が製造される場合、npn構造を得るために、n型半導体基板上に部分的にp型領域を形成し、さらにこのp型領域に部分的にn+型領域を形成する工程がしばしば行われる。すなわち、互いに広がりの異なる二重の不純物領域が形成される。
半導体基板としてシリコン基板が用いられる場合、不純物の拡散によって不純物領域の広がりを調整することができるので、これを利用した二重拡散法が広く用いられている。
一方、半導体基板として炭化珪素基板が用いられる場合、不純物の拡散係数が小さいことから、不純物の拡散によって不純物領域の広がりを調整することは困難である。つまり、イオン注入が行なわれた領域が、活性化アニールを経て、ほぼそのまま不純物領域となる。そのため、二重拡散法を用いることができない。
そこで、たとえば特開2008−147576号公報(特許文献1)においては、以下のような方法が開示されている。ずなわち、まず、炭化珪素基板上にタングステンからなるイオン注入マスクを形成する。そして、炭化珪素基板にn型不純物のイオン注入を行なった後に、イオン注入マスクの一部をエッチングして炭化珪素基板の露出領域を拡大し、その後、p型不純物のイオン注入を行なっている。この方法によれば、セルフアラインによって、互いに広がりの異なる二重の不純物領域の位置関係のばらつきを低減することができるため、半導体装置の特性のばらつきを低減することができるとされている。
特開2008−147576号公報
しかしながら、特許文献1に開示された方法においては、イオン注入マスクに内部応力の大きいタングステンを用いていることから、タングステンからなるイオン注入マスクと炭化珪素基板との内部応力差に起因して、炭化珪素基板に反りが生じることがあった。特に、近年の炭化珪素基板の大面積化に伴い、炭化珪素基板に反りが生じる傾向が大きくなると考えられる。
そのため、特許文献1に開示された方法においては、タングステンからなるイオン注入マスクの一部をエッチングして炭化珪素基板の露出領域を拡大する際にエッチング幅を均一に制御するのが困難であるため、不純物領域の広がりの精度が低くなるという問題があった。
上記の事情に鑑みて、本発明の目的は、不純物領域の広がりの精度を高めることができる炭化珪素半導体装置の製造方法を提供することにある。
本発明は、炭化珪素基板を準備する工程と、炭化珪素基板上に酸化珪素膜を形成する工程と、CHF3を含む第1のガスを用いた第1のエッチングにより酸化珪素膜の一部を除去して酸化珪素膜の第1のマスクパターンを形成する工程と、第1のマスクパターンを有する酸化珪素膜を備えた炭化珪素基板に第1のイオンをイオン注入することによって第1導電型を有する第1の不純物領域を形成する工程と、CF4、C26、C38およびSF6からなる群から選択された少なくとも1種のフッ素化合物ガスと、酸素ガスと、を含む第2のガスを用いた第2のエッチングにより酸化珪素膜の一部を除去して酸化珪素膜の第2のマスクパターンを形成する工程と、第2のマスクパターンを有する酸化珪素膜を備えた炭化珪素基板に第2のイオンをイオン注入することによって第1導電型とは異なる第2導電型を有する第2の不純物領域を形成する工程と、を含む、炭化珪素半導体装置の製造方法である。
ここで、本発明の炭化珪素半導体装置の製造方法においては、第2のガスに占める酸素ガスの割合が30体積%以上であることが好ましい。
また、本発明の炭化珪素半導体装置の製造方法においては、第2のエッチングにおけるエッチング選択比が0.5以上2以下であることが好ましい。
また、本発明の炭化珪素半導体装置の製造方法において、酸化珪素膜を形成する工程は、炭化珪素基板上にエッチングストップ層を形成する工程と、エッチングストップ層上に酸化珪素膜を形成する工程と、を含むことが好ましい。
また、本発明の炭化珪素半導体装置の製造方法において、エッチングストップ層は、ニッケル、アルミニウムおよびチタンからなる群から選択された少なくとも1種の金属を含むことが好ましい。
また、本発明の炭化珪素半導体装置の製造方法において、エッチングストップ層は、炭化珪素基板側から、チタンからなる第1層、ニッケルまたはアルミニウムからなる第2層、およびチタンからなる第3層がこの順に積層された積層体からなることが好ましい。
本発明によれば、不純物領域の広がりの精度を高めることができる炭化珪素半導体装置の製造方法を提供することができる。
本実施の形態の炭化珪素半導体装置の製造方法により製造される炭化珪素半導体装置の一例の模式的な断面図である。 図1に示す炭化珪素半導体装置の製造方法の一例の製造工程の一部について図解する模式的な断面図である。 図1に示す炭化珪素半導体装置の製造方法の一例の製造工程の他の一部について図解する模式的な断面図である。 図1に示す炭化珪素半導体装置の製造方法の一例の製造工程の他の一部について図解する模式的な断面図である。 図1に示す炭化珪素半導体装置の製造方法の一例の製造工程の他の一部について図解する模式的な断面図である。 図1に示す炭化珪素半導体装置の製造方法の一例の製造工程の他の一部について図解する模式的な断面図である。 図1に示す炭化珪素半導体装置の製造方法の一例の製造工程の他の一部について図解する模式的な断面図である。 図1に示す炭化珪素半導体装置の製造方法の一例の製造工程の他の一部について図解する模式的な断面図である。 図1に示す炭化珪素半導体装置の製造方法の一例の製造工程の他の一部について図解する模式的な断面図である。 図1に示す炭化珪素半導体装置の製造方法の一例の製造工程の他の一部について図解する模式的な断面図である。 図1に示す炭化珪素半導体装置の製造方法の一例の製造工程の他の一部について図解する模式的な断面図である。 図1に示す炭化珪素半導体装置の製造方法の一例の製造工程の他の一部について図解する模式的な断面図である。 図1に示す炭化珪素半導体装置の製造方法の一例の製造工程の他の一部について図解する模式的な断面図である。 図1に示す炭化珪素半導体装置の製造方法の一例の製造工程の他の一部について図解する模式的な断面図である。
以下、本発明の実施の形態について説明する。なお、本発明の図面において、同一の参照符号は、同一部分または相当部分を表わすものとする。
図1に、本実施の形態の炭化珪素半導体装置の製造方法により製造される炭化珪素半導体装置の一例の模式的な断面図を示す。
図1に示すように、本実施の形態の炭化珪素半導体装置は、MOSFET100であり、具体的には、縦型DiMOSFET(Double Implanted MOSFET)である。
MOSFET100は、エピタキシャル基板90と、エピタキシャル基板90の表面に形成されたp領域123(深さD1)およびn+領域124(深さD2)と、エピタキシャル基板90の表面上に形成されたソース電極111および酸化膜126と、ソース電極111上に形成された上部ソース電極127と、酸化膜126上に形成されたゲート電極110と、エピタキシャル基板90の裏面に形成されたドレイン電極112と、を有している。
エピタキシャル基板90は、単結晶基板80と、単結晶基板80上に積層されたバッファ層121と、バッファ層121上に設けられた耐圧保持層122と、耐圧保持層122の表面に設けられたp領域123と、p領域123内に設けられたn+領域124と、を有している。MOSFET100の平面形状(図1の上方向から見た形状)は、たとえば、2mm以上の長さの辺からなる長方形または正方形とすることができる。
単結晶基板80およびバッファ層121は、それぞれ、n型の導電型を有する炭化珪素であることが好ましい。バッファ層121におけるn型不純物の濃度はたとえば5×1017cm-3とすることができる。また、バッファ層121の厚さは、たとえば0.5μm程度とすることができる。
耐圧保持層122は、導電型がn型の炭化珪素であることが好ましい。耐圧保持層122におけるn型不純物の濃度は、たとえば5×1015cm-3とすることができる。また、バッファ層121の厚さは、たとえば10μm程度とすることができる。
エピタキシャル基板90の表面S0には、導電型がp型である複数のp領域123が互いに間隔を隔てて形成されている。また、表面S0には、各p領域123の内部に位置するようにn+領域124が形成されている。表面S0上において、p領域123は、耐圧保持層122とn+領域124との間に挟まれて、酸化膜126を介してゲート電極110に覆われたチャネル領域を有する。チャネル領域はチャネル長CLを有する。
表面S0において、複数のp領域123の間から露出する耐圧保持層122上に酸化膜126が形成されている。ここで、酸化膜126は、2つの隣り合うp領域123の一方のp領域123内のn+領域124上から、当該p領域123上、隣り合うp領域123の間において露出する耐圧保持層122上、他方のp領域123上、および当該他方のp領域123内のn+領域124上にまで延在するように形成されている。
酸化膜126上にはゲート電極110が形成されているが、酸化膜126のうち、酸化膜126の上部にゲート電極110が形成されている部分はゲート絶縁膜としての機能を有する。
n+領域124上にはソース電極111が形成されているが、ソース電極111の一部はp領域123に接していてもよい。ソース電極111上には上部ソース電極127が形成されている。
以下、図2〜図14の模式的断面図を参照して、図1に示すMOSFET100の製造方法の一例について説明する。
まず、図2に示すように、表面S0を有するエピタキシャル基板90(炭化珪素基板)を準備する。ここで、エピタキシャル基板90は、たとえば、単結晶基板80の表面上に、バッファ層121および耐圧保持層122をこの順序でCVD(Chemical Vapor Deposition)法等によってエピタキシャル成長させることにより形成することができる。
次に、図3に示すように、エピタキシャル基板90の表面S0上にエッチングストップ層50を形成する。エッチングストップ層50は、エピタキシャル基板90側から、第1層51、第2層52および第3層53がこの順に積層された積層体から形成されている。
ここで、第1層51はチタン層からなることが好ましく、第2層52はニッケル層またはアルミニウム層からなることが好ましく、第3層53はチタン層からなることが好ましい。この場合には、チタン層からなる第1層51によってエピタキシャル基板90との接合を強固なものとすることができる傾向にある。また、ニッケル層またはアルミニウム層からなる第2層52によって後述するエッチングを有効に止めることができる傾向にある。さらに、チタン層からなる第3層53によって後述する酸化珪素膜との接合を強固なものとすることができる傾向にある。
なお、第1層51、第2層52および第3層53の厚さは、それぞれ、たとえば20nm程度とすることができる。
エッチングストップ層50の構成は、後述するエッチングをエッチングストップ層50で止めることができるものであれば特に限定されないが、ニッケル、アルミニウムおよびチタンからなる群から選択された少なくとも1種の金属を含むことが好ましく、エピタキシャル基板90側から、チタン層からなる第1層51、ニッケル層またはアルミニウム層からなる第2層52、およびチタン層からなる第3層53がこの順に積層された積層体から構成されていることが特に好ましい。
次に、図4に示すように、エッチングストップ層50の表面上に酸化珪素膜31を形成する。ここで、酸化珪素膜31は、たとえばCVD法によってエッチングストップ層50の表面上に堆積することができる。
酸化珪素膜31の厚さは、0.5μm以上3μm以下であることが好ましく、1μm以上2.5μm以下であることがより好ましい。酸化珪素膜31の厚さが0.5μm以上3μm以下である場合、特に1μm以上2.5μm以下である場合には、後の工程であるイオン注入において十分なイオン注入阻止能が得られるのに十分な厚さであるとともに、膜が厚すぎないことによって酸化珪素膜31の膜応力起因の反りが抑えられ、さらにはエッチング工程におけるアスペクト比を小さく保つことで加工が容易となる傾向にある。
次に、図5に示すように、酸化珪素膜31の表面上にフォトレジストパターン40を形成する。ここで、フォトレジストパターン40は、後述する酸化珪素膜31の第1のマスクパターンの開口部に対応する位置に開口部を有するように形成される。フォトレジストパターン40は、たとえば、酸化珪素膜31の表面の全面にフォトレジストを塗布した後に開口部に対応する部分以外の部分を硬化し、開口部に対応する未硬化部分を除去すること等によって形成することができる。
次に、図6に示すように、フォトレジストパターン40をマスクとした第1のエッチングE1により、酸化珪素膜31の一部を除去する。これにより、フォトレジストパターン40の開口部から露出している酸化珪素膜31の部分が除去される。
ここで、第1のエッチングE1としては、CHF3を含む第1のガスを用いた異方性ドライエッチングが行なわれる。これにより、フォトレジストパターン40の開口部から露出している酸化珪素膜31の部分がその厚さ方向(縦方向)にエッチングされてエッチングストップ層50の表面が露出する。
次に、図7に示すように、酸化珪素膜31上に残っているフォトレジストパターン40を除去する。これにより、酸化珪素膜31は、側壁S1と、側壁S1によって取り囲まれた開口部P1と、を備えた第1のマスクパターンを有することになる。
次に、図8に示すように、第1のマスクパターンを有する酸化珪素膜31を備えたエピタキシャル基板90にn型不純物のイオンのイオン注入J1によってn型の導電型を有するn+領域124を形成する。
ここで、イオン注入J1は、たとえば、酸化珪素膜31の第1のマスクパターンの開口部P1からエッチングストップ層50を通してエピタキシャル基板90にn型不純物のイオンをイオン注入することによって行なうことができる。これにより、酸化珪素膜31の第1のマスクパターンの開口部P1の下方に位置するエピタキシャル基板90の部分に、エピタキシャル基板90の表面S0から深さD2のn+領域124を形成することができる。n型不純物としては、たとえば、リンなどを用いることができる。
次に、図9に示すように、第2のエッチングE2により、第1のマスクパターンを有する酸化珪素膜31の一部を除去する。これにより、たとえば図10に示すように、酸化珪素膜31は、側壁S2と、側壁S2によって取り囲まれた開口部P2と、を備えた第2のマスクパターンを有することになる。
ここで、第2のエッチングE2としては、CF4、C26、C38およびSF6からなる群から選択された少なくとも1種のフッ素化合物ガスと、酸素ガスと、を含む第2のガスを用いた等方性ドライエッチングが行なわれる。これにより、酸化珪素膜31の一部がその厚さ方向(縦方向)とともに幅方向(横方向)にもエッチングされてエッチングストップ層50の表面の露出領域が拡大する。すなわち、第2のエッチングE2によって、第2のマスクパターンの側壁S2の高さは、第1のマスクパターンの側壁S1の高さよりも低くなり、第2のマスクパターンの開口部P2の幅は、第1のマスクパターンの開口部P1の幅よりも狭くなる。なお、第2のガスには、上記のフッ素化合物ガスと酸素ガス以外のたとえばアルゴンガス等のガスが含まれていてもよい。
第2のエッチングE2においては、第2のガスに占める酸素ガスの割合が、30体積%以上であることが好ましく、50体積%以上であることがより好ましく、70体積%以上であることがさらに好ましい。第2のガスに占める酸素ガスの割合が、30体積%以上、50体積%以上および70体積%以上と増加するにしたがってエッチング選択比((単位時間当たりの横方向エッチング量)/(単位時間当たりの縦方向エッチング量))を大きくすることができる傾向にあるため酸化珪素膜31の厚さ(側壁の高さ)の低下を抑えながら開口部の幅を広げることができる傾向にある。また、第2のエッチングE2を効率的に行なう観点からは、第2のガスに占める酸素ガスの割合は80体積%以下であることが好ましい。
第2のエッチングE2におけるエッチング選択比は、0.5以上2以下であることが好ましく、1以上2以下であることがより好ましい。第2のエッチングE2におけるエッチング選択比が0.5以上2以下である場合、特に1以上2以下である場合には、酸化珪素膜31の厚さの低下を抑えながら、酸化珪素膜31の開口部の幅を広げることができる傾向がさらに大きくなる。
次に、図11に示すように、第2のマスクパターンを有する酸化珪素膜31を備えたエピタキシャル基板90にp型不純物のイオンのイオン注入J2によってp型の導電型を有するp領域123を形成する。
ここで、イオン注入J2は、たとえば、酸化珪素膜31の第2のマスクパターンの開口部P2からエッチングストップ層50を通してエピタキシャル基板90にp型不純物のイオンをイオン注入することによって行なうことができる。これにより、酸化珪素膜31の第2のマスクパターンの開口部P2の下方に位置するエピタキシャル基板90の部分に、エピタキシャル基板90の表面S0から深さD1のp領域123を形成することができる。p型不純物としては、たとえば、アルミニウムなどを用いることができる。
次に、図12に示すように、エピタキシャル基板90の表面S0上のエッチングストップ層50および酸化珪素膜31を除去する。これにより、エピタキシャル基板90の表面S0にp領域123とn+領域124とが露出することになる。
ここで、エッチングストップ層50および酸化珪素膜31の除去は、たとえばフッ酸を用いてエッチングすることによって行なうことができる。
その後、エピタキシャル基板90の表面S0のp領域123およびn+領域124の活性化アニール処理が行われる。活性化アニール処理は、たとえば、エピタキシャル基板90をアルゴン雰囲気中で1700℃で30分間加熱することなどによって行なうことができる。
次に、図13に示すように、エピタキシャル基板90の表面S0上に酸化膜126を形成する。ここで、酸化膜126は、たとえば、ドライ酸化(熱酸化)によって、エピタキシャル基板90の表面S0に露出している耐圧保持層122、p領域123およびn+領域124を覆うようにして形成することができる。ドライ酸化は、たとえば、エピタキシャル基板90を1200℃で30分間加熱することなどによって行なうことができる。
次に、図14に示すように、エピタキシャル基板90の表面S0上にソース電極111を形成するとともに、エピタキシャル基板90の裏面にドレイン電極112を形成する。
ここで、ソース電極111は、たとえば、以下のようにして形成することができる。すなわち、まず、酸化膜126の表面上に、ソース電極111の形成部分に対応する箇所に開口部を有するフォトレジストパターンを形成する。そして、このフォトレジストパターンをマスクとして酸化膜126の一部を除去して開口部を形成する。その後、酸化膜126の開口部から露出しているn+領域124と接触してフォトレジストパターンを覆うように導電膜を形成し、リフトオフによってフォトレジストパターンを除去する。これにより、エピタキシャル基板90の表面S0に残存する導電膜がn+領域124と接触するソース電極111とされる。なお、導電膜としては、たとえば、ニッケル(Ni)などの金属膜を用いることができる。
ソース電極111の形成後には、アロイ化のための熱処理を行なうことが好ましい。ここで、アロイ化のための熱処理は、たとえば、ソース電極111の形成後のエピタキシャル基板90をアルゴン雰囲気中で950℃で2分間加熱することなどによって行なうことができる。
また、ドレイン電極112は、たとえば、ニッケルをスパッタリングすることによって形成することができる。
その後、図1に示すように、ソース電極111の表面上に上部ソース電極127を形成するとともに、酸化膜126の表面上にゲート電極110を形成する。以上により、図1に示すMOSFET100を製造することができる。
なお、上部ソース電極127は、たとえば、ニッケルをスパッタリングすることによって形成することができる。また、ゲート電極110は、たとえば、多結晶シリコンをCVD法を用いて成膜することによって形成することができる。
以上のように、本実施の形態の炭化珪素半導体装置の製造方法においては、イオン注入マスクに酸化珪素膜を用いることによって、内部応力の大きいタングステンを用いなくても、セルフアラインにより互いに広がりの異なる二重の不純物領域を不純物領域の広がりの精度を高めて形成することができる。
従来、炭化珪素基板を用いた半導体装置の製造においては、酸化珪素膜をイオン注入マスクとして用いたセルフアラインによって、互いに広がりの異なる二重の不純物領域を形成することは非常に困難であった。その理由としては、酸化珪素膜は、横方向のエッチングが難しく、エッチング選択比が小さくなってしまうことから、第2のイオンのイオン注入のための第2のマスクパターンを形成することが困難であったためである。これにより、従来においては、セルフアラインによって互いに広がりの異なる二重の不純物領域を形成する場合のイオン注入マスクとしてはエッチング選択比が比較的大きいタングステンが用いられていた。
しかしながら、本発明者が鋭意検討した結果、CF4、C26、C38およびSF6からなる群から選択された少なくとも1種のフッ素化合物ガスとともに、酸素ガスを含むガスを用いることにより、酸化珪素膜のエッチング選択比を大きくできることを見い出し、本発明を完成するに至ったものである。
本実施の形態のように、イオン注入マスクに酸化珪素膜を用いることによってイオン注入マスクにタングステンを用いた場合のような炭化珪素基板の反りの発生の問題を生じないようにすることができる。そのため、本実施の形態の炭化珪素半導体装置の製造方法によれば、セルフアラインにより互いに広がりの異なる二重の不純物領域の広がりの精度を高めることができる。
また、本実施の形態の炭化珪素半導体装置の製造方法によれば、イオン注入マスクに酸化珪素膜を用いることによって、イオン注入マスクにタングステンを用いた場合のような炭化珪素基板の金属汚染等の問題の発生も低減することができる。
なお、上記の実施の形態において、p型とn型の導電型が入れ替えられてもよい。また、上記の実施の形態においては炭化珪素基板としてエピタキシャル基板90を用いた場合について説明したが、エピタキシャル基板90に代えて炭化珪素単結晶基板等を用いてもよい。
<実験例1>
n型の炭化珪素単結晶からなる単結晶基板上に、厚さ0.5μmのn型の炭化珪素膜(n型不純物濃度:5×1017cm-3)からなるバッファ層と、厚さ10μmのn型の炭化珪素膜(n型不純物濃度:5×1015cm-3)からなる耐圧保持層と、をこの順序で、それぞれCVD法によりエピタキシャル成長させることによって、単結晶基板とバッファ層と耐圧保持層との積層体からなるエピタキシャル基板を作製した。
次に、エピタキシャル基板の耐圧保持層の表面上に、厚さ20nmのチタン膜からなる第1層と、厚さ20nmのニッケル膜からなる第2層と、厚さ20nmのチタン膜からなる第3層と、をこの順序で、それぞれスパッタリング法によって形成して、第1層と第2層と第3層との積層体からなるエッチングストップ層を形成した。
次に、エッチングストップ層の第3層の表面上に、厚さ2.5μmのSiO2膜からなる酸化珪素膜をCVD法によって形成した。
次に、酸化珪素膜の表面上にフォトレジストパターンを形成した後に、フォトレジストパターンをマスクとしてCHF3ガスを第1のガスとして用いた異方性ドライエッチングにより酸化珪素膜の一部をその厚さ方向に除去した。その後、フォトレジストパターンを除去することによって、酸化珪素膜に第1のマスクパターンを形成した。
次に、第1のマスクパターンを有する酸化珪素膜を備えたエピタキシャル基板にエッチングストップ層を通してリンイオンをイオン注入することによって、酸化珪素膜の開口部の下方のエピタキシャル基板の表面領域にn+領域を形成した。
上記のようにしてn+領域を形成した状態のエピタキシャル基板を5つ用意して、それぞれ、試料No.1〜No.5とした。
次に、試料No.1〜No.5のそれぞれのエピタキシャル基板の表面上の酸化珪素膜について、表1に示す第2のガス組成(体積比)の第2のガスを用いて等方性ドライエッチングを所定時間行なうことにより酸化珪素膜の一部を厚さ方向(縦方向)および幅方向(横方向)に除去した。
そして、上記の等方性ドライエッチングによる単位時間当たりの横方向エッチング量と縦方向エッチング量とを算出して、試料No.1〜No.5のエピタキシャル基板の表面上の酸化珪素膜のそれぞれのエッチング選択比((単位時間当たりの横方向エッチング量)/(単位時間当たりの縦方向エッチング量))を求めた。その結果を表1に示す。
Figure 2012098759
表1に示すように、第2のガスとしてSF6とO2との混合ガスを用いた試料No.1〜No.4の酸化珪素膜のエッチング選択比は、第2のガスとしてSF6のみを用いた試料No.5の酸化珪素膜のエッチング選択比よりも大きくなることが確認された。これは、試料No.5の酸化珪素膜の横方向エッチングと比較して、試料No.1〜No.4の酸化珪素膜の横方向エッチングが進行しやすいことを示している。
また、表1に示すように、実験例1においては、第2のガスに占めるO2の割合が増大するにしたがって、酸化珪素膜のエッチング選択比が増大することが確認された。
<実験例2>
実験例1と同様にしてn+領域を形成した状態のエピタキシャル基板を5つ用意して、それぞれ、試料No.6〜No.10とした。
次に、試料No.6〜No.10のそれぞれのエピタキシャル基板の表面上の酸化珪素膜について、表2に示す第2のガス組成(体積比)の第2のガスを用いて等方性ドライエッチングを所定時間行なうことにより酸化珪素膜の一部を厚さ方向(縦方向)および幅方向(横方向)に除去した。
そして、上記の等方性ドライエッチングによる単位時間当たりの横方向エッチング量と縦方向エッチング量とを算出して、試料No.6〜No.10のエピタキシャル基板の表面上の酸化珪素膜のそれぞれのエッチング選択比((単位時間当たりの横方向エッチング量)/(単位時間当たりの縦方向エッチング量))を求めた。その結果を表2に示す。
Figure 2012098759
表2に示すように、第2のガスとしてCF4とO2との混合ガスを用いた試料No.6〜No.10の酸化珪素膜のエッチング選択比は、第2のガスとしてCF4のみを用いた試料No.10の酸化珪素膜のエッチング選択比よりも大きくなることが確認された。これは、No.10の酸化珪素膜の横方向エッチングと比較して、試料No.6〜No.9の酸化珪素膜の横方向エッチングが進行しやすいことを示している。
また、表2に示すように、実験例2においても、第2のガスに占めるO2の割合が増大するにしたがって、酸化珪素膜のエッチング選択比が増大することが確認された。
<実験例3>
実験例1および実験例2と同様にしてn+領域を形成した状態のエピタキシャル基板を2つ用意して、それぞれ、試料No.11およびNo.12とした。
次に、試料No.11およびNo.12のそれぞれのエピタキシャル基板の表面上の酸化珪素膜について、表3に示す第2のガス組成(体積比)の第2のガスを用いて等方性ドライエッチングを所定時間行なうことにより酸化珪素膜の一部を厚さ方向(縦方向)および幅方向(横方向)に除去した。
そして、上記の等方性ドライエッチングによる単位時間当たりの横方向エッチング量と縦方向エッチング量とを算出して、試料No.11およびNo.12のエピタキシャル基板の表面上の酸化珪素膜のそれぞれのエッチング選択比((単位時間当たりの横方向エッチング量)/(単位時間当たりの縦方向エッチング量))を求めた。その結果を表3に示す。
Figure 2012098759
表3に示すように、第2のガスとしてArとCF4とO2との混合ガスを用いた試料No.11およびNo.12の酸化珪素膜のエッチング選択比も、上記の試料No.5やNo.10よりも大きくなることが確認された。
今回開示された実施の形態および実験例はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
本発明は、炭化珪素半導体装置の製造方法に利用することができる。
31 酸化珪素膜、40 フォトレジストパターン、50 エッチングストップ層、51 第1層、52 第2層、53 第3層、80 単結晶基板、90 エピタキシャル基板、100 MOSFET、110 ゲート電極、111 ソース電極、112 ドレイン電極、121 バッファ層、122 耐圧保持層、123 p領域、124 n+領域、126 酸化膜、127 上部ソース電極。

Claims (6)

  1. 炭化珪素基板(90)を準備する工程と、
    前記炭化珪素基板(90)上に酸化珪素膜(31)を形成する工程と、
    CHF3を含む第1のガスを用いた第1のエッチングにより前記酸化珪素膜(31)の一部を除去して前記酸化珪素膜(31)の第1のマスクパターンを形成する工程と、
    前記第1のマスクパターンを有する前記酸化珪素膜(31)を備えた前記炭化珪素基板(90)に第1のイオンをイオン注入することによって第1導電型を有する第1の不純物領域(124)を形成する工程と、
    CF4、C26、C38およびSF6からなる群から選択された少なくとも1種のフッ素化合物ガスと、酸素ガスと、を含む第2のガスを用いた第2のエッチングにより前記酸化珪素膜(31)の一部を除去して前記酸化珪素膜(31)の第2のマスクパターンを形成する工程と、
    前記第2のマスクパターンを有する前記酸化珪素膜(31)を備えた前記炭化珪素基板(90)に第2のイオンをイオン注入することによって前記第1導電型とは異なる第2導電型を有する第2の不純物領域(123)を形成する工程と、を含む、炭化珪素半導体装置(100)の製造方法。
  2. 前記第2のガスに占める前記酸素ガスの割合が、30体積%以上である、請求項1に記載の炭化珪素半導体装置(100)の製造方法。
  3. 前記第2のエッチングにおけるエッチング選択比が、0.5以上2以下である、請求項1に記載の炭化珪素半導体装置(100)の製造方法。
  4. 前記酸化珪素膜(31)を形成する工程は、前記炭化珪素基板(90)上にエッチングストップ層(50)を形成する工程と、前記エッチングストップ層(50)上に前記酸化珪素膜(31)を形成する工程と、を含む、請求項1に記載の炭化珪素半導体装置(100)の製造方法。
  5. 前記エッチングストップ層(50)は、ニッケル、アルミニウムおよびチタンからなる群から選択された少なくとも1種の金属を含む、請求項4に記載の炭化珪素半導体装置(100)の製造方法。
  6. 前記エッチングストップ層(50)は、前記炭化珪素基板(90)側から、チタンからなる第1層(51)、ニッケルまたはアルミニウムからなる第2層(52)、およびチタンからなる第3層(53)がこの順に積層された積層体からなる、請求項5に記載の炭化珪素半導体装置(100)の製造方法。
JP2012527538A 2011-01-17 2011-11-15 炭化珪素半導体装置の製造方法 Pending JPWO2012098759A1 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2011006568 2011-01-17
JP2011006568 2011-01-17
PCT/JP2011/076265 WO2012098759A1 (ja) 2011-01-17 2011-11-15 炭化珪素半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JPWO2012098759A1 true JPWO2012098759A1 (ja) 2014-06-09

Family

ID=46491093

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012527538A Pending JPWO2012098759A1 (ja) 2011-01-17 2011-11-15 炭化珪素半導体装置の製造方法

Country Status (8)

Country Link
US (1) US8652954B2 (ja)
EP (1) EP2667414A4 (ja)
JP (1) JPWO2012098759A1 (ja)
KR (1) KR20130139738A (ja)
CN (1) CN102792446A (ja)
CA (1) CA2792551A1 (ja)
TW (1) TW201232665A (ja)
WO (1) WO2012098759A1 (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102693905B (zh) * 2011-03-22 2015-08-05 中芯国际集成电路制造(上海)有限公司 闪存单元及其浮栅的形成方法
JP2014175470A (ja) * 2013-03-08 2014-09-22 Sumitomo Electric Ind Ltd 炭化珪素半導体装置の製造方法
US9394164B2 (en) * 2013-03-12 2016-07-19 Taiwan Semiconductor Manufacturing Company, Ltd. MEMS method and structure
CN103839784A (zh) * 2013-12-31 2014-06-04 北京市润大正兴电子技术有限公司 离子注入掩膜方法及碳化硅肖特基二极管制造方法
KR102345979B1 (ko) 2015-04-30 2021-12-31 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
US10121742B2 (en) * 2017-03-15 2018-11-06 Amkor Technology, Inc. Method of forming a packaged semiconductor device using ganged conductive connective assembly and structure
CN109545674B (zh) * 2018-11-09 2020-08-21 长江存储科技有限责任公司 半导体器件的形成方法及半导体器件
CN109309009B (zh) * 2018-11-21 2020-12-11 长江存储科技有限责任公司 一种半导体器件及其制造方法
US10957759B2 (en) * 2018-12-21 2021-03-23 General Electric Company Systems and methods for termination in silicon carbide charge balance power devices
CN112038234B (zh) * 2020-08-13 2022-11-22 杭州芯迈半导体技术有限公司 SiC MOSFET器件及其制造方法
US20220336351A1 (en) * 2021-04-19 2022-10-20 Qualcomm Incorporated Multiple function blocks on a system on a chip (soc)

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06112229A (ja) * 1992-09-30 1994-04-22 Nec Corp 半導体装置
JPH08191062A (ja) * 1995-01-11 1996-07-23 Sony Corp 接続孔の形成方法
JPH09246249A (ja) * 1996-03-14 1997-09-19 Fujitsu Ltd ドライエッチング方法及び半導体装置の製造方法
JP2000150473A (ja) * 1998-11-11 2000-05-30 Fujitsu Ltd 半導体装置の製造方法
JP2002313791A (ja) * 2001-04-10 2002-10-25 Matsushita Electric Ind Co Ltd 回路配線およびその製造方法
JP2005229105A (ja) * 2004-01-13 2005-08-25 Matsushita Electric Ind Co Ltd 半導体素子およびその製造方法
JP2006147846A (ja) * 2004-11-19 2006-06-08 Renesas Technology Corp 半導体装置の製造方法
JP2006524433A (ja) * 2003-04-24 2006-10-26 クリー インコーポレイテッド 自己整合ソースおよびウェル領域を有する炭化珪素パワーデバイスならびにその製造方法
JP2008198638A (ja) * 2007-02-08 2008-08-28 Fujikura Ltd 半導体装置の製造方法
JP2009054765A (ja) * 2007-08-27 2009-03-12 Mitsubishi Electric Corp 炭化珪素半導体装置およびその製造方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3966501A (en) * 1973-03-23 1976-06-29 Mitsubishi Denki Kabushiki Kaisha Process of producing semiconductor devices
US3909304A (en) * 1974-05-03 1975-09-30 Western Electric Co Method of doping a semiconductor body
DE3615519A1 (de) * 1986-05-07 1987-11-12 Siemens Ag Verfahren zum erzeugen von kontaktloechern mit abgeschraegten flanken in zwischenoxidschichten
US5354386A (en) * 1989-03-24 1994-10-11 National Semiconductor Corporation Method for plasma etching tapered and stepped vias
US5126231A (en) * 1990-02-26 1992-06-30 Applied Materials, Inc. Process for multi-layer photoresist etching with minimal feature undercut and unchanging photoresist load during etch
JP2000188332A (ja) * 1998-12-22 2000-07-04 Seiko Epson Corp 半導体装置及びその製造方法
US6933158B1 (en) * 2002-10-31 2005-08-23 Advanced Micro Devices, Inc. Method of monitoring anneal processes using scatterometry, and system for performing same
US6940110B2 (en) * 2002-11-29 2005-09-06 Matsushita Electric Industrial Co., Ltd. SiC-MISFET and method for fabricating the same
JP3959032B2 (ja) * 2003-01-08 2007-08-15 松下電器産業株式会社 固体撮像装置の製造方法
KR100548568B1 (ko) * 2003-09-17 2006-02-02 주식회사 하이닉스반도체 이온주입방법
KR100596851B1 (ko) * 2004-09-02 2006-07-05 주식회사 하이닉스반도체 반도체 소자의 셀 채널 이온 주입 방법
JP4929579B2 (ja) * 2004-10-26 2012-05-09 日産自動車株式会社 半導体装置の製造方法
US7273800B2 (en) * 2004-11-01 2007-09-25 International Business Machines Corporation Hetero-integrated strained silicon n- and p-MOSFETs
JP2006237511A (ja) * 2005-02-28 2006-09-07 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US7238577B1 (en) * 2005-05-18 2007-07-03 National Semiconductor Corporation Method of manufacturing self-aligned n and p type stripes for a superjunction device
JP4877747B2 (ja) * 2006-03-23 2012-02-15 東京エレクトロン株式会社 プラズマエッチング方法
US20070257315A1 (en) * 2006-05-04 2007-11-08 International Business Machines Corporation Ion implantation combined with in situ or ex situ heat treatment for improved field effect transistors
US7517807B1 (en) * 2006-07-26 2009-04-14 General Electric Company Methods for fabricating semiconductor structures
JP2008147576A (ja) 2006-12-13 2008-06-26 Sumitomo Electric Ind Ltd 半導体装置の製造方法
JP4483900B2 (ja) * 2007-06-21 2010-06-16 株式会社デンソー 炭化珪素半導体装置の製造方法
US7820534B2 (en) * 2007-08-10 2010-10-26 Mitsubishi Electric Corporation Method of manufacturing silicon carbide semiconductor device
JP5223773B2 (ja) * 2009-05-14 2013-06-26 三菱電機株式会社 炭化珪素半導体装置の製造方法
TW201102340A (en) * 2009-07-10 2011-01-16 Nat Univ Tsing Hua A method for fabricating a multilayer microstructure with balancing residual stress capability
US20110147764A1 (en) * 2009-08-27 2011-06-23 Cree, Inc. Transistors with a dielectric channel depletion layer and related fabrication methods

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06112229A (ja) * 1992-09-30 1994-04-22 Nec Corp 半導体装置
JPH08191062A (ja) * 1995-01-11 1996-07-23 Sony Corp 接続孔の形成方法
JPH09246249A (ja) * 1996-03-14 1997-09-19 Fujitsu Ltd ドライエッチング方法及び半導体装置の製造方法
JP2000150473A (ja) * 1998-11-11 2000-05-30 Fujitsu Ltd 半導体装置の製造方法
JP2002313791A (ja) * 2001-04-10 2002-10-25 Matsushita Electric Ind Co Ltd 回路配線およびその製造方法
JP2006524433A (ja) * 2003-04-24 2006-10-26 クリー インコーポレイテッド 自己整合ソースおよびウェル領域を有する炭化珪素パワーデバイスならびにその製造方法
JP2005229105A (ja) * 2004-01-13 2005-08-25 Matsushita Electric Ind Co Ltd 半導体素子およびその製造方法
JP2006147846A (ja) * 2004-11-19 2006-06-08 Renesas Technology Corp 半導体装置の製造方法
JP2008198638A (ja) * 2007-02-08 2008-08-28 Fujikura Ltd 半導体装置の製造方法
JP2009054765A (ja) * 2007-08-27 2009-03-12 Mitsubishi Electric Corp 炭化珪素半導体装置およびその製造方法

Also Published As

Publication number Publication date
CN102792446A (zh) 2012-11-21
US8652954B2 (en) 2014-02-18
WO2012098759A1 (ja) 2012-07-26
US20120184092A1 (en) 2012-07-19
CA2792551A1 (en) 2012-07-26
EP2667414A4 (en) 2014-08-13
KR20130139738A (ko) 2013-12-23
EP2667414A1 (en) 2013-11-27
TW201232665A (en) 2012-08-01

Similar Documents

Publication Publication Date Title
WO2012098759A1 (ja) 炭化珪素半導体装置の製造方法
US8071482B2 (en) Manufacturing method of a silicon carbide semiconductor device
JP5601848B2 (ja) SiC半導体装置の製造方法
US9082683B2 (en) Method of manufacturing silicon carbide semiconductor device
US8748975B2 (en) Switching element and manufacturing method thereof
JP5845714B2 (ja) 炭化珪素半導体装置の製造方法
JP2010267783A (ja) 炭化珪素半導体装置の製造方法
US20130119406A1 (en) Silicon carbide substrate, semiconductor device, and methods for manufacturing them
JP2006066439A (ja) 半導体装置およびその製造方法
WO2013077068A1 (ja) 半導体装置の製造方法
JP2006066438A (ja) 半導体装置およびその製造方法
CN109103106B (zh) 横向扩散金属氧化物半导体的制备方法
JP2009266981A (ja) トレンチゲート型半導体装置およびその製造方法
US20130221375A1 (en) Silicon carbide semiconductor device and method for manufacturing same
JP2008311260A (ja) 半導体装置の製造方法
US8796123B2 (en) Method of manufacturing silicon carbide semiconductor device
JP5218380B2 (ja) 多段エピタキシャル方式による超接合半導体装置の製造方法
TW201214533A (en) Semiconductor device and the manufacturing method of the same
JP2016004955A (ja) 炭化珪素半導体装置及びその製造方法
JP2008218770A (ja) 炭化珪素半導体装置およびその製造方法
US9455328B1 (en) Low-temperature oxide method for manufacturing backside field stop layer of insulated gate bipolar transistor
JP6217719B2 (ja) 窒化ガリウム半導体装置の製造方法
JP2009021463A (ja) 半導体装置およびその製造方法
JP2019087698A (ja) 半導体装置および半導体装置の製造方法
JP2005203391A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140728

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150120

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150306

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20150707