JP2005203391A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】 高品質であり動作が安定であるＰチャネルトレンチＭＯＳＦＥＴの製造方法を提供することを目的とする。
【解決手段】 ゲート電極がＰ型であるＰチャネルトレンチＭＯＳＦＥＴの製造方法において、ゲート電極を多結晶シリコン膜上に絶縁膜を形成してボロンイオン注入を行いその後絶縁膜を除去する工程を複数回行って形成することで、動作が安定でかつ高品質なＰチャネルトレンチＭＯＳＦＥＴを提供することが可能となる。
【選択図】 図４

Description

本発明は高品質で動作が安定であるPチャネルトレンチMOSFETの製造方法に関する。
ＰチャネルトレンチMOSFETにおいて、しきい値電圧を下げるためにゲート電極の導電型をP型とする必要がある。一般的にはゲート電極の形成は電極材である多結晶シリコンの被着の際に不純物も同時に導入するDoped CVD(Chemical Vapor Deposition)が用いられる。（例えば、特許文献１）
特開２００２−１６０８０号公報
上記の従来の製造方法において、Doped CVDにおいては不純物量の制御性はイオン注入法に比べて精度は粗く、導入量が多いとそれ以降の熱処理においてP型ドーパントであるボロンが半導体基板中に達しMOSFETのしきい値電圧を変動させ、導入量が少ない場合にはゲート電極抵抗値が高抵抗となる問題を有している。
本発明は特性が安定でかつ高品質であるＰチャネルトレンチMOSFETの製造方法を提供することを目的とする。
上記課題を解決するために、本発明は次の手段を用いた。
（１） N型の半導体基板内にトレンチを形成する工程と、該トレンチ内面上にゲート酸化膜を形成する工程と、前記半導体基板に第1の多結晶シリコン膜を被着する工程と、前記第１の多結晶シリコン膜上に第１の絶縁膜を形成する工程と、イオン注入法により前記第１の多結晶シリコン膜中にボロンイオンを導入する工程と、前記第１の絶縁膜を除去する工程と、前記第１の多結晶シリコン膜上に第２の多結晶シリコン膜を被着する工程と、前記第２の多結晶シリコン膜上に第２の絶縁膜を形成する工程と、イオン注入法により前記第２の多結晶シリコン膜中にボロンイオンを導入する工程と、前記第２の絶縁膜を除去する工程と、前記第２の多結晶シリコン膜上に第３の多結晶シリコン膜を被着する工程と、前記第３の多結晶シリコン膜上に第３の絶縁膜を形成する工程と、イオン注入法により前記第３の多結晶シリコン膜中にボロンイオンを導入する工程と、前記第３の絶縁膜を除去する工程と、からなることを特徴とするPチャネルMOSFETの製造方法とした。
（２） 前記第１、第２および第３の多結晶シリコン膜の膜厚は300nmから400nmであることを特徴とするPチャネルMOSFETの製造方法とした。
（３） 前記第１、第２および第３の多結晶シリコン膜に導入するボロンのド−ズ量は1×1015/cm2から7×1015/cm2であることを特徴とするPチャネルMOSFETの半導体装置製造方法とした。
（４） 前記第１、第２および第３の絶縁膜はCVD法による100nmから300nmの膜厚である酸化膜であることを特徴とするPチャネルMOSFETの製造方法とした。
上述したように、本発明はゲート電極がP型であるPチャネルトレンチMOSFETの製造方法において、ゲート電極を多結晶シリコン膜上に絶縁膜を形成してボロンイオン注入を行いその後絶縁膜を除去する工程を複数回行って形成することで、動作が安定でかつ高品質なPチャネルトレンチMOSFETを提供することが可能となる。
以下本発明による半導体装置の製造方法の実施例を図面を用いて説明する。図１から図４には本発明の実施例の半導体装置の製造方法を示している。
図１はN型の高濃度半導体基板１０１上にN型の低濃度ドリフト層１０２を形成し、トレンチ１０３を選択的に低濃度ドリフト層内に形成し、ゲート絶縁膜１０４を形成した様子を示している。
トレンチ１０３はフォトリソグラフィー法と異方性ドライエッチにより形成される。またゲート絶縁膜は炉における熱酸化法により形成される。
次に、図２の様に、第１の多結晶シリコン１０５をCVD法により300nmから400nm被着した後、CVD法により第１の絶縁膜１０６を100nmから300nm第１の多結晶シリコン１０５上に被着し、さらにイオン注入法によりボロンイオンを例えば30Kevの加速エネルギーにより1×1015/cm2から7×1015/cm2の範囲で第１の多結晶シリコン中に導入する。トレンチ１０３内を充填するためには1μm程度の厚みの多結晶シリコンが必要であるが、多結晶シリコンは応力が大きい膜であり一度に当該膜厚を被着すると応力によるゲート絶縁膜の劣化、および基板の湾曲により適切なフォトリソグラフィー工程が行えなくなる問題が生じる。そのため、複数回に分けて形成する必要がある。絶縁膜は簡便のため低温でのＣＶＤ酸化膜を用いる。また、イオン注入ドーパントにボロンを用いた場合、アモーファスである酸化膜を多結晶シリコン上に設けておかないと多結晶シリコンの結晶粒界を通過するボロンがゲート絶縁膜に達し、その中でもまだエネルギーの高いボロンはゲート絶縁膜を越えて半導体基板に達し、結果としてしきい値電圧の変動をもたらす。特にこの問題はゲート電極をP型とするPチャネルトレンチMOSFETにおいて発生しやすく深刻な問題である。この問題を抑制するために多結晶シリコン上に絶縁膜を形成した後イオン注入する。
次に、図３に示すように下地の多結晶シリコンに対し高選択比でかつ除去工程における損傷の回避のためフッ酸溶液により第1の絶縁膜を除去した後、図２に示した工程と同様な工程により第２の多結晶シリコン１０７をCVD法により300nmから400nm被着し、CVD法により第２の絶縁膜１０８を100nmから300nm第２の多結晶シリコン上に被着し、さらにイオン注入法によりボロンイオンを1×1015/cm2から7×1015/cm2の範囲で第２の多結晶シリコン中に導入する。
次に、図４に示すように図３と同様な工程を経て第３の絶縁膜越に第３の多結晶シリコン１０９中にボロンイオンを1×1015/cm2から7×1015/cm2の範囲で導入する。
以降の工程は第3の絶縁膜１１０を除去した後、通常のトレンチMOSFETの工程同様、ゲート電極、ボディー領域、ソース領域を半導体基板中に形成する。
以上の工程によりゲート電極の不純物濃度は制御性がよく、また多結晶シリコンのストレスも抑制できることから高品質かつ動作が安定であるPチャネルトレンチMOSFETとすることが可能となる。
本実施例の半導体装置の製造方法を示す模式的断面図である。 本実施例の半導体装置の製造方法を示す模式的断面図である。 本実施例の半導体装置の製造方法を示す模式的断面図である。 本実施例の半導体装置の製造方法を示す模式的断面図である。
符号の説明
１０１、２０１ 高濃度半導体基板
１０２、２０２ 低濃度ドリフト層
１０３、２０３ トレンチ
１０４、２０４ ゲート絶縁膜
１０５、２０５ 第1の多結晶シリコン
１０６ 第1の絶縁膜
１０７ 第２の多結晶シリコン
１０８ 第２の絶縁膜
１０９ 第３の多結晶シリコン
１１０ 第３の絶縁膜

Claims (4)

  1. N型の半導体基板内にトレンチを形成する工程と、
    該トレンチ内面上にゲート酸化膜を形成する工程と、
    前記半導体基板に第1の多結晶シリコン膜を被着する工程と、
    前記第１の多結晶シリコン膜上に第１の絶縁膜を形成する工程と、
    イオン注入法により前記第１の多結晶シリコン膜中にボロンイオンを導入する工程と、
    前記第１の絶縁膜を除去する工程と、
    前記第１の多結晶シリコン膜上に第２の多結晶シリコン膜を被着する工程と、
    前記第２の多結晶シリコン膜上に第２の絶縁膜を形成する工程と、
    イオン注入法により前記第２の多結晶シリコン膜中にボロンイオンを導入する工程と、
    前記第２の絶縁膜を除去する工程と、
    前記第２の多結晶シリコン膜上に第３の多結晶シリコン膜を被着する工程と、
    前記第３の多結晶シリコン膜上に第３の絶縁膜を形成する工程と、
    イオン注入法により前記第３の多結晶シリコン膜中にボロンイオンを導入する工程と、
    前記第３の絶縁膜を除去する工程と、からなることを特徴とするPチャネルMOSFETの製造方法。
  2. 前記第１、第２および第３の多結晶シリコン膜の膜厚は300nmから400nmである請求項１記載のPチャネルMOSFETの製造方法。
  3. 前記第１、第２および第３の多結晶シリコン膜に導入するボロンのド−ズ量は1×1015/cm2から7×1015/cm2である請求項１記載のPチャネルMOSFETの製造方法。
  4. 前記第１、第２および第３の絶縁膜はCVD法による100nmから300nmの膜厚である酸化膜である請求項１記載のPチャネルMOSFETの製造方法。
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