JP2011181809A - Ｐチャネル型パワーｍｏｓｆｅｔ - Google Patents

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Abstract

【課題】ＰチャネルパワーＭＯＳＦＥＴにおいて、同手法に従い、トレンチ内にＰ＋ポリシリコンゲート電極とＰ＋フィールドプレート電極を有するトレンチ内ダブルゲート型ＰチャネルパワーＭＯＳＦＥＴを製作して、種々の特性を測定したところ、高温状態で、基板に対してゲートに負のバイアスを印加し続けると、ＰチャネルパワーＭＯＳＦＥＴの閾値電圧の絶対値がストレス印加時間と共に次第に大きくなってゆく現象があることが明らかとなった。
【解決手段】本願の一つの発明は、Ｎ型ポリシリコン線状フィールドプレート電極およびＮ型ポリシリコン線状ゲート電極を各トレンチ部に有するＰチャネル型パワーＭＯＳＦＥＴである。
【選択図】図３

Description

本発明は、半導体装置（または半導体集積回路装置）におけるＭＯＳＦＥＴデバイス技術に適用して有効な技術に関する。
日本特開２００６−２０２９３１号公報（特許文献１）または、これに対応する米国特許公開２００６−１５７７７９号公報（特許文献２）には、通常のトレンチゲート（Ｔｒｅｎｃｈ Ｇａｔｅ）電極の下方にフィールドプレート（Ｆｉｅｌｄ Ｐｌａｔｅ）電極を有するＮチャネル型ＭＯＳＦＥＴが開示されている。
特開２００６−２０２９３１号公報 米国特許公開２００６−１５７７７９号公報
通常、パワーＭＯＳＦＥＴの開発は、オン抵抗で優れるＮチャネルパワーＭＯＳＦＥＴ（Ｎ−Ｃｈａｎｎｅｌ Ｐｏｗｅｒ ＭＯＳＦＥＴ）を優先して開発し、ＰチャネルパワーＭＯＳＦＥＴ（Ｐ−Ｃｈａｎｎｅｌ Ｐｏｗｅｒ ＭＯＳＦＥＴ）の設計開発は、対応するＮチャネルパワーＭＯＳＦＥＴをベースとして、そのデバイスにおいて、ＰＮ反転処理を施した構成に基づいて行われる場合が多い。従って、本願の発明者らは、通常のトレンチゲート（Ｔｒｅｎｃｈ Ｇａｔｅ）電極の下方にフィールドプレート（Ｆｉｅｌｄ Ｐｌａｔｅ）電極を有する（トレンチ内ダブルゲート型）ＰチャネルパワーＭＯＳＦＥＴにおいて、同手法に従い、トレンチ内にＰ＋ポリシリコンゲート（Ｐｏｌｙｓｉｌｉｃｏｎ Ｇａｔｅ）電極（真性ゲート電極）とＰ＋フィールドプレート電極（フィールドプレートゲート電極）を有するＰチャネルパワーＭＯＳＦＥＴを製作して、種々の特性を測定したところ、ベースとなったＮチャネルパワーＭＯＳＦＥＴと比較して、種々の問題があることが明らかとなった。すなわち、Ｎチャネルデバイス（Ｎ−Ｃｈａｎｎｅｌ Ｄｅｖｉｃｅ）では問題になるレベルではなかった、ゲートバイアスストレス試験（Ｇａｔｅ Ｂｉａｓ Ｓｔｒｅｓｓ Ｔｅｓｔ）において、たとえばＮＢＴＩ（Ｎｅｇａｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ）等の信頼性不良が発生する。これは、高温状態で、基板に対してゲートに負のバイアスを印加し続けると、その高温/高バイアスストレスによって界面準位や酸化膜トラップを生成し、ＰチャネルパワーＭＯＳＦＥＴの閾値電圧（Ｖｔｈ）やオン抵抗の絶対値がストレス印加時間と共に次第に大きくなってゆく経時劣化現象である。
本願発明は、これらの課題を解決するためになされたものである。
本発明の目的は、信頼性の高い半導体装置を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、本願の一つの発明は、Ｎ型ポリシリコン線状フィールドプレート電極およびＮ型ポリシリコン線状ゲート電極を各トレンチ部に有するＰチャネル型パワーＭＯＳＦＥＴである。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、Ｎ型ポリシリコン線状フィールドプレート電極およびＮ型ポリシリコン線状ゲート電極を各トレンチ部に有するＰチャネル型パワーＭＯＳＦＥＴとすることにより、Ｖｔｈの経時劣化を改善することができる。
本願の第１及び第２の実施の形態のトレンチ内ダブルゲート型ＰチャネルパワーＭＯＳＦＥＴのチップ上面図である。 図１のセル領域切り出し部Ｒ１の拡大上面図である。 図２のＸ−Ｘ’断面に対応するデバイス断面図（第１の実施の形態）である。 図１のＹ’−Ｙ断面に対応するデバイス断面図（第１の実施の形態）である。 図１のＹ’’−Ｙ断面に対応するデバイス断面図（第１の実施の形態）である。 本願の第１及び第２の実施の形態のトレンチ内ダブルゲート型ＰチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（トレンチ加工用ハードマスク膜パターニング工程）である。 本願の第１及び第２の実施の形態のトレンチ内ダブルゲート型ＰチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（トレンチ加工工程）である。 本願の第１及び第２の実施の形態のトレンチ内ダブルゲート型ＰチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（フィールドプレート周辺絶縁膜成膜工程）である。 本願の第１及び第２の実施の形態のトレンチ内ダブルゲート型ＰチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（フィールドプレート電極用ポリシリコン膜成膜工程）である。 本願の第１及び第２の実施の形態のトレンチ内ダブルゲート型ＰチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（フィールドプレート加工工程）である。 本願の第１及び第２の実施の形態のトレンチ内ダブルゲート型ＰチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（フィールドプレート周辺絶縁膜エッチバック工程）である。 本願の第１及び第２の実施の形態のトレンチ内ダブルゲート型ＰチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（ゲート絶縁膜成膜工程）である。 本願の第１及び第２の実施の形態のトレンチ内ダブルゲート型ＰチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（ゲート電極用ポリシリコン膜成膜工程）である。 本願の第１及び第２の実施の形態のトレンチ内ダブルゲート型ＰチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（ゲート電極パターニング工程）である。 本願の第１及び第２の実施の形態のトレンチ内ダブルゲート型ＰチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（Ｎチャネル領域形成工程）である。 本願の第１及び第２の実施の形態のトレンチ内ダブルゲート型ＰチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（Ｐ＋ソース領域形成工程）である。 本願の第１及び第２の実施の形態のトレンチ内ダブルゲート型ＰチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（層間絶縁膜成膜工程）である。 本願の第１及び第２の実施の形態のトレンチ内ダブルゲート型ＰチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（コンタクトホール形成工程）である。 本願の第１及び第２の実施の形態のトレンチ内ダブルゲート型ＰチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（コンタクトホール延長およびＮ＋ボディコンタクト領域形成工程）である。 本願の第１及び第２の実施の形態のトレンチ内ダブルゲート型ＰチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（バリアメタル膜成膜工程）である。 本願の第１及び第２の実施の形態のトレンチ内ダブルゲート型ＰチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（アルミニウム系ソースメタル電極膜成膜工程）である。 本願の第１及び第２の実施の形態のトレンチ内ダブルゲート型ＰチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（ポリイミド系ファイナルパッシベーション膜成膜工程）である。 本願の第１及び第２の実施の形態のトレンチ内ダブルゲート型ＰチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（ゲートパッド開口およびソースパッド開口形成工程）である。 図２のＸ−Ｘ’断面に対応するデバイス断面図（第２の実施の形態）である。 図１のＹ’−Ｙ断面に対応するデバイス断面図（第２の実施の形態）である。 図１のＹ’’−Ｙ断面に対応するデバイス断面図（第２の実施の形態）である。 比較例（トレンチゲート電極およびフィールドプレート電極がＰ型）のデバイスのＮＢＴ閾値変動特性のデータプロット図である。 第１の実施の形態（トレンチゲート電極およびフィールドプレート電極がＮ型）のデバイスのＮＢＴ閾値変動特性のデータプロット図である。 第２の実施の形態（トレンチゲート電極がＰ型で、フィールドプレート電極がＮ型）のデバイスのＮＢＴ閾値変動特性のデータプロット図である。 図１のＹ’’−Ｙ断面に対応する第１の実施の形態の変形例（ソース接続型構造）のデバイス断面図（第２の実施の形態の変形例）である。
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
１．以下を含むＰチャネルパワーＭＯＳＦＥＴ：
（ａ）第１及び第２の主面を有するシリコン系半導体基板；
（ｂ）前記第１の主面に設けられた多数の線状トレンチ、
ここで、各線状トレンチは、以下を有する：
（ｂ１）Ｎ型ポリシリコン線状フィールドプレート電極；
（ｂ２）前記Ｎ型ポリシリコン線状フィールドプレート電極に沿って、その上方に設けられたＮ型ポリシリコン線状ゲート電極。
２．前記１項のＰチャネルパワーＭＯＳＦＥＴにおいて、前記シリコン系半導体基板は、前記第２の主面側にＰ型シリコン単結晶基板領域を有する。
３．前記２項のＰチャネルパワーＭＯＳＦＥＴにおいて、前記シリコン系半導体基板は、前記第１の主面側に前記Ｐ型シリコン単結晶基板領域よりも濃度の低いＰ型シリコンエピタキシャル領域を有する。
４．前記１から３項のいずれか一つのＰチャネルパワーＭＯＳＦＥＴにおいて、前記シリコン系半導体基板の前記第２の主面上には、メタルドレイン電極が設けられている。
５．前記１から４項のいずれか一つのＰチャネルパワーＭＯＳＦＥＴにおいて、前記Ｎ型ポリシリコン線状フィールドプレート電極と前記Ｎ型ポリシリコン線状ゲート電極は、相互に、電気的に接続されている。
６．前記１から５項のいずれか一つのＰチャネルパワーＭＯＳＦＥＴにおいて、前記Ｎ型ポリシリコン線状フィールドプレート電極と前記Ｎ型ポリシリコン線状ゲート電極は、前記各線状トレンチの外部において相互接続されている。
７．前記１から６項のいずれか一つのＰチャネルパワーＭＯＳＦＥＴにおいて、前記Ｎ型ポリシリコン線状フィールドプレート電極と前記Ｎ型ポリシリコン線状ゲート電極は、前記各線状トレンチの外部において、メタル配線を介して相互接続されている。
８．前記１から７項のいずれか一つのＰチャネルパワーＭＯＳＦＥＴにおいて、前記ＰチャネルパワーＭＯＳＦＥＴは、モータドライブ用である。
９．前記１から８項のいずれか一つのＰチャネルパワーＭＯＳＦＥＴにおいて、前記ＰチャネルパワーＭＯＳＦＥＴは、低閾値電圧デバイスである。
１０．以下を含むＰチャネルパワーＭＯＳＦＥＴ：
（ａ）第１及び第２の主面を有するシリコン系半導体基板；
（ｂ）前記第１の主面に設けられた多数の線状トレンチ、
ここで、各線状トレンチは、以下を有する：
（ｂ１）Ｎ型ポリシリコン線状フィールドプレート電極；
（ｂ２）前記Ｎ型ポリシリコン線状フィールドプレート電極に沿って、その上方に設けられたＰ型ポリシリコン線状ゲート電極。
１１．前記１０項のＰチャネルパワーＭＯＳＦＥＴにおいて、前記シリコン系半導体基板は、前記第２の主面側にＰ型シリコン単結晶基板領域を有する。
１２．前記１１項のＰチャネルパワーＭＯＳＦＥＴにおいて、前記シリコン系半導体基板は、前記第１の主面側に前記Ｐ型シリコン単結晶基板領域よりも濃度の低いＰ型シリコンエピタキシャル領域を有する。
１３．前記１０から１２項のいずれか一つのＰチャネルパワーＭＯＳＦＥＴにおいて、前記シリコン系半導体基板の前記第２の主面上には、メタルドレイン電極が設けられている。
１４．前記１０から１３項のいずれか一つのＰチャネルパワーＭＯＳＦＥＴにおいて、前記Ｎ型ポリシリコン線状フィールドプレート電極と前記Ｐ型ポリシリコン線状ゲート電極は、相互に、電気的に接続されている。
１５．前記１０から１４項のいずれか一つのＰチャネルパワーＭＯＳＦＥＴにおいて、前記Ｎ型ポリシリコン線状フィールドプレート電極と前記Ｐ型ポリシリコン線状ゲート電極は、前記各線状トレンチの外部において相互接続されている。
１６．前記１０から１５項のいずれか一つのＰチャネルパワーＭＯＳＦＥＴにおいて、前記Ｎ型ポリシリコン線状フィールドプレート電極と前記Ｐ型ポリシリコン線状ゲート電極は、前記各線状トレンチの外部において、メタル配線を介して相互接続されている。
１７．前記１０から１６項のいずれか一つのＰチャネルパワーＭＯＳＦＥＴにおいて、前記ＰチャネルパワーＭＯＳＦＥＴは、モータドライブ用である。
１８．前記１０から１７項のいずれか一つのＰチャネルパワーＭＯＳＦＥＴにおいて、前記ＰチャネルパワーＭＯＳＦＥＴは、低閾値電圧デバイスである。
〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
更に、本願において、「トランジスタ」、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ（能動素子）単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。なお、本願においては、「ＭＯＳＦＥＴ」というときは、ゲート絶縁膜が酸化膜であるもののみでなく、それ以外の絶縁膜をゲート絶縁膜として使用するものを含むものとする。
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノクラスタリングシリカ（Nano-Clustering Silica:NCS）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
５．「ウエハ」というときは、通常は半導体装置（半導体集積回路装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
６．本願において、「パワー半導体」というときは、数ワット以上の電力を扱うことができる半導体デバイスを言う。従って、通常のパワーＭＯＳＦＥＴは、全てこれに含まれる。
パワーＭＯＳＦＥＴの内、「トレンチゲートパワーＭＯＳＦＥＴ」とは、通常、半導体基板のデバイス面（第１の主面）に形成されたトレンチ（比較的長くて細い溝）内にポリシリコン等のゲート電極があり、半導体基板の厚さ方向（縦方向）にチャネルが形成されるものを言う。この場合、通常、半導体基板のデバイス面側がソースとなり、裏面側（第２の主面側）がドレインとなる。なお、ゲート電極の主要部（電極引き出し部以外の部分）の一部は、トレンチ外にはみ出しても良い。
トレンチゲートパワーＭＯＳＦＥＴの内、「トレンチ内ダブルゲート型パワーＭＯＳＦＥＴ」は、トレンチ内のゲート電極（真性ゲート電極）の下方に、フィールドプレート電極を有するものを言う。製法上の問題から、トレンチ内に於いてはゲート電極（真性ゲート電極）とフィールドプレート電極（フィールドプレートゲート電極）を分離する場合（ダブルゲート分離型構造）が多いが、ゲート電極とフィールドプレート電極を一体にした構造（ダブルゲート一体型構造）もトレンチ内ダブルゲート型パワーＭＯＳＦＥＴに属するものとする。なお、ダブルゲート分離型構造は、更に、フィールドプレートゲート電極の電位を真性ゲート電極と同じにした（トレンチ外で真性ゲート電極に接続）「ゲート接続型」と、フィールドプレートゲート電極の電位をソース電極と同じにした（トレンチ外でソース電極に接続）「ソース接続型」に分類される。
ここで「フィールドプレート電極」とは、ゲート電極のドレイン側端部近傍に集中する急峻な電位勾配を分散させる働きを有する電極で、通常、ソース電極またはゲート電極に電気的に接続されている。通常、このフィールドプレート電極とドリフト領域の界面は、ゲート絶縁膜（真性ゲート絶縁膜）よりも厚い絶縁膜で構成されている。
本願で扱うＰチャネル型パワーＭＯＳＦＥＴは、パワーデバイスに対する基本的要請であるフェールセーフの観点から、通常、ノーマリオフデバイスであり、閾値電圧（Ｖｔｈ）は負値（ソース電位を基準とする）である。本願で主に対象とするＶｔｈの範囲は、−０．５ボルト程度から−６ボルト程度であるが、本願においては、これらの内、Ｖｔｈが−０．５ボルト程度から−１．５ボルト程度のものを「低閾値電圧デバイス」と呼ぶ。
７．本願において、「線状」というときは、直線状だけでなく、屈曲部を有するものも含むことは言うまでもない。
また、トレンチ、電極等について「多数の」というときは、繰り返し構造を構成する程度の数を示すもので、少なくとも１０以上の数を示し、本願で主に扱うセル部の繰り返し構造では、通常、１００から１００００の間の数値を表す。
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
１．本願の第１の実施の形態のトレンチ内ダブルゲート型（両Ｎ＋ゲート）ＰチャネルパワーＭＯＳＦＥＴのデバイス構造の説明（主に図１から図５）
通常の設計手法に従って、単に、トレンチ内ダブルゲート型ＮチャネルパワーＭＯＳＦＥＴのトレンチゲート電極およびフィールドプレート電極をＰ型ポリシリコンで置き換えることにより、トレンチ内ダブルゲート型ＰチャネルパワーＭＯＳＦＥＴ構成すると、これらの電極からのボロンの影響で、閾値電圧の経時的変化が生じると考えられる。そのため、この例では、あえて、トレンチゲート電極およびフィールドプレート電極に関しては、このＮＰ置換を行わないこととした。なお、この例では、トレンチゲート電極およびフィールドプレート電極を相互に別体のものとしているが、同一型のポリシリコンであり、材料が同一であるので、一体のものとして構成しても良い。
トレンチ内ダブルゲート型ＰチャネルパワーＭＯＳＦＥＴの特性、基本的仕様等はさまざまであるが、本願では、説明の便宜上、主に以下のようなデバイスを中心に説明する。すなわち、たとえば、４．５ボルト駆動、Ｖｔｈマイナス１．７ボルト程度（範囲としては−０．５ボルト程度から−６ボルト程度）、耐圧３０から１５０ボルト程度、許容電流８０から１６０アンペア程度、最大動作周波数１０から１５０ｋＨｚ程度、セルピッチ２．５マイクロメートル程度（範囲としては、０．８から４マイクロメートル程度）、ゲート幅（パターニング時の寸法で）は、たとえば０．３５マイクロメートル程度（範囲としては、たとえば０．１５から０．６マイクロメートル程度）、オン抵抗は、たとえば４０ｍΩ/ｍｍ２程度、チップサイズは、たとえば、縦３ミリメートル、横５ミリメートル程度（通常、主に１辺が数ミリメートルの正方形又は長方形の矩形形状）である。
以下の例（セクション２の例を含む）では、主にモータドライブ用デバイスを例にとり説明するので、トレンチゲート電極およびフィールドプレート電極が相互に電気的に接続されている。しかし、高速スイッチング用（最大動作周波数１５０ｋＨｚから１ＭＨｚ程度）等の場合は、ソース電極およびフィールドプレート電極を相互に電気的に接続するようにすれば、ゲート容量を大幅に低減することができる。ただし、その場合は、トレンチゲート電極およびフィールドプレート電極間の絶縁膜を厚めに形成する必要がある。
図１は本願の第１及び第２の実施の形態のトレンチ内ダブルゲート型ＰチャネルパワーＭＯＳＦＥＴのチップ上面図である。図２は図１のセル領域切り出し部Ｒ１の拡大上面図である。図３は図２のＸ−Ｘ’断面に対応するデバイス断面図（第１の実施の形態）である。図４は図１のＹ’−Ｙ断面に対応するデバイス断面図（第１の実施の形態）である。図５は図１のＹ’’−Ｙ断面に対応するデバイス断面図（第１の実施の形態）である。これらに基づいて、本願の第１の実施の形態のトレンチ内ダブルゲート型ＰチャネルパワーＭＯＳＦＥＴのデバイス構造を説明する。
まず、図１に基づいて、トレンチ内ダブルゲート型ＰチャネルパワーＭＯＳＦＥＴのデバイスチップ２の上面１ａの概略構造を説明する。図１に示すように、チップ２（たとえば、シリコン系半導体基板）の端部を周回しているリング状の電極は、ポリシリコンガードリング３であり、その内側のリング状の電極は、トレンチゲート電極を外部に引き出すためのゲート配線４である。このゲート配線４は、ゲートメタル電極６に連結しており、ゲートメタル電極６の中央部には、ファイナルパッシベーション膜１１（ポリイミド膜）に明けられたゲートパッド開口８である。ゲート配線４の内側には、チップ上面のほとんどを占有するソースメタル電極５があり、その外縁の少し内側には、セル領域９の外縁がある。ソースメタル電極５の中央部には、ファイナルパッシベーション膜１１（ポリイミド膜）に開けられたソースパッド開口７がある。セル領域９は、同一周期の繰り返し構造であるので、その一部を切り取った部分、すなわち、セル領域切り出し部Ｒ１の拡大上面図を図２に示す。
図２に示すように、セル領域９は、縦方向について、連続的な並進対象性（線形構造）を有しており、横方向に関しては、セル領域繰返し周期Ｔ１を周期（ゲートピッチ）とする並進対象性（繰り返し構造）を有している。線状のトレンチ２２内には、線状のトレンチゲート電極１２および線状のフィールドプレート電極２０が設けられている。この線状のトレンチゲート電極１２の両側には、線状のＰ＋ソース領域１４があり、一対の線状のトレンチゲート電極１２の間には、Ｎ＋ボディコンタクト領域１５がある。このＮ＋ボディコンタクト領域１５の中央部に沿って、線状のコンタクト溝２４が設けられている。
次に、この図２のＸ−Ｘ’断面図である図３に基づいて、セル領域９の断面構造を説明する。図３に示すように、半導体基板１の裏面１ｂ側には、Ｐ＋シリコン単結晶基板領域１ｓがあり、半導体基板１の裏面１ｂ上には、メタルドレイン電極としての裏面メタルドレイン電極１３（半導体基板１に近い方から、たとえば、チタン層/ニッケル層/金層）がある。Ｐ＋シリコン単結晶基板領域１ｓの基板表面１ａ側にはＰ−ドリフト領域１６（たとえば、シリコンエピタキシャル領域）があり、その上には、N型チャネル領域１７（Ｎ−ウエル領域）がある。Ｎ−ウエル領域１７の基板表面１ａ側には、Ｐ＋ソース領域１４があり、基板表面１ａ側から、このＰ＋ソース領域１４およびＮ−ウエル領域１７を貫通して、Ｐ−ドリフト領域１６の内部に至るトレンチ２２がある。各トレンチ２２内には、Ｎ＋ポリシリコンフィールドプレート電極２０があり、Ｎ＋ポリシリコンフィールドプレート電極２０の上方にはフィールドプレート−ゲート間絶縁膜２９を介してＮ＋トレンチゲート電極１２ｎがある。Ｎ＋ポリシリコンフィールドプレート電極２０の下方および側方周囲は、フィールドプレート周辺絶縁膜１９で囲まれており、Ｎ＋トレンチゲート電極１２ｎの両側面にはゲート絶縁膜１８がある。Ｎ＋トレンチゲート電極１２ｎの上側は、層間絶縁膜１０でキャップされており、この層間絶縁膜１０およびＰ＋ソース領域１４を貫通し、N型チャネル領域１７の内部のＮ＋ボディコンタクト領域１５に至るコンタクト溝２４がある。このコンタクト溝２４の内面および層間絶縁膜１０の上面には、たとえばＴｉＷ膜等のバリアメタル膜５ｂが形成されており、コンタクト溝２４の内および層間絶縁膜１０の上面には、比較的厚いアルミニウム系ソースメタル膜５ａが形成されている。
次に、Ｎ＋トレンチゲート電極１２ｎの外部への引き出し、およびＮ＋ポリシリコンフィールドプレート電極２０との接続を説明するために、図１のＹ’−Ｙ断面（図４）およびＹ’’−Ｙ断面（図５）を図４および図５に基づいて説明する。図４に示すように、フィールド絶縁膜２５上に延在するＮ＋ポリシリコンフィールドプレート電極２０のセル外引き出し部上には、フィールドプレート−ゲート間絶縁膜２９を介してＮ＋トレンチゲート電極１２ｎのセル外引き出し部が形成されており、トレンチゲート電極−ゲート配線間接続部２７を介して、（ソースメタル電極と同一層による）ゲート配線４と接続されている。一方、図５に示すように、Ｎ＋ポリシリコンフィールドプレート電極２０のセル外引き出し部とゲート配線４とは、フィールドプレート−ゲート配線間接続部２８を介して相互に接続されている。その結果、Ｎ＋ポリシリコンフィールドプレート電極２０とＮ＋トレンチゲート電極１２ｎとは、ゲート配線４を介して、間接的に電気的に接続されることとなる。
なお、図４または図５に示すように、チップ２の端部主面には、（ソース領域と同一のプロセスで作られた）最外周Ｐ＋領域２６があり、その内側に沿って、第２層ポリシリコンガードリング３がある。このポリシリコンガードリング３は、コーナ部アルミニウム系配線３０（ゲート配線と同層）を介して最外周Ｐ＋領域２６と電気的に接続されている（なお、最外周Ｐ＋領域２６はドレイン電位と同電位にされている）。チップ２の第１の主面１ａの内部領域は、ポリイミド膜等のファイナルパッシベーション膜１１で被覆されている。
２．本願の第２の実施の形態のトレンチ内ダブルゲート型（Ｐ＋真性ゲート）ＰチャネルパワーＭＯＳＦＥＴのデバイス構造の説明（主に図１、図２、および図２４から図２６）
この例では、セクション１における例において、トレンチゲート電極をＰ型ポリシリコンで置き換えることにより、低閾値電圧デバイス等の設計等を容易にしている。
図１および図２に関しては、セクション１と共通であるので、このセクションでは、図２４から図２６のみについて説明する。
図２４は図２のＸ−Ｘ’断面に対応するデバイス断面図（第２の実施の形態）である。図２５は図１のＹ’−Ｙ断面に対応するデバイス断面図（第２の実施の形態）である。図２６は図１のＹ’’−Ｙ断面に対応するデバイス断面図（第２の実施の形態）である。これらに基づいて、本願の第２の実施の形態のトレンチ内ダブルゲート型ＰチャネルパワーＭＯＳＦＥＴのデバイス構造を説明する。
セクション１で説明した図２のＸ−Ｘ’断面図である図２４に基づいて、セル領域９の断面構造を説明する。図２４に示すように、半導体基板１の裏面１ｂ側には、Ｐ＋シリコン単結晶基板領域１ｓがあり、半導体基板１の裏面１ｂ上には、裏面メタルドレイン電極１３（半導体基板１に近い方から、たとえば、チタン層/ニッケル層/金層）がある。Ｐ＋シリコン単結晶基板領域１ｓの基板表面１ａ側にはＰ−ドリフト領域１６（たとえば、シリコンエピタキシャル領域）があり、その上には、N型チャネル領域１７（Ｎ−ウエル領域）がある。Ｎ−ウエル領域１７の基板表面１ａ側には、Ｐ＋ソース領域１４があり、基板表面１ａ側から、このＰ＋ソース領域１４およびＮ−ウエル領域１７を貫通して、Ｐ−ドリフト領域１６の内部に至るトレンチ２２がある。各トレンチ２２内には、Ｎ＋ポリシリコンフィールドプレート電極２０があり、Ｎ＋ポリシリコンフィールドプレート電極２０の上方にはフィールドプレート−ゲート間絶縁膜２９を介してＰ＋トレンチゲート電極１２ｐがある。Ｎ＋ポリシリコンフィールドプレート電極２０の下方および側方周囲は、フィールドプレート周辺絶縁膜１９で囲まれており、Ｐ＋トレンチゲート電極１２ｐの両側面にはゲート絶縁膜１８がある。Ｐ＋トレンチゲート電極１２ｐの上側は、層間絶縁膜１０でキャップされており、この層間絶縁膜１０およびＰ＋ソース領域１４を貫通し、N型チャネル領域１７の内部のＮ＋ボディコンタクト領域１５に至るコンタクト溝２４がある。このコンタクト溝２４の内面および層間絶縁膜１０の上面には、たとえばＴｉＷ膜等のバリアメタル膜５ｂが形成されており、コンタクト溝２４の内および層間絶縁膜１０の上面には、比較的厚いアルミニウム系ソースメタル膜５ａが形成されている。
次に、Ｐ＋トレンチゲート電極１２ｐの外部への引き出し、およびＮ＋ポリシリコンフィールドプレート電極２０との接続を説明するために、図１のＹ’−Ｙ断面（図２５）およびＹ’’−Ｙ断面（図２６）を図２５および図２６に基づいて説明する。図２５に示すように、フィールド絶縁膜２６上に延在するＮ＋ポリシリコンフィールドプレート電極２０のセル外引き出し部上には、フィールドプレート−ゲート間絶縁膜２９を介してＰ＋トレンチゲート電極１２ｐのセル外引き出し部が形成されており、トレンチゲート電極−ゲート配線間接続部２７を介して、（ソースメタル電極と同一層による）ゲート配線４と接続されている。一方、図５に示すように、Ｎ＋ポリシリコンフィールドプレート電極２０のセル外引き出し部とゲート配線４とは、フィールドプレート−ゲート配線間接続部２８を介して相互に接続されている。その結果、Ｎ＋ポリシリコンフィールドプレート電極２０とＰ＋トレンチゲート電極１２ｐとは、ゲート配線４を介して、間接的に電気的に接続されることとなる。
なお、図２５または図２６に示すように、チップ２の端部主面には、（ソース領域と同一のプロセスで作られた）最外周Ｐ＋領域２６があり、その内側に沿って、第２層ポリシリコンガードリング３がある。このポリシリコンガードリング３は、最外周Ｐ＋領域２６と電気的に接続されている。チップ２の第１の主面１ａの内部領域は、ポリイミド膜等のファイナルパッシベーション膜１１で被覆されている。
３．本願の第１及び第２の実施の形態のトレンチ内ダブルゲート型ＰチャネルパワーＭＯＳＦＥＴのウエハプロセスの主要部の説明（主に図６から図２３）
このプロセスは、ポリシリコンゲート電極に関する一部のプロセスが異なる以外、第１及び第２の実施の形態に関して基本的に共通であるので、以下では、主に第１の実施の形態に関して説明し、異なる部分では、併せて、第２の実施の形態について説明する。
図６は本願の第１及び第２の実施の形態のトレンチ内ダブルゲート型ＰチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（トレンチ加工用ハードマスク膜パターニング工程）である。図７は本願の第１及び第２の実施の形態のトレンチ内ダブルゲート型ＰチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（トレンチ加工工程）である。図８は本願の第１及び第２の実施の形態のトレンチ内ダブルゲート型ＰチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（フィールドプレート周辺絶縁膜成膜工程）である。図９は本願の第１及び第２の実施の形態のトレンチ内ダブルゲート型ＰチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（フィールドプレート電極用ポリシリコン膜成膜工程）である。図１０は本願の第１及び第２の実施の形態のトレンチ内ダブルゲート型ＰチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（フィールドプレート加工工程）である。図１１は本願の第１及び第２の実施の形態のトレンチ内ダブルゲート型ＰチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（フィールドプレート周辺絶縁膜エッチバック工程）である。図１２は本願の第１及び第２の実施の形態のトレンチ内ダブルゲート型ＰチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（ゲート絶縁膜成膜工程）である。図１３は本願の第１及び第２の実施の形態のトレンチ内ダブルゲート型ＰチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（ゲート電極用ポリシリコン膜成膜工程）である。図１４は本願の第１及び第２の実施の形態のトレンチ内ダブルゲート型ＰチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（ゲート電極パターニング工程）である。図１５は本願の第１及び第２の実施の形態のトレンチ内ダブルゲート型ＰチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（Ｎチャネル領域形成工程）である。図１６は本願の第１及び第２の実施の形態のトレンチ内ダブルゲート型ＰチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（Ｐ＋ソース領域形成工程）である。図１７は本願の第１及び第２の実施の形態のトレンチ内ダブルゲート型ＰチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（層間絶縁膜成膜工程）である。図１８は本願の第１及び第２の実施の形態のトレンチ内ダブルゲート型ＰチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（コンタクトホール形成工程）である。図１９は本願の第１及び第２の実施の形態のトレンチ内ダブルゲート型ＰチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（コンタクトホール延長およびＮ＋ボディコンタクト領域形成工程）である。図２０は本願の第１及び第２の実施の形態のトレンチ内ダブルゲート型ＰチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（バリアメタル膜成膜工程）である。図２１は本願の第１及び第２の実施の形態のトレンチ内ダブルゲート型ＰチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（アルミニウム系ソースメタル電極膜成膜工程）である。図２２は本願の第１及び第２の実施の形態のトレンチ内ダブルゲート型ＰチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（ポリイミド系ファイナルパッシベーション膜成膜工程）である。図２３は本願の第１及び第２の実施の形態のトレンチ内ダブルゲート型ＰチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（ゲートパッド開口およびソースパッド開口形成工程）である。これらに基づいて、本願の第１及び第２の実施の形態のトレンチ内ダブルゲート型ＰチャネルパワーＭＯＳＦＥＴのウエハプロセスの主要部を説明する。
ここでは、２００ファイのｐ＋型シリコン単結晶ウエハ１ｓ（シリコン系ウエハ）にｐ−型エピタキシャル層１ｅ（エピタキシャル層の厚さは、たとえば、耐圧４０ボルト程度の場合を例にとると、７マイクロメートル程度）を形成したｐ−型エピタキシャルウエハ１を原材料ウエハとして使用する例を説明するが、ウエハの径は３００ファイでも４５０ファイでも、その他でもよい。また、必要があれば、ｎ型エピタキシャルウエハ以外、シリコン系以外の半導体ウエハ又は基板であってもよい。
まず、図６に示すように、ウエハ１のデバイス面１ａのほぼ全面に、たとえば低圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等により、たとえば、４５０ｎｍ程度の厚さの酸化シリコン膜２１を成膜する。この酸化シリコン膜２１をたとえば通常のリソグラフィによりパターニングすることにより、トレンチ加工用ハードマスク膜２１とする。
次に、図７に示すように、トレンチ加工用ハードマスク膜２１を用いて、異方性ドライエッチングにより、たとえば深さ３マイクロメートル程度のトレンチ２２を形成する。
次に、図８に示すように、トレンチ２２の内面及びウエハ１のデバイス面１ａに、たとえば、熱酸化により、フィールドプレート周辺絶縁膜１９となるべき酸化シリコン膜（たとえば厚さ２００ｎｍ程度）を形成する。
次に、図９に示すように、トレンチ２２内およびウエハ１のデバイス面１ａのほぼ全面に、たとえばＣＶＤ等により、フィールドプレート電極２０となるべき、たとえば厚さ６００ｎｍ程度の高濃度リンドープポリシリコン層（第１層のポリシリコン膜）を形成する。
次に、図１０に示すように、たとえば、ＳＦ６等のエッチングガスを用いたドライエッチングによって、高濃度リンドープポリシリコン層２０をシリコンの主表面から、たとえば１．４マイクロメートル程度、エッチバックする。
次に、図１１に示すように、たとえば、弗酸系の酸化シリコンエッチング液等により、ウエットエッチングすることにより、トレンチ２２のＳｉ側壁が露出する程度まで、フィールドプレート周辺絶縁膜１９を除去する。
次に、図１２に示すように、たとえば、熱酸化等により、厚さ５０ｎｍ程度のゲート絶縁膜１８（酸化シリコン膜）を形成する。なお、このとき同時に、フィールドプレート−ゲート間絶縁膜２９が形成される。
次に、図１３に示すように、トレンチ２２内およびウエハ１のデバイス面１ａのほぼ全面に、たとえばＣＶＤ等により、Ｎ＋トレンチゲート電極１２ｎ（トレンチゲートポリシリコン層）となるべき、たとえば厚さ６００ｎｍ程度の高濃度リンドープポリシリコン層（第２層のポリシリコン膜）を形成する。ここで、第２の実施の形態の場合は、高濃度リンドープポリシリコン層１２ｎの変わりに、高濃度ボロンドープポリシリコン層１２ｐを形成する。
次に、図１４に示すように、たとえば、ＳＦ６等のエッチングガスを用いたドライエッチングによって、高濃度リンドープポリシリコン層１２ｎをシリコンの主表面を露出するようにエッチバックする。
次に、図１５に示すように、たとえば、熱酸化等により、ウエハ１のデバイス面１ａ側をチャネル注入用酸化シリコン膜２３で被覆する。続いて、セル領域９の全面にリンイオンをイオン注入することによって、Ｎ型チャネル領域１７（Ｎ−ウエル領域）を形成する。イオン注入の条件としては、たとえば、イオン種：燐、打ち込みエネルギ：２００ｋｅＶから４００ｋｅＶ程度，濃度：１ｘ１０１２/ｃｍ２から５ｘ１０１３/ｃｍ２程度を例示することができる。この後、不要となった熱酸化２３を除去する。
次に、図１６に示すように、セル領域９の全面にＰ型不純物をイオン注入することによって、Ｐ＋ソース領域１４を形成する。イオン注入の条件としては、たとえば、イオン種：ＢＦ２、打ち込みエネルギ：５０ｋｅＶ〜１００ｋｅＶ程度，濃度：１ｘ１０１５〜５ｘ１０１５/ｃｍ２程度を例示することができる。
次に、図１７に示すように、ウエハ１のデバイス面１ａのほぼ全面に、層間絶縁膜１０を形成する。層間絶縁膜１０としては、たとえば、ＰＳＧ（Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜（たとえば、厚さ４５０ｎｍ程度）からなる絶縁膜を好適なものとして例示することができる。
次に、図１８に示すように、通常のリソグラフィによって、ウエハ１のデバイス面１ａ上に、レジスト膜等の対エッチングマスクパターンを形成し、それをマスクとして、異方性ドライエッチングを実行することによって、コンタクトホール２４（コンタクト溝）を開口する。
次に、図１９に示すように、異方性ドライエッチングにより、コンタクト溝２４をＰ＋ソース領域１４より深いところまで延長する。続いて、延長したコンタクト溝２４の底にＮ型不純物をイオン注入して、自己整合的にＮ＋ボディコンタクト領域１５を形成する。イオン注入の条件としては、たとえば、イオン種：燐、打ち込みエネルギ：８０ｋｅＶ程度，濃度：１ｘ１０１５〜５ｘ１０１５/ｃｍ２程度を例示することができる。
次に、図２０に示すように、たとえばスパッタリング成膜により、前記コンタクト溝２４の内面、およびウエハ１のデバイス面１ａのほぼ全面に、たとえば、ＴｉＷ膜等からなるバリアメタル膜５ｂ（たとえば、厚さ２００ｎｍ程度）を形成する（ＴｉＷ膜中のチタンの多くの部分は、後の熱処理によって、シリコン界面に移動してシリサイドを形成して、コンタクト特性の改善に寄与するが、これらの過程は煩雑であるので図面には表示しない）。
次に、図２１に示すように、たとえばスパッタリング成膜により、前記コンタクト溝２４の内面、およびウエハ１のデバイス面１ａのほぼ全面に、たとえば、アルミニウムを主要な成分とする（たとえば、数％シリコン添加、残りはアルミニウム）アルミニウム系ソースメタル膜５ａ（たとえば、厚さ５マイクロメートル程度）を形成する。続いて、通常のリソグラフィによって、アルミニウム系ソースメタル膜５ａおよびバリアメタル膜５ｂからなるソースメタル電極５をパターニングする。
次に、図２２に示すように、ファイナルパッシベーション膜１１として、たとえば、ポリイミドを主要な成分とする有機膜（たとえば、厚さ２．５マイクロメートル程度）等をウエハ１のデバイス面１ａのほぼ全面に塗布する。
次に、図２３に示すように、通常のリソグラフィによって、図１のソースパッド開口７、ゲートパッド開口８、および、図４、図５、図２５、図２６等に示すチップ２の周辺部のファイナルパッシベーション膜１１を除去する。
次に、図３（図２４）に示すように、ウエハ１の裏面１ｂに対して、バックグラインディング処理を施すことによって、たとえば、８００マイクロメータ程度のウエハ厚を必要により、たとえば２００から３０マイクロメータ程度に薄膜化する。その後、裏面電極１３をたとえばスパッタリング成膜により、形成する。更に、ダイシング等により、ウエハ１を個々のチップ２に分割する。
４．本願の第１及び第２の実施の形態の変形例（ソース接続型デバイス）の説明（主に図３０）
このセクションでは、セクション１から３に説明したゲート接続型構造の変形例として第１及び第２の実施の形態に対応するソース接続型デバイスを説明する。
図３０は、図１のＹ’’−Ｙ断面に対応する第１の実施の形態の変形例（ソース接続型構造）のデバイス断面図（第２の実施の形態の変形例）である。なお、この部分以外の構造は、先に説明したところと同じであるので、説明は省略する。
図３０に示すように、フィールドプレート電極２０は、トレンチの外部において、ソースメタル電極５（または、それと同層のメタル配線）を介して、ソース電極と接続されている。
５．本願の第１及び第２の実施の形態等に関する補足的説明（主に図２７から図２９）
このセクションでは、主に以上説明した各例に関してのＮＢＴ（Ｎｅｇａｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ）閾値変動特性データ等を説明する。
図２７は比較例（トレンチゲート電極およびフィールドプレート電極がＰ型）のデバイスのＮＢＴ閾値変動特性のデータプロット図である。図２８は第１の実施の形態（トレンチゲート電極およびフィールドプレート電極がＮ型）のデバイスのＮＢＴ閾値変動特性のデータプロット図である。図２９は第２の実施の形態（トレンチゲート電極がＰ型で、フィールドプレート電極がＮ型）のデバイスのＮＢＴ閾値変動特性のデータプロット図である。
図２７に示すように、比較例（単純置換例）のデバイスでは、試験時間が長くなると急速に閾値電圧が上昇することがわかる。これに対して、図２８に示すように、第１の実施の形態のデバイスでは、試験時間に係らず、閾値電圧は一定の傾きで徐々にしか上昇していないことがわかる。一方、第２の実施の形態のデバイスでは、やはり、試験時間に係らず、閾値電圧は一定の傾きで徐々にしか上昇していない点は、第１の実施の形態のデバイスと同じであるが、全体として、変動率が若干高いことがわかる。これは、トレンチゲート電極がＰ型でボロンを多量に含むことが、影響しているものと考えられる。
従って、これらのデータ等より、以下のようなことが言える。すなわち、
（１）ゲートバイアスによるデバイス特性の経時的変動抑制効果という点では、第１の実施の形態のデバイス構造が最も有利である。
（２）ただし、低閾値電圧デバイスの場合は、チャネル領域の濃度を下げる必要があるというデメリットがある。
（３）この点、第２の実施の形態のデバイス構造は、低閾値電圧デバイスに適合しているということができる。もちろん、前記のような、必要な調整をすれば、第１の実施の形態で低閾値電圧デバイスを製作することができることは言うまでもない。
６．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、前記各実施の形態では、各層のポリシリコン部材として、ドープトポリシリコン（Ｄｏｐｅｄ Ｐｏｌｙ−ｓｉｌｉｃｏｎ）等を用いた例を具体的に説明したが、本願発明はそれに限定されるものではなく、両方又は一方に、ノンドープポリシリコン（Ｎｏｎｄｏｐｅｄ Ｐｏｌｙ−ｓｉｌｉｃｏｎ）膜を適用して、成膜後にイオン注入等により、必要な不純物を添加するようにしてもよい。この場合は、ノンドープポリシリコンを利用してＥＳＤ保護用のポリシリコンダイオードをオプションデバイスとして形成するなど、プロセス自由度を高めることができるが、反面、プロセスコストは高くなる。一方、ドープトポリシリコンを使用すると、プロセス自由度は若干犠牲になるが、比較的簡単に低抵抗のポリシリコン層を形成することができる。
例えば、前記各実施の形態では、トレンチ内ダブルゲート構造のパワーＭＯＳＦＥＴについて説明したが、本発明は、例えば、トレンチ内ダブルゲート構造のＩＧＢＴ（Insulated Gate Bipolar Transistor）にも適用することができる。
１ 半導体基板（半導体ウエハ）
１ａ チップ又はウエハの表面
１ｂ チップ又はウエハの裏面
１ｅ Ｐ−シリコンエピタキシャル領域
１ｓ Ｐ＋シリコン単結晶基板領域
２ 半導体チップ
３ ガードリング（第２層ポリシリコンガードリング）
４ （ソースメタル電極と同一層による）ゲート配線
５ ソースメタル電極
５ａ アルミニウム系ソースメタル膜
５ｂ バリアメタル膜
６ ゲートメタル電極
７ ソースパッド開口
８ ゲートパッド開口
９ セル領域
１０ 層間絶縁膜
１１ ファイナルパッシベーション膜（ポリイミド膜）
１２ トレンチゲート電極（トレンチゲート第１層ポリシリコン層）
１２ｎ Ｎ＋トレンチゲート電極（トレンチゲートポリシリコン層）
１２ｐ Ｐ＋トレンチゲート電極（トレンチゲートポリシリコン層）
１３ 裏面メタルドレイン電極
１４ Ｐ＋ソース領域
１５ Ｎ＋ボディコンタクト領域
１６ Ｐ−ドリフト領域
１７ N型チャネル領域（Ｎ−ウエル領域）
１８ ゲート絶縁膜
１９ フィールドプレート周辺絶縁膜
２０ フィールドプレート電極
２１ トレンチ加工用ハードマスク膜
２２ トレンチ
２３ チャネル注入用酸化シリコン膜
２４ コンタクトホール（コンタクト溝）
２５ フィールド絶縁膜
２６ （ソース領域に対応する）最外周Ｐ＋領域
２７ トレンチゲート電極−ゲート配線間接続部
２８ フィールドプレート−ゲート配線間接続部
２９ （ゲート絶縁膜と同層の）フィールドプレート−ゲート間絶縁膜
３０ コーナ部アルミニウム系配線
Ｒ１ セル領域切り出し部
Ｔ１ セル領域繰返し周期

Claims (18)

  1. 以下を含むＰチャネル型パワーＭＯＳＦＥＴ：
    （ａ）第１及び第２の主面を有するシリコン系半導体基板；
    （ｂ）前記第１の主面に設けられた多数の線状トレンチ、
    ここで、各線状トレンチは、以下を有する：
    （ｂ１）Ｎ型ポリシリコン線状フィールドプレート電極；
    （ｂ２）前記Ｎ型ポリシリコン線状フィールドプレート電極に沿って、その上方に設けられたＮ型ポリシリコン線状ゲート電極。
  2. 前記１項のＰチャネル型パワーＭＯＳＦＥＴにおいて、前記シリコン系半導体基板は、前記第２の主面側にＰ型シリコン単結晶基板領域を有する。
  3. 前記２項のＰチャネル型パワーＭＯＳＦＥＴにおいて、前記シリコン系半導体基板は、前記第１の主面側に前記Ｐ型シリコン単結晶基板領域よりも濃度の低いＰ型シリコンエピタキシャル領域を有する。
  4. 前記３項のＰチャネル型パワーＭＯＳＦＥＴにおいて、前記シリコン系半導体基板の前記第２の主面上には、メタルドレイン電極が設けられている。
  5. 前記４項のＰチャネル型パワーＭＯＳＦＥＴにおいて、前記Ｎ型ポリシリコン線状フィールドプレート電極と前記Ｎ型ポリシリコン線状ゲート電極は、相互に、電気的に接続されている。
  6. 前記５項のＰチャネル型パワーＭＯＳＦＥＴにおいて、前記Ｎ型ポリシリコン線状フィールドプレート電極と前記Ｎ型ポリシリコン線状ゲート電極は、前記各線状トレンチの外部において相互接続されている。
  7. 前記６項のＰチャネル型パワーＭＯＳＦＥＴにおいて、前記Ｎ型ポリシリコン線状フィールドプレート電極と前記Ｎ型ポリシリコン線状ゲート電極は、前記各線状トレンチの外部において、メタル配線を介して相互接続されている。
  8. 前記７項のＰチャネル型パワーＭＯＳＦＥＴにおいて、前記Ｐチャネル型パワーＭＯＳＦＥＴは、モータドライブ用である。
  9. 前記８項のＰチャネル型パワーＭＯＳＦＥＴにおいて、前記Ｐチャネル型パワーＭＯＳＦＥＴは、低閾値電圧デバイスである。
  10. 以下を含むＰチャネル型パワーＭＯＳＦＥＴ：
    （ａ）第１及び第２の主面を有するシリコン系半導体基板；
    （ｂ）前記第１の主面に設けられた多数の線状トレンチ、
    ここで、各線状トレンチは、以下を有する：
    （ｂ１）Ｎ型ポリシリコン線状フィールドプレート電極；
    （ｂ２）前記Ｎ型ポリシリコン線状フィールドプレート電極に沿って、その上方に設けられたＰ型ポリシリコン線状ゲート電極。
  11. 前記１０項のＰチャネル型パワーＭＯＳＦＥＴにおいて、前記シリコン系半導体基板は、前記第２の主面側にＰ型シリコン単結晶基板領域を有する。
  12. 前記１１項のＰチャネル型パワーＭＯＳＦＥＴにおいて、前記シリコン系半導体基板は、前記第１の主面側に前記Ｐ型シリコン単結晶基板領域よりも濃度の低いＰ型シリコンエピタキシャル領域を有する。
  13. 前記１２項のＰチャネル型パワーＭＯＳＦＥＴにおいて、前記シリコン系半導体基板の前記第２の主面上には、メタルドレイン電極が設けられている。
  14. 前記１３項のＰチャネル型パワーＭＯＳＦＥＴにおいて、前記Ｎ型ポリシリコン線状フィールドプレート電極と前記Ｐ型ポリシリコン線状ゲート電極は、相互に、電気的に接続されている。
  15. 前記１４項のＰチャネル型パワーＭＯＳＦＥＴにおいて、前記Ｎ型ポリシリコン線状フィールドプレート電極と前記Ｐ型ポリシリコン線状ゲート電極は、前記各線状トレンチの外部において相互接続されている。
  16. 前記１５項のＰチャネル型パワーＭＯＳＦＥＴにおいて、前記Ｎ型ポリシリコン線状フィールドプレート電極と前記Ｐ型ポリシリコン線状ゲート電極は、前記各線状トレンチの外部において、メタル配線を介して相互接続されている。
  17. 前記１６項のＰチャネル型パワーＭＯＳＦＥＴにおいて、前記Ｐチャネル型パワーＭＯＳＦＥＴは、モータドライブ用である。
  18. 前記１７項のＰチャネル型パワーＭＯＳＦＥＴにおいて、前記Ｐチャネル型パワーＭＯＳＦＥＴは、低閾値電圧デバイスである。
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