JP5799047B2 - 半導体装置、及びその製造方法 - Google Patents
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Description
後述する実施形態は、概ね、半導体装置、及びその製造方法に関する。
トレンチの内部に設けられたトレンチゲート電極と、トレンチゲート電極の下方に設けられたフィールドプレート電極と、を有する縦型のパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）がある。
ここで、トレンチゲート電極とフィールドプレート電極とでは最適ピッチ寸法が異なるものとなる。そのため、トレンチゲート電極とフィールドプレート電極とを設けるための深さ寸法の長いトレンチと、トレンチゲート電極を設けるための深さ寸法の短いトレンチと、を交互に、且つ、互いに平行となるように設けたパワーＭＯＳＦＥＴが提案されている。
しかしながら、深さ寸法の長いトレンチと、深さ寸法の短いトレンチと、を別々に形成する際の位置合わせが難しく、生産性の観点から改善の余地がある。
ここで、トレンチゲート電極とフィールドプレート電極とでは最適ピッチ寸法が異なるものとなる。そのため、トレンチゲート電極とフィールドプレート電極とを設けるための深さ寸法の長いトレンチと、トレンチゲート電極を設けるための深さ寸法の短いトレンチと、を交互に、且つ、互いに平行となるように設けたパワーＭＯＳＦＥＴが提案されている。
しかしながら、深さ寸法の長いトレンチと、深さ寸法の短いトレンチと、を別々に形成する際の位置合わせが難しく、生産性の観点から改善の余地がある。
本発明が解決しようとする課題は、生産性の向上を図ることができる半導体装置、及びその製造方法を提供することである。
実施形態に係る半導体装置は、第１導電形の第１半導体層と、前記第１半導体層の上に設けられた第１電極と、前記第１半導体層と前記第１電極との間に位置し、第１方向にのみ延び、前記第１方向に交差する第２方向において前記第１半導体層に挟まれ、且つ前記第１電極と電気的に接続された第２電極と、前記第１半導体層と前記第１電極との間に位置し、前記第２方向にのみ延び、前記第１方向において前記第１半導体層に挟まれ、且つ前記第１方向及び前記第２方向に直交する第３方向における寸法が、前記第２電極の前記第３方向における寸法よりも短い第３電極と、前記第１半導体層と、前記第２電極及び前記第３電極と、の間に位置する絶縁膜と、を備えている。
以下、図面を参照しつつ、実施の形態について例示をする。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、各図中における矢印Ｘ、矢印Ｙ、および矢印Ｚは互いに直交する三方向を表しており、例えば、矢印Ｘと矢印Ｙは基板１１の面に平行な方向、矢印Ｚは基板１１の面に垂直な方向（積層方向）を表している。
なお、本願明細書と各図において、既出の図に関して述べたものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、各図中における矢印Ｘ、矢印Ｙ、および矢印Ｚは互いに直交する三方向を表しており、例えば、矢印Ｘと矢印Ｙは基板１１の面に平行な方向、矢印Ｚは基板１１の面に垂直な方向（積層方向）を表している。
なお、本願明細書と各図において、既出の図に関して述べたものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１の実施形態）
図１〜図３（ｄ）は、第１の実施形態に係る半導体装置１を例示するための模式図である。
図１は、第１の実施形態に係る半導体装置１を上から見た図である。
図２は、図１におけるＡ部の模式拡大図である。ただし、図２においては、ソース電極８と、トレンチゲート電極３の上面に設けられたゲート絶縁膜４を省略している。すなわち、図２は、図３（ａ）におけるＦ−Ｆ断面図である。
図３（ａ）は、図２におけるＢ−Ｂ断面図である。
図３（ｂ）は、図２におけるＣ−Ｃ断面図である。
図３（ｃ）は、図２におけるＤ−Ｄ断面図である。
図３（ｄ）は、図２におけるＥ−Ｅ断面図である。
図１〜図３（ｄ）は、第１の実施形態に係る半導体装置１を例示するための模式図である。
図１は、第１の実施形態に係る半導体装置１を上から見た図である。
図２は、図１におけるＡ部の模式拡大図である。ただし、図２においては、ソース電極８と、トレンチゲート電極３の上面に設けられたゲート絶縁膜４を省略している。すなわち、図２は、図３（ａ）におけるＦ−Ｆ断面図である。
図３（ａ）は、図２におけるＢ−Ｂ断面図である。
図３（ｂ）は、図２におけるＣ−Ｃ断面図である。
図３（ｃ）は、図２におけるＤ−Ｄ断面図である。
図３（ｄ）は、図２におけるＥ−Ｅ断面図である。
図１〜図３（ｄ）に示すように、半導体装置１は、基板１１、ドリフト層２（第１半導体層の一例に相当する）、トレンチゲート電極３（第３電極の一例に相当する）、ゲート絶縁膜４、ソース領域５（第２半導体層の一例に相当する）、トレンチソース電極６（第２電極の一例に相当する）、絶縁膜７、ソース電極８（第１電極の一例に相当する）、トレンチ９（第２トレンチの一例に相当する）、トレンチ１０（第１トレンチの一例に相当する）、ドレイン電極１２、およびゲート電極１４を有する。
基板１１は、例えば、ｎ＋形（第１導電形の一例に相当する）の半導体から形成されている。ｎ＋形の半導体は、例えば、シリコン（Ｓｉ）にリン（Ｐ）などのドナーが導入されたものである。この場合、ドナー濃度は、例えば、１×１０１９ｃｍ−３以上である。
基板１１は、例えば、ｎ＋形（第１導電形の一例に相当する）の半導体から形成されている。ｎ＋形の半導体は、例えば、シリコン（Ｓｉ）にリン（Ｐ）などのドナーが導入されたものである。この場合、ドナー濃度は、例えば、１×１０１９ｃｍ−３以上である。
ドリフト層２は、基板１１の一方の面上に設けられている。ドリフト層２は、例えば、ｎ−形（第１導電形の一例に相当する）の半導体から形成されている。ｎ−形の半導体は、例えば、シリコンにリンなどのドナーが導入されたものである。この場合、ドナー濃度は、例えば、１×１０１７ｃｍ−３以下である。
トレンチ９は、ソース領域５を貫通し、ドリフト層２に到達している。トレンチ９は、ソース領域５の表面に開口し、Ｘ方向（第２方向の一例に相当する）に延びている。トレンチ９は、所定の間隔をおいて複数設けられている。
トレンチ９は、ソース領域５を貫通し、ドリフト層２に到達している。トレンチ９は、ソース領域５の表面に開口し、Ｘ方向（第２方向の一例に相当する）に延びている。トレンチ９は、所定の間隔をおいて複数設けられている。
トレンチゲート電極３は、複数のトレンチ９の内部にそれぞれ設けられている。トレンチゲート電極３は、トレンチ９の内部をＸ方向に延びている。また、ソース領域５の表面からトレンチゲート電極３の下端までの寸法は、ソース領域５の表面からトレンチソース電極６の下端までの寸法よりも短い。トレンチゲート電極３の両端部は、ゲート絶縁膜４を貫通し、ゲート引き出し配線１４ａに電気的に接続されている。ゲート引き出し配線１４ａは、ゲートパッド１４ｂに電気的に接続されている。トレンチゲート電極３は、例えば、多結晶シリコンから形成されている。
ゲート絶縁膜４は、複数のトレンチ９の内部にそれぞれ設けられている。ゲート絶縁膜４は、トレンチ９の内部においてトレンチゲート電極３を覆うように設けられている。トレンチゲート電極３は、ゲート絶縁膜４によって、ドリフト層２、ソース領域５、ソース電極８、およびトレンチソース電極６から絶縁されている。ゲート絶縁膜４は、例えば、酸化シリコンから形成されている。
ソース領域５は、ドリフト層２の表面領域に設けられている。ソース領域５は、例えば、ｎ＋形の半導体から形成されている。ｎ＋形の半導体は、例えば、シリコンにリンなどのドナーが導入されたものである。この場合、ドナー濃度は、例えば、１×１０１９ｃｍ−３以上である。すなわち、ソース領域５のドナー濃度は、ドリフト層２のドナー濃度よりも高い。
トレンチ１０は、ソース領域５を貫通し、ドリフト層２に到達している。トレンチ１０の底面位置は、トレンチ９の底面位置よりも下方にある。すなわち、トレンチ１０の深さ寸法は、トレンチ９の深さ寸法よりも長い。
また、トレンチ１０は、ソース領域５の表面に開口し、Ｙ方向（第１方向の一例に相当する）に延びている。トレンチ１０は、所定の間隔をおいて複数設けられている。
なお、複数のトレンチ９が延びる方向と、複数のトレンチ１０の延びる方向とが直交する場合を例示したが、所定の角度で交わるものであってもよい。すなわち、複数のトレンチ９が延びる方向と、複数のトレンチ１０が延びる方向とが交差していればよい。
また、トレンチ１０は、ソース領域５の表面に開口し、Ｙ方向（第１方向の一例に相当する）に延びている。トレンチ１０は、所定の間隔をおいて複数設けられている。
なお、複数のトレンチ９が延びる方向と、複数のトレンチ１０の延びる方向とが直交する場合を例示したが、所定の角度で交わるものであってもよい。すなわち、複数のトレンチ９が延びる方向と、複数のトレンチ１０が延びる方向とが交差していればよい。
トレンチソース電極６は、複数のトレンチ１０の内部にそれぞれ設けられている。トレンチソース電極６は、トレンチ１０の内部をＹ方向に延びている。トレンチソース電極６の上面は、ソース領域５の表面に露出し、ソース電極８と電気的に接続されている。トレンチソース電極６の下面位置は、トレンチゲート電極３の下面位置よりも下方にある。トレンチソース電極６は、例えば、多結晶シリコンから形成されている。
なお、複数のトレンチゲート電極３が延びる方向と、複数のトレンチソース電極６が延びる方向とが直交する場合を例示したが、所定の角度で交わるようにしてもよい。すなわち、複数のトレンチゲート電極３が延びる方向と、複数のトレンチソース電極６が延びる方向とが交差していればよい。
なお、複数のトレンチゲート電極３が延びる方向と、複数のトレンチソース電極６が延びる方向とが直交する場合を例示したが、所定の角度で交わるようにしてもよい。すなわち、複数のトレンチゲート電極３が延びる方向と、複数のトレンチソース電極６が延びる方向とが交差していればよい。
絶縁膜７は、複数のトレンチ１０の内部にそれぞれ設けられている。絶縁膜７は、トレンチ１０の内部においてトレンチソース電極６の側面と下面とを覆うように設けられている。トレンチソース電極６は、絶縁膜７によって、ドリフト層２およびソース領域５から絶縁されている。絶縁膜７は、例えば、酸化シリコンから形成されている。
ソース電極８は、ソース領域５の上面、ゲート絶縁膜４の上面、絶縁膜７の上端面、およびトレンチソース電極６の上面を覆うように設けられている。すなわち、ソース電極８は、ソース領域５とトレンチソース電極６とに電気的に接続されている。ソース電極８は、例えば、銅（Ｃｕ）やアルミニウム（Ａｌ）などの金属、または、合金などから形成されている。
ドレイン電極１２は、基板１１のドリフト層２が設けられる側とは反対側の面に設けられている。ドレイン電極１２は、例えば、銅やアルミニウムなどの金属、または、合金などから形成されている。
ゲート電極１４は、図示しない絶縁膜を介してドリフト層２の上に設けられている。ゲート電極１４は、ソース電極８を囲むように設けられたゲート引き出し配線１４ａと、ゲート引き出し配線１４ａに電気的に接続されたゲートパッド１４ｂとを有する。ゲート電極１４は、例えば、銅やアルミニウムなどの金属、または、合金などから形成されている。
また、ソース領域５とドリフト層２との間にベース領域１３（第３半導体層の一例に相当する）を設けることができる。ベース領域１３は、例えば、ｐ形（第２導電形の一例に相当する）の半導体から形成されている。ｐ形の半導体は、例えば、シリコンにボロン（Ｂ）などのアクセプタが導入されたものである。ベース領域１３は必ずしも必要ではなく、必要に応じて設けるようにすることができる。
また、ソース電極８を覆うように図示しない保護膜を設けることもできる。保護膜は、例えば、ポリイミド（ＰＩ）、永久レジスト、Ｐ−ＳｉＮ、Ｐ−ＳｉＯなどから形成することができる。保護膜は、ソース電極８を保護するために設けられる。保護膜は、必要に応じて設けるようにすることができる。
また、ソース電極８を覆うように図示しない保護膜を設けることもできる。保護膜は、例えば、ポリイミド（ＰＩ）、永久レジスト、Ｐ−ＳｉＮ、Ｐ−ＳｉＯなどから形成することができる。保護膜は、ソース電極８を保護するために設けられる。保護膜は、必要に応じて設けるようにすることができる。
本実施の形態に係る半導体装置１においては、複数のトレンチ９が延びる方向と、複数のトレンチ１０が延びる方向とが交差している。そのため、深さ寸法の短い複数のトレンチ９と、深さ寸法の長い複数のトレンチ１０とを別々に形成する際に、複数のトレンチ９と複数のトレンチ１０との位置合わせ精度を考慮する必要がない。その結果、生産性の向上を図ることができる。
また、複数のトレンチ９のピッチ寸法に関わりなく、複数のトレンチ１０のピッチ寸法を設定することができる。すなわち、複数のトレンチゲート電極３のピッチ寸法に関わりなく、複数のトレンチソース電極６のピッチ寸法を設定することができる。そのため、複数のトレンチゲート電極３および複数のトレンチソース電極６に対して、それぞれの最適ピッチ寸法を設定することが可能となる。
また、複数のトレンチ９のピッチ寸法に関わりなく、複数のトレンチ１０のピッチ寸法を設定することができる。すなわち、複数のトレンチゲート電極３のピッチ寸法に関わりなく、複数のトレンチソース電極６のピッチ寸法を設定することができる。そのため、複数のトレンチゲート電極３および複数のトレンチソース電極６に対して、それぞれの最適ピッチ寸法を設定することが可能となる。
（第２の実施形態）
図４〜図５（ｄ）は、第２の実施形態に係る半導体装置１ａを例示するための模式図である。
第２の実施形態に係る半導体装置１ａを上から見た図は、前述した図１と同様とすることができる。
図４は、図１におけるＡ部に相当する部分の模式拡大図である。ただし、図４においては、ソース電極８と、トレンチゲート電極３の上面に設けられたゲート絶縁膜４を省略している。すなわち、図４は、図５（ａ）におけるＦ−Ｆ断面図である。
図５（ａ）は、図４におけるＢ−Ｂ断面図である。
図５（ｂ）は、図４におけるＣ−Ｃ断面図である。
図５（ｃ）は、図４におけるＤ−Ｄ断面図である。
図５（ｄ）は、図４におけるＥ−Ｅ断面図である。
図４〜図５（ｄ）は、第２の実施形態に係る半導体装置１ａを例示するための模式図である。
第２の実施形態に係る半導体装置１ａを上から見た図は、前述した図１と同様とすることができる。
図４は、図１におけるＡ部に相当する部分の模式拡大図である。ただし、図４においては、ソース電極８と、トレンチゲート電極３の上面に設けられたゲート絶縁膜４を省略している。すなわち、図４は、図５（ａ）におけるＦ−Ｆ断面図である。
図５（ａ）は、図４におけるＢ−Ｂ断面図である。
図５（ｂ）は、図４におけるＣ−Ｃ断面図である。
図５（ｃ）は、図４におけるＤ−Ｄ断面図である。
図５（ｄ）は、図４におけるＥ−Ｅ断面図である。
図４〜図５（ｄ）に示すように、半導体装置１ａは、基板１１、ドリフト層２、トレンチゲート電極３、ゲート絶縁膜４、ソース領域５、トレンチソース電極６ａ（第１電極の一例に相当する）、絶縁膜７ａ、ソース電極８、トレンチ９、トレンチ１０、およびドレイン電極１２を有する。
また、前述した半導体装置１と同様に、ベース領域１３や、ソース電極８を覆う図示しない保護膜などを設けることもできる。
また、前述した半導体装置１と同様に、ベース領域１３や、ソース電極８を覆う図示しない保護膜などを設けることもできる。
トレンチソース電極６ａは、複数のトレンチ１０の内部にそれぞれ設けられている。トレンチソース電極６ａは、トレンチ１０の内部をＹ方向に延びている。トレンチソース電極６ａのＹ方向における端部は、絶縁膜７ａを貫通してソース電極８と電気的に接続されている。ソース領域５の表面からトレンチソース電極６ａの上端までの寸法は、ソース領域５の表面からトレンチゲート電極３の下端までの寸法よりも長い。すなわち、トレンチソース電極６ａの上面位置は、トレンチゲート電極３の下面位置よりも下方にある。つまり、トレンチソース電極６ａは、トレンチゲート電極３の下方に設けられ、トレンチゲート電極３とトレンチソース電極６ａとがＺ方向に離隔して設けられている。トレンチソース電極６ａは、例えば、多結晶シリコンから形成されている。
なお、複数のトレンチゲート電極３が延びる方向と、複数のトレンチソース電極６ａが延びる方向とが直交する場合を例示したが、所定の角度で交わるようにしてもよい。すなわち、複数のトレンチゲート電極３が延びる方向と、複数のトレンチソース電極６ａが延びる方向とが交差していればよい。
絶縁膜７ａは、複数のトレンチ１０の内部にそれぞれ設けられている。絶縁膜７ａは、トレンチ１０の内部においてトレンチソース電極６ａを覆うように設けられている。トレンチソース電極６ａは、絶縁膜７ａによって、ドリフト層２から絶縁されている。絶縁膜７ａは、例えば、酸化シリコンから形成されている。
ソース電極８は、ソース領域５の上面、ゲート絶縁膜４の上面、および絶縁膜７ａの上端面を覆うように設けられている。すなわち、ソース電極８は、ソース領域５と電気的に接続されている。また、前述したように、ソース電極８は、トレンチソース電極６ａと電気的に接続されている。
本実施の形態に係る半導体装置１ａにおいては、複数のトレンチ９が延びる方向と、複数のトレンチ１０が延びる方向とが交差している。そのため、深さ寸法の短い複数のトレンチ９と、深さ寸法の長い複数のトレンチ１０とを別々に形成する際に、複数のトレンチ９と複数のトレンチ１０との位置合わせ精度を考慮する必要がない。その結果、生産性の向上を図ることができる。
また、複数のトレンチ９のピッチ寸法に関わりなく、複数のトレンチ１０のピッチ寸法を設定することができる。すなわち、複数のトレンチゲート電極３のピッチ寸法に関わりなく、複数のトレンチソース電極６ａのピッチ寸法を設定することができる。そのため、複数のトレンチゲート電極３および複数のトレンチソース電極６ａに対して、それぞれの最適ピッチ寸法を設定することが可能となる。
また、トレンチゲート電極３とトレンチソース電極６ａとがＺ方向に離隔して設けられているので、ゲート・ソース間容量を低減させることができる。
また、複数のトレンチ９のピッチ寸法に関わりなく、複数のトレンチ１０のピッチ寸法を設定することができる。すなわち、複数のトレンチゲート電極３のピッチ寸法に関わりなく、複数のトレンチソース電極６ａのピッチ寸法を設定することができる。そのため、複数のトレンチゲート電極３および複数のトレンチソース電極６ａに対して、それぞれの最適ピッチ寸法を設定することが可能となる。
また、トレンチゲート電極３とトレンチソース電極６ａとがＺ方向に離隔して設けられているので、ゲート・ソース間容量を低減させることができる。
（第３の実施形態）
図６（ａ）〜図１３（ｅ）は、第３の実施形態に係る半導体装置の製造方法を例示するための模式工程断面図である。
各図（ａ）は、半導体装置が製造される過程を上から見た図である。
各図（ｂ）は、それぞれの図（ａ）におけるＢ−Ｂ断面図である。
各図（ｃ）は、それぞれの図（ａ）におけるＣ−Ｃ断面図である。
各図（ｄ）は、それぞれの図（ａ）におけるＤ−Ｄ断面図である。
各図（ｅ）は、それぞれの図（ａ）におけるＥ−Ｅ断面図である。
なお、図６（ａ）〜図１３（ｅ）は、前述した半導体装置１の製造方法を例示するものである。
図６（ａ）〜図１３（ｅ）は、第３の実施形態に係る半導体装置の製造方法を例示するための模式工程断面図である。
各図（ａ）は、半導体装置が製造される過程を上から見た図である。
各図（ｂ）は、それぞれの図（ａ）におけるＢ−Ｂ断面図である。
各図（ｃ）は、それぞれの図（ａ）におけるＣ−Ｃ断面図である。
各図（ｄ）は、それぞれの図（ａ）におけるＤ−Ｄ断面図である。
各図（ｅ）は、それぞれの図（ａ）におけるＥ−Ｅ断面図である。
なお、図６（ａ）〜図１３（ｅ）は、前述した半導体装置１の製造方法を例示するものである。
まず、図６（ａ）〜（ｅ）に示すように、ｎ＋形の半導体から形成された基板１１の上にｎ−形の半導体をエピタキシャル成長させて、ドリフト層２を形成する。
続いて、ドリフト層２の上面に酸化膜１７を形成する。酸化膜１７は、例えば、熱酸化法などを用いて形成することができる。
続いて、ドリフト層２に、Ｙ方向に延びる複数のトレンチ１０を形成する。トレンチ１０は、例えば、フォトリソグラフィ法を用いて所望の開口部を有するレジストマスクを形成し、ＲＩＥ(Reactive Ion Etching）法などを用いてレジストマスクの開口部に露出しているドリフト層２をエッチングすることで形成することができる。トレンチ１０の深さ寸法は、後述するトレンチ９の深さ寸法よりも長くなるようにされる。
続いて、トレンチ１０の内壁に絶縁膜７を形成する。絶縁膜７は、例えば、熱酸化法などを用いて形成することができる。
続いて、ドリフト層２の上面に酸化膜１７を形成する。酸化膜１７は、例えば、熱酸化法などを用いて形成することができる。
続いて、ドリフト層２に、Ｙ方向に延びる複数のトレンチ１０を形成する。トレンチ１０は、例えば、フォトリソグラフィ法を用いて所望の開口部を有するレジストマスクを形成し、ＲＩＥ(Reactive Ion Etching）法などを用いてレジストマスクの開口部に露出しているドリフト層２をエッチングすることで形成することができる。トレンチ１０の深さ寸法は、後述するトレンチ９の深さ寸法よりも長くなるようにされる。
続いて、トレンチ１０の内壁に絶縁膜７を形成する。絶縁膜７は、例えば、熱酸化法などを用いて形成することができる。
次に、図７（ａ）〜（ｅ）に示すように、トレンチ１０の内部の絶縁膜７の上に多結晶シリコンを成膜し、トレンチ１０の内部に多結晶シリコンを埋め込む。多結晶シリコンの成膜は、例えば、ＣＶＤ（Chemical Vapor Deposition）法を用いて行うことができる。 続いて、トレンチ１０の内部に埋め込まれた多結晶シリコンの上面をエッチバックしてトレンチソース電極６を形成する。すなわち、トレンチ１０の内部に、Ｙ方向に延びるトレンチソース電極６を形成する。
次に、図８（ａ）〜（ｅ）に示すように、Ｘ方向に延びる複数のトレンチ９を形成する。トレンチ９は、例えば、ＣＶＤ法を用いて、所望の開口部を有しシリコン酸化物からなるマスク１８を形成し、ＲＩＥ法などを用いてマスク１８の開口部に露出しているドリフト層２およびトレンチソース電極６をエッチングすることで形成することができる。トレンチ９の深さ寸法は、前述したトレンチ１０の深さ寸法よりも短くなるようにされる。
なお、複数のトレンチ９が延びる方向と、複数のトレンチ１０の延びる方向とが直交する場合を例示したが、所定の角度で交わるものであってもよい。すなわち、複数のトレンチ９が延びる方向と、複数のトレンチ１０が延びる方向とが交差していればよい。
なお、複数のトレンチ９が延びる方向と、複数のトレンチ１０の延びる方向とが直交する場合を例示したが、所定の角度で交わるものであってもよい。すなわち、複数のトレンチ９が延びる方向と、複数のトレンチ１０が延びる方向とが交差していればよい。
次に、図９（ａ）〜（ｅ）に示すように、マスク１８を除去する。マスク１８の除去は、例えば、ＲＩＥ法などを用いて行うことができる。
この際、図９（ｄ）に示すように、絶縁膜７のドリフト層２から突出した部分も除去する。
この際、図９（ｄ）に示すように、絶縁膜７のドリフト層２から突出した部分も除去する。
次に、図１０（ａ）〜（ｅ）に示すように、トレンチ９の内壁に絶縁膜４ａを形成して、ゲート絶縁膜４の一部を形成する。絶縁膜４ａは、例えば、熱酸化法などを用いて形成することができる。
続いて、トレンチ９の内部の絶縁膜４ａの上に多結晶シリコンを成膜し、トレンチ９の内部に多結晶シリコンを埋め込む。多結晶シリコンの成膜は、例えば、ＣＶＤ法を用いて行うことができる。
続いて、トレンチ９の内部に埋め込まれた多結晶シリコンの上面をエッチバックしてトレンチゲート電極３を形成する。すなわち、トレンチ９の内部に、Ｘ方向に延びるトレンチゲート電極３を形成する。
続いて、トレンチ９の内部の絶縁膜４ａの上に多結晶シリコンを成膜し、トレンチ９の内部に多結晶シリコンを埋め込む。多結晶シリコンの成膜は、例えば、ＣＶＤ法を用いて行うことができる。
続いて、トレンチ９の内部に埋め込まれた多結晶シリコンの上面をエッチバックしてトレンチゲート電極３を形成する。すなわち、トレンチ９の内部に、Ｘ方向に延びるトレンチゲート電極３を形成する。
また、トレンチ９の内部に、Ｘ方向に延びるトレンチゲート電極３を形成する工程において、ソース領域５の表面からトレンチゲート電極３の下端までの寸法が、ソース領域５の表面からトレンチソース電極６の下端までの寸法よりも短いトレンチゲート電極３が形成される。
次に、図１１（ａ）〜（ｅ）に示すように、トレンチ９の内部のトレンチゲート電極３の上方に酸化シリコンなどを埋め込んでゲート絶縁膜４を形成する。
例えば、ＣＶＤ法を用いて、ドリフト層２の上面を覆うように酸化シリコンなどからなる膜を成膜し、ドリフト層２の上面が露出するまでエッチバックすることで、トレンチ９の内部に埋め込まれたゲート絶縁膜４を形成することができる。
例えば、ＣＶＤ法を用いて、ドリフト層２の上面を覆うように酸化シリコンなどからなる膜を成膜し、ドリフト層２の上面が露出するまでエッチバックすることで、トレンチ９の内部に埋め込まれたゲート絶縁膜４を形成することができる。
次に、図１２（ａ）〜（ｅ）に示すように、ドリフト層２の表面領域にｎ＋形の半導体を用いたソース領域５を形成する。
例えば、ドリフト層２、ゲート絶縁膜４、およびトレンチソース電極６の上に絶縁膜１９を形成する。絶縁膜１９は、例えば、酸化シリコンから形成することができる。絶縁膜１９の厚みは、イオン注入時に不純物イオンが透過できる厚みとされる。
続いて、例えば、フォトリソグラフィ法を用いて、ソース領域５に対応する位置に開口部を有するレジストマスクを形成し、レジストマスクの開口部を介して不純物イオンを注入する。
続いて、アニール処理を施して、注入された不純物の活性化を行いソース領域５を形成する。
例えば、ドリフト層２、ゲート絶縁膜４、およびトレンチソース電極６の上に絶縁膜１９を形成する。絶縁膜１９は、例えば、酸化シリコンから形成することができる。絶縁膜１９の厚みは、イオン注入時に不純物イオンが透過できる厚みとされる。
続いて、例えば、フォトリソグラフィ法を用いて、ソース領域５に対応する位置に開口部を有するレジストマスクを形成し、レジストマスクの開口部を介して不純物イオンを注入する。
続いて、アニール処理を施して、注入された不純物の活性化を行いソース領域５を形成する。
次に、図１３（ａ）〜（ｅ）に示すように、絶縁膜１９を除去し、ソース電極８、ドレイン電極１２、およびゲート電極１４を形成する。
絶縁膜１９の除去は、例えば、ＲＩＥ法を用いて行うことができる。
ソース電極８、およびゲート電極１４は、ドリフト層２のソース領域５を形成した側に形成する。
ドレイン電極１２は、ドリフト層２のソース領域５を形成した側とは反対側に形成する。
ソース電極８、ドレイン電極１２、およびゲート電極１４の形成は、例えば、スパッタリング法を用いて行うことができる。
以上のようにして、半導体装置１を製造することができる。
絶縁膜１９の除去は、例えば、ＲＩＥ法を用いて行うことができる。
ソース電極８、およびゲート電極１４は、ドリフト層２のソース領域５を形成した側に形成する。
ドレイン電極１２は、ドリフト層２のソース領域５を形成した側とは反対側に形成する。
ソース電極８、ドレイン電極１２、およびゲート電極１４の形成は、例えば、スパッタリング法を用いて行うことができる。
以上のようにして、半導体装置１を製造することができる。
本実施の形態に係る半導体装置の製造方法においては、複数のトレンチ９が延びる方向と、複数のトレンチ１０が延びる方向とを交差させている。そのため、深さ寸法の短い複数のトレンチ９と、深さ寸法の長い複数のトレンチ１０とを別々に形成する際に、複数のトレンチ９と複数のトレンチ１０との位置合わせ精度を考慮する必要がない。その結果、生産性の向上を図ることができる。
また、複数のトレンチ９のピッチ寸法に関わりなく、複数のトレンチ１０のピッチ寸法を設定することができる。すなわち、複数のトレンチゲート電極３のピッチ寸法に関わりなく、複数のトレンチソース電極６のピッチ寸法を設定することができる。そのため、複数のトレンチゲート電極３および複数のトレンチソース電極６に対して、それぞれの最適ピッチ寸法を設定することが可能となる。
また、複数のトレンチ９のピッチ寸法に関わりなく、複数のトレンチ１０のピッチ寸法を設定することができる。すなわち、複数のトレンチゲート電極３のピッチ寸法に関わりなく、複数のトレンチソース電極６のピッチ寸法を設定することができる。そのため、複数のトレンチゲート電極３および複数のトレンチソース電極６に対して、それぞれの最適ピッチ寸法を設定することが可能となる。
（第４の実施形態）
図１４（ａ）〜図２１（ｅ）は、第４の実施形態に係る半導体装置の製造方法を例示するための模式工程断面図である。
各図（ａ）は、半導体装置が製造される過程を上から見た図である。
各図（ｂ）は、それぞれの図（ａ）におけるＢ−Ｂ断面図である。
各図（ｃ）は、それぞれの図（ａ）におけるＣ−Ｃ断面図である。
各図（ｄ）は、それぞれの図（ａ）におけるＤ−Ｄ断面図である。
各図（ｅ）は、それぞれの図（ａ）におけるＥ−Ｅ断面図である。
なお、図１４（ａ）〜図２１（ｅ）は、前述した半導体装置１ａの製造方法を例示するものである。ただし、処理方法の違いなどによりトレンチゲート電極３の断面形状などが図５に例示をしたものと異なっている。
図１４（ａ）〜図２１（ｅ）は、第４の実施形態に係る半導体装置の製造方法を例示するための模式工程断面図である。
各図（ａ）は、半導体装置が製造される過程を上から見た図である。
各図（ｂ）は、それぞれの図（ａ）におけるＢ−Ｂ断面図である。
各図（ｃ）は、それぞれの図（ａ）におけるＣ−Ｃ断面図である。
各図（ｄ）は、それぞれの図（ａ）におけるＤ−Ｄ断面図である。
各図（ｅ）は、それぞれの図（ａ）におけるＥ−Ｅ断面図である。
なお、図１４（ａ）〜図２１（ｅ）は、前述した半導体装置１ａの製造方法を例示するものである。ただし、処理方法の違いなどによりトレンチゲート電極３の断面形状などが図５に例示をしたものと異なっている。
まず、図１４（ａ）〜（ｅ）に示すように、ｎ＋形の半導体から形成された基板１１の上にｎ−形の半導体をエピタキシャル成長させて、ドリフト層２を形成する。
続いて、ドリフト層２の上面に酸化膜１７を形成する。酸化膜１７は、例えば、熱酸化法などを用いて形成することができる。
続いて、Ｙ方向に延びる複数のトレンチ１０を形成する。トレンチ１０は、例えば、フォトリソグラフィ法を用いて所望の開口部を有するレジストマスクを形成し、ＲＩＥ(Reactive Ion Etching）法などを用いてレジストマスクの開口部に露出しているドリフト層２をエッチングすることで形成することができる。トレンチ１０の深さ寸法は、後述するトレンチ９の深さ寸法よりも長くなるようにされる。
続いて、トレンチ１０の内壁に絶縁膜７ａの一部となる絶縁膜２７を形成する。絶縁膜２７は、例えば、熱酸化法などを用いて形成することができる。
続いて、ドリフト層２の上面に酸化膜１７を形成する。酸化膜１７は、例えば、熱酸化法などを用いて形成することができる。
続いて、Ｙ方向に延びる複数のトレンチ１０を形成する。トレンチ１０は、例えば、フォトリソグラフィ法を用いて所望の開口部を有するレジストマスクを形成し、ＲＩＥ(Reactive Ion Etching）法などを用いてレジストマスクの開口部に露出しているドリフト層２をエッチングすることで形成することができる。トレンチ１０の深さ寸法は、後述するトレンチ９の深さ寸法よりも長くなるようにされる。
続いて、トレンチ１０の内壁に絶縁膜７ａの一部となる絶縁膜２７を形成する。絶縁膜２７は、例えば、熱酸化法などを用いて形成することができる。
次に、図１５（ａ）〜（ｅ）に示すように、トレンチ１０の内部の絶縁膜２７の上に多結晶シリコンを成膜し、トレンチ１０の内部に多結晶シリコンを埋め込む。多結晶シリコンの成膜は、例えば、ＣＶＤ（Chemical Vapor Deposition）法を用いて行うことができる。
続いて、トレンチ１０の内部に埋め込まれた多結晶シリコンの上面をエッチバックしてトレンチソース電極６ａを形成する。
この様に、トレンチ１０の内部に、Ｙ方向に延びるトレンチソース電極６ａを形成する工程において、後述するソース領域５の表面からトレンチソース電極６ａの上端までの寸法が、ソース領域５の表面から後述するトレンチゲート電極３の下端までの寸法よりも長いトレンチソース電極６ａが形成される。
続いて、トレンチ１０の内部に埋め込まれた多結晶シリコンの上面をエッチバックしてトレンチソース電極６ａを形成する。
この様に、トレンチ１０の内部に、Ｙ方向に延びるトレンチソース電極６ａを形成する工程において、後述するソース領域５の表面からトレンチソース電極６ａの上端までの寸法が、ソース領域５の表面から後述するトレンチゲート電極３の下端までの寸法よりも長いトレンチソース電極６ａが形成される。
次に、図１６（ａ）〜（ｅ）に示すように、Ｘ方向に延びる複数のトレンチ９を形成する。トレンチ９は、例えば、ＣＶＤ法を用いて、所望の開口部を有しシリコン酸化物からなるマスク１８を形成し、ＲＩＥ法などを用いてマスク１８の開口部に露出しているドリフト層２をエッチングすることで形成することができる。トレンチ９の深さ寸法は、前述したトレンチ１０の深さ寸法よりも短くなるようにされる。
また、ＣＶＤ法を用いてマスク１８を形成する際に、トレンチ１０の内部にも絶縁膜７ａの一部となる絶縁膜２７ａが埋め込まれる。
なお、複数のトレンチ９が延びる方向と、複数のトレンチ１０の延びる方向とが直交する場合を例示したが、所定の角度で交わるものであってもよい。すなわち、複数のトレンチ９が延びる方向と、複数のトレンチ１０が延びる方向とが交差していればよい。
また、ＣＶＤ法を用いてマスク１８を形成する際に、トレンチ１０の内部にも絶縁膜７ａの一部となる絶縁膜２７ａが埋め込まれる。
なお、複数のトレンチ９が延びる方向と、複数のトレンチ１０の延びる方向とが直交する場合を例示したが、所定の角度で交わるものであってもよい。すなわち、複数のトレンチ９が延びる方向と、複数のトレンチ１０が延びる方向とが交差していればよい。
次に、図１７（ａ）〜（ｅ）に示すように、マスク１８を除去する。マスク１８の除去は、例えば、ウェットエッチング法などを用いて行うことができる。
この際、図１７（ｃ）、（ｄ）、（ｅ）に示すように、絶縁膜２７ａの露出部分の一部も除去される。
この際、図１７（ｃ）、（ｄ）、（ｅ）に示すように、絶縁膜２７ａの露出部分の一部も除去される。
次に、図１８（ａ）〜（ｅ）に示すように、トレンチ９の内壁に絶縁膜４ａを形成して、ゲート絶縁膜４の一部を形成する。絶縁膜４ａは、例えば、熱酸化法などを用いて形成することができる。
続いて、トレンチ９の内部の絶縁膜４ａの上に多結晶シリコンを成膜し、トレンチ９の内部に多結晶シリコンを埋め込む。多結晶シリコンの成膜は、例えば、ＣＶＤ法を用いて行うことができる。
続いて、トレンチ９の内部に埋め込まれた多結晶シリコンの上面をエッチバックしてトレンチゲート電極３を形成する。
続いて、トレンチ９の内部の絶縁膜４ａの上に多結晶シリコンを成膜し、トレンチ９の内部に多結晶シリコンを埋め込む。多結晶シリコンの成膜は、例えば、ＣＶＤ法を用いて行うことができる。
続いて、トレンチ９の内部に埋め込まれた多結晶シリコンの上面をエッチバックしてトレンチゲート電極３を形成する。
次に、図１９（ａ）〜（ｅ）に示すように、トレンチ９の内部のトレンチゲート電極３の上方に酸化シリコンなどを埋め込んでゲート絶縁膜４を形成する。
例えば、ＣＶＤ法を用いて、ドリフト層２の上面を覆うように酸化シリコンなどからなる膜を成膜し、ドリフト層２の上面が露出するまでエッチバックすることで、トレンチ９の内部に埋め込まれたゲート絶縁膜４を形成することができる。
この際、トレンチ１０の内部の絶縁膜２７ａの上方にも酸化シリコンなどが埋め込まれ、トレンチ１０の内部に絶縁膜７ａが埋め込まれる。
例えば、ＣＶＤ法を用いて、ドリフト層２の上面を覆うように酸化シリコンなどからなる膜を成膜し、ドリフト層２の上面が露出するまでエッチバックすることで、トレンチ９の内部に埋め込まれたゲート絶縁膜４を形成することができる。
この際、トレンチ１０の内部の絶縁膜２７ａの上方にも酸化シリコンなどが埋め込まれ、トレンチ１０の内部に絶縁膜７ａが埋め込まれる。
次に、図２０（ａ）〜（ｅ）に示すように、ドリフト層２の表面領域にｎ＋形の半導体を用いたソース領域５を形成する。
例えば、ドリフト層２とゲート絶縁膜４の上に絶縁膜１９を形成する。絶縁膜１９は、例えば、酸化シリコンから形成することができる。絶縁膜１９の厚みは、イオン注入時に不純物イオンが透過できる厚みとされる。
続いて、例えば、フォトリソグラフィ法を用いて、ソース領域５に対応する位置に開口部を有するレジストマスクを形成し、レジストマスクの開口部を介して不純物イオンを注入する。
続いて、アニール処理を施して、注入された不純物の活性化を行いソース領域５を形成する。
例えば、ドリフト層２とゲート絶縁膜４の上に絶縁膜１９を形成する。絶縁膜１９は、例えば、酸化シリコンから形成することができる。絶縁膜１９の厚みは、イオン注入時に不純物イオンが透過できる厚みとされる。
続いて、例えば、フォトリソグラフィ法を用いて、ソース領域５に対応する位置に開口部を有するレジストマスクを形成し、レジストマスクの開口部を介して不純物イオンを注入する。
続いて、アニール処理を施して、注入された不純物の活性化を行いソース領域５を形成する。
次に、図２１（ａ）〜（ｅ）に示すように、絶縁膜１９を除去し、ソース電極８、ドレイン電極１２、およびゲート電極１４を形成する。
絶縁膜１９の除去は、例えば、ＲＩＥ法を用いて行うことができる。
ソース電極８、およびゲート電極１４は、ドリフト層２のソース領域５を形成した側に形成する。
ドレイン電極１２は、ドリフト層２のソース領域５を形成した側とは反対側に形成する。
ソース電極８、ドレイン電極１２、およびゲート電極１４の形成は、例えば、スパッタリング法を用いて行うことができる。
以上のようにして、半導体装置１ａを製造することができる。
絶縁膜１９の除去は、例えば、ＲＩＥ法を用いて行うことができる。
ソース電極８、およびゲート電極１４は、ドリフト層２のソース領域５を形成した側に形成する。
ドレイン電極１２は、ドリフト層２のソース領域５を形成した側とは反対側に形成する。
ソース電極８、ドレイン電極１２、およびゲート電極１４の形成は、例えば、スパッタリング法を用いて行うことができる。
以上のようにして、半導体装置１ａを製造することができる。
本実施の形態に係る半導体装置の製造方法においては、複数のトレンチ９が延びる方向と、複数のトレンチ１０が延びる方向とを交差させている。そのため、深さ寸法の短い複数のトレンチ９と、深さ寸法の長い複数のトレンチ１０とを別々に形成する際に、複数のトレンチ９と複数のトレンチ１０との位置合わせ精度を考慮する必要がない。その結果、生産性の向上を図ることができる。
また、複数のトレンチ９のピッチ寸法に関わりなく、複数のトレンチ１０のピッチ寸法を設定することができる。すなわち、複数のトレンチゲート電極３のピッチ寸法に関わりなく、複数のトレンチソース電極６のピッチ寸法を設定することができる。そのため、複数のトレンチゲート電極３および複数のトレンチソース電極６に対して、それぞれの最適ピッチ寸法を設定することが可能となる。
また、複数のトレンチ９のピッチ寸法に関わりなく、複数のトレンチ１０のピッチ寸法を設定することができる。すなわち、複数のトレンチゲート電極３のピッチ寸法に関わりなく、複数のトレンチソース電極６のピッチ寸法を設定することができる。そのため、複数のトレンチゲート電極３および複数のトレンチソース電極６に対して、それぞれの最適ピッチ寸法を設定することが可能となる。
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１ 半導体装置、１ａ 半導体装置、２ ドリフト層、３ トレンチゲート電極、４ ゲート絶縁膜、５ ソース領域、６ トレンチソース電極、６ａ トレンチソース電極、７ 絶縁膜、７ａ 絶縁膜、８ ソース電極、９ トレンチ、１０ トレンチ、１１ 基板、１２ ドレイン電極、１４ ゲート電極
Claims (6)
- 第１導電形の第１半導体層と、
前記第１半導体層の上に設けられた第１電極と、
前記第１半導体層と前記第１電極との間に位置し、第１方向にのみ延び、前記第１方向に交差する第２方向において前記第１半導体層に挟まれ、且つ前記第１電極と電気的に接続された第２電極と、
前記第１半導体層と前記第１電極との間に位置し、前記第２方向にのみ延び、前記第１方向において前記第１半導体層に挟まれ、且つ前記第１方向及び前記第２方向に直交する第３方向における寸法が、前記第２電極の前記第３方向における寸法よりも短い第３電極と、
前記第１半導体層と、前記第２電極及び前記第３電極と、の間に位置する絶縁膜と、
を備えた半導体装置。 - 前記第１電極から前記第２電極の上端までの寸法は、前記第１電極から前記第３電極の下端までの寸法よりも長い請求項１記載の半導体装置。
- 前記第１半導体層と、前記第１電極と、の間に位置する第１導電形の第２半導体層をさらに備え、
前記第２半導体層の不純物濃度は、前記第１半導体層の不純物濃度よりも高い請求項１または２に記載の半導体装置。 - 前記第１半導体層と、前記第２半導体層と、の間に位置する第２導電形の第３半導体層をさらに備えた請求項３記載の半導体装置。
- 第１導電形の第１半導体層に、第１方向にのみ延びる第１トレンチを形成する工程と、
前記第１トレンチの内部に、第２電極を形成する工程と、
前記第１方向に交差する第２方向にのみ延びる第２トレンチを形成する工程と、
前記第２トレンチの内部に、前記第１方向において前記第１半導体層に挟まれ、且つ前記第１方向及び前記第２方向に直交する第３方向における寸法が、前記第２電極の前記第３方向における寸法よりも短い第３電極を形成する工程と、
前記第１半導体層の上に第１電極を形成する工程と、
を備えた半導体装置の製造方法。 - 前記第１トレンチの内部に、第２電極を形成する工程において、前記第１電極から前記第２電極の上端までの寸法が、前記第１電極から前記第３電極の下端までの寸法よりも長い前記第２電極が形成される請求項５記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
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