JP2011228490A - 縦型半導体素子を備えた半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】スイッチング速度や破壊耐量を向上することができる縦型半導体素子を備えた半導体装置を提供する。
【解決手段】スーパージャンクション構造を構成するn型領域2およびp型領域3の上面レイアウトをセル領域と外周領域とで異ならせる。そして、外周領域では、p型領域3bが表面だけでなく深さ方向においても互いに連結され、外周領域の外周側から内周側に至るまで繋がった構造となるようにする。これにより、ホール(キャリア)が引き抜かれるときに、外周領域のp型領域3bの表面のみでなく、深い位置も含めた広い範囲をホールの電流経路とすることができる。したがって、従来と比較してホールの電流経路を広げることが可能となり、スイッチング速度や破壊耐量を向上させることが可能となる。
【選択図】図1
【解決手段】スーパージャンクション構造を構成するn型領域2およびp型領域3の上面レイアウトをセル領域と外周領域とで異ならせる。そして、外周領域では、p型領域3bが表面だけでなく深さ方向においても互いに連結され、外周領域の外周側から内周側に至るまで繋がった構造となるようにする。これにより、ホール(キャリア)が引き抜かれるときに、外周領域のp型領域3bの表面のみでなく、深い位置も含めた広い範囲をホールの電流経路とすることができる。したがって、従来と比較してホールの電流経路を広げることが可能となり、スイッチング速度や破壊耐量を向上させることが可能となる。
【選択図】図1
Description
本発明は、ドリフト層内にn型領域とp型領域がストライプ状に交互に繰り返し形成された構造(カラム)からなるスーパージャンクション構造を有し、基板表面と裏面との間において電流を流すように構成される縦型半導体素子を備えた半導体装置およびその製造方法に関するものである。
従来より、ドリフト層内にn型領域とp型領域がストライプ状に交互に繰り返し形成された構造からなるスーパージャンクション構造を有する縦型半導体素子を備えた半導体装置がある。図11は、スーパージャンクション構造を有する縦型MOSFETが備えられた半導体装置の上面レイアウト図であり、図12は、図11のZ−Z’断面図である。これらの図を参照して当該半導体装置について説明する。
図11に示すように、半導体装置は、縦型半導体素子が配置されるセル領域と、セル領域の外周を囲むように配置された耐圧構造を構成する外周領域とを備えた構成とされる。図12に示すように、単結晶シリコンで構成されたn+型基板J1の主表面上にはn型領域J2が形成されている。このn型領域J2には、紙面垂直方向および左右方向を長手方向とする格子状(メッシュ状)のトレンチJ3が等間隔に並べられて形成されており、このトレンチJ3内を埋め込むようにp型領域J4が形成されている。これにより、n型領域J2とp型領域J4とが交互に繰り返し形成された構造からなるスーパージャンクション構造が構成されている。このスーパージャンクション構造の上面レイアウトは、図11に示されるように、n型領域J2が縦方向および横方向に複数本ストライプ状に延設されたものが互いに交叉するように配置された格子状(メッシュ状)とされ、セル領域と外周領域において同じレイアウトとされている。
したがって、p型領域J4は、n型領域J2によって分断されてドット状に配置された状態となっている。しかし、外周領域に備えられたp型領域J4は、ホールの引き抜きを行えるようにしなければならず、各p型領域J4同士が分断されたままだとホールの引き抜きが行えない。このため、図12に示したように、スーパージャンクション構造の表面にp型層J5をエピタキシャル成長によって形成し、このp型層J5を通じて外周領域の各p型領域J4が導通させられるようにしている(例えば、特許文献1参照)。
しかしながら、基板表面側に設けられたp型層J5によって外周領域の各p型領域J4を導通させる構造の場合、静的な耐圧は確保できるものの、基板表面にのみ形成されているp型層J5を通じてすべてのホールを引き抜か無ければならない。このため、スイッチングなどの動特性では、ホールの電流経路が狭いために、スイッチング速度の低下や破壊耐量の低下を招くという問題がある。
また、半導体装置の製造方法としては、p型層J5を形成するためのエピタキシャル成長工程が必要になるため、工程数増加を招くこととなる。
本発明は上記点に鑑みて、スイッチング速度や破壊耐量を向上することができる縦型半導体素子を備えた半導体装置を提供することを目的とする。また、従来と比較して製造工程数の削減を図ることができる半導体装置の製造方法を提供することを他の目的とする。
上記目的を達成するため、請求項1に記載の発明では、第1導電型領域(2、2a、2b)と第2導電型領域(3、3a、3b)とが交互に繰り返されたスーパージャンクション構造が構成された領域内にセル領域を設け、該セル領域において半導体基板(1)の主表面側に配置される表面電極(11)と裏面側に配置される裏面電極(12)との間に電流を流す縦型半導体素子が形成されていると共に、セル領域の外周を囲む外周領域のうち少なくともセル領域側となる内周側にもスーパージャンクション構造が備えられた縦型半導体素子を備えた半導体装置において、外周領域に配置された第2導電型領域(3b)は、外周領域の外周側から内周側に至るまで深さ方向において繋がった構造とされていることを特徴としている。
このように、外周領域の第2導電型領域(3b)が表面だけでなく深さ方向においても繋がった構造となるようにしている。このため、キャリアが引き抜かれるときに、外周領域の第2導電型領域(3b)の表面のみでなく、深い位置も含めた広い範囲を電流経路とすることができる。したがって、従来と比較して電流経路を広げることが可能となり、スイッチング速度や破壊耐量を向上させることが可能となる。
例えば、請求項2に記載したように、外周領域に配置された第2導電型領域(3b)を、セル領域に対して放射状に延びる部分により、外周領域の外周側から内周側に至るまで繋がった構造とすることができる。
また、請求項3に記載したように、セル領域は正方形もしくは長方形とされている場合、外周領域に配置された第2導電型領域(3b)を、セル領域の各辺に対して垂直方向部分を有した構造とし、当該垂直方向部分により、外周領域の外周側から内周側に至るまで繋がった構造とすることができる。
この場合、請求項4に記載したように、外周領域に配置された第2導電型領域(3b)を、セル領域の各辺に対して平行方向部分を有した構造とし、垂直方向部分と平行方向部分とによってメッシュ状とすることができる。
また、請求項5に記載したように、外周領域に配置された第2導電型領域(3b)をメッシュ状にレイアウトとし、外周領域に配置された第1導電型領域(2b)が外周領域に配置された第2導電型領域(3b)によって分断されたドット状にレイアウトされるようにすることもできる。
この場合、請求項6に記載したように、外周領域に配置された第2導電型領域(3b)を正方形状、平行四辺形、円形のいずれかの形状に分断されたレイアウトとすることができる。または、第2導電型領域(3b)を他の多角形や楕円形としても良い。
また、請求項7に記載したように、セル領域に配置された第1導電型領域(2a)のレイアウトが外周領域に配置された第2導電型領域(3b)のレイアウトとされると共に、セル領域に配置された第2導電型領域(3a)のレイアウトが外周領域に配置された第1導電型領域(2b)のレイアウトとされることで、セル領域に配置された第1導電型領域(2a)および第2導電型領域(3a)のレイアウトに対して、外周領域に配置された第1導電型領域(2b)および第2導電型領域(3b)のレイアウトが反転させられた構造とすることもできる。
なお、外周領域に配置された第2導電型領域(3b)の深さは外周領域の外周側から内周側に至るまですべて同じ深さである必要はなく、例えば、請求項8に記載したように、第2導電型領域(3)を第1導電型領域に対して第2導電型不純物をイオン注入することで形成する場合には、外周領域に配置された第2導電型領域(3b)が該外周領域の内周側から外周側に向かうに連れて深さが浅くなるような構造であっても構わない。
また、請求項1ないし7に記載した縦型半導体素子を備えた半導体装置に関しては、例えば請求項9に記載した製造方法によって製造しても良い。
具体的には、半導体基板(1)を用意したのち、第1導電型領域(2、2a、2b)を構成するための第1導電型層(20)をエピタキシャル成長にて形成する工程と、第1導電型層(20)の上に第2導電型領域(3、3a、3b)の形成予定位置が開口するマスクを配置したのち、該マスクを用いたエッチングにより、第1導電型層(2)における第2導電型領域(3、3a、3b)の形成予定位置にトレンチ(21)を形成する工程と、トレンチ(21)内を埋め込むように第2導電型層をエピタキシャル成長させたのち、該第2導電型層を平坦化することで、第1導電型層(21)によって第1導電型領域(2、2a、2b)を構成すると共に第2導電型層によって第2導電型領域(3、3a、3b)を構成し、スーパージャンクション構造を構成する工程と、セル領域において、第1導電型領域(2a)および第2導電型領域(3a)の表層部に第2導電型不純物をイオン注入することで第2導電型のベース領域(4)を形成する工程と、ベース領域(4)内に半導体素子の構成要素を作り込む工程と、を含む製造方法によって、請求項1に記載の半導体装置を製造することができる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
(第1実施形態)
本発明の第1実施形態について説明する。図1は、本実施形態にかかるスーパージャンクション構造を有する縦型MOSFETが備えられた半導体装置の上面レイアウト図であり、(a)は半導体装置全体の上面図、(b)は(a)の領域Rの部分拡大図である。また、図2は、図1のA−A’断面図である。これらの図を参照して当該半導体装置について説明する。
本発明の第1実施形態について説明する。図1は、本実施形態にかかるスーパージャンクション構造を有する縦型MOSFETが備えられた半導体装置の上面レイアウト図であり、(a)は半導体装置全体の上面図、(b)は(a)の領域Rの部分拡大図である。また、図2は、図1のA−A’断面図である。これらの図を参照して当該半導体装置について説明する。
図1(a)、(b)に示されるように、半導体装置は、縦型MOSFETが配置されるセル領域と、セル領域の外周を囲むように配置された耐圧構造を構成する外周領域とを備えた構成とされる。
図2に示すように、単結晶シリコンで構成されたn+型基板1の主表面上にドリフト層を構成するn型領域2とn型領域2以外の部分に配置されたp型領域3とが交互に繰り返し形成されたスーパージャンクション構造が形成されている。本実施形態の半導体装置では、このスーパージャンクション構造を構成するn型領域2およびp型領域3のレイアウトについて、従来に対して変更している。具体的には、セル領域と外周領域とでn型領域2およびp型領域3の上面レイアウトを変えている。
セル領域のn型領域2aおよびp型領域3aは、以下のように構成されている。すなわち、図1(b)に示すように、n型領域2aは、四角形状(正方形もしくは長方形)とされたセル領域の各辺の垂直方向および平行方向を長手方向とする格子状(メッシュ状)のレイアウトとされており、p型領域3aは、n型領域2aによって複数に分断されたドット形状とされている。このセル領域におけるn型領域2aおよびp型領域3aの構造は従来と同様の構造となっている(図11参照)。
一方、外周領域のn型領域2bおよびp型領域3bは、以下のように構成されている。すなわち、図1(b)に示すように、外周領域のn型領域2bおよびp型領域3bは、セル領域におけるn型領域2aおよびp型領域3aを反転させたレイアウトとされている。具体的には、p型領域3bは、セル領域の各辺の垂直方向および平行方向を長手方向とする格子状(メッシュ状)のレイアウトとされており、n型領域2bは、p型領域3bによって複数に分断されたドット形状とされている。このため、本実施形態では、外周領域のp型領域3bは、その深さ方向全域において接続され、外周領域の外周側から内周側に至るまでp型領域3bが繋がった構造とされている。つまり、図2に示す断面では、p型領域3bが分断された状態となっているが、p型領域3bの表面からn+型基板1と接する最深部に至るまで、隣り合うp型領域3b同士が連結されている。
また、図2に示すように、セル領域では、スーパージャンクション構造を構成するn型領域2およびp型領域3の表層部にトレンチゲート構造で構成される縦型MOSFETの各部が形成されている。
具体的には、n型領域2およびp型領域3の表層部にp型ベース領域4が形成されており、このp型ベース領域4の表層部には、n型領域2よりも高不純物濃度とされたソース領域となるn+型領域5が形成されていると共に、p型ベース領域4よりも高不純物濃度とされたp+型コンタクト領域6が形成されている。
また、n+型領域5およびp型ベース領域4を貫通してn型領域2bに達するようにトレンチ7が形成されていると共に、トレンチ7の表面を覆うようにゲート絶縁膜8が形成されており、さらにゲート絶縁膜8の表面にトレンチ7を埋め込むようにゲート電極9が形成されることでトレンチゲート構造が構成されている。トレンチゲート構造を構成するためのトレンチ7は、図1(b)中に示たように、スーパージャンクション構造を構成するn型領域2と対応した上面レイアウト、つまりセル領域の各辺の垂直方向および平行方向を長手方向とする格子状(メッシュ状)のレイアウトとされている。
また、トレンチゲート構造の上方にはゲート電極9を覆うように酸化膜などで構成された層間絶縁膜10が形成されており、この層間絶縁膜10に形成されたコンタクトホールを通じてソース電極となる表面電極11が形成されている。そして、ドレイン領域となるn+型基板1の裏面にドレイン電極となる裏面電極12が形成され、縦型MOSFETが構成されている。
一方、外周領域では、n型領域2bおよびp型領域3bのレイアウトがセル領域のn型領域2aおよびp型領域3aのレイアウトと異なっているが、セル領域と同様に、n型領域2bおよびp型領域3bが交互に繰り返し形成された構造とされている。これらn型領域2bおよびp型領域3bは、基板表面まで形成されている。
また、外周領域のうちセル領域側において、n型領域2bおよびp型領域3bの表面を覆うように酸化膜13が形成されており、この酸化膜13の上にゲート電極9の引き出し部分が形成されていると共に、このゲート電極9に電気的に接続されたゲート配線14が形成されている。酸化膜13およびゲート配線14は、例えばセル領域を一周囲むように形成されており、ゲート配線14を通じて外部からゲート電圧が印加できるように構成されている。このような構成により、セル領域内に配置されたゲート電極9に対して偏り無くゲート電圧が印加できるようなレイアウトとされている。
このようにして、本実施形態にかかる縦型MOSFETを備えた半導体装置が構成されている。このような構造の半導体装置は、ゲート電極9に対してゲート電圧を印加すると、トレンチ7の側面に位置しているp型ベース領域4が反転させられることでチャネル領域が設定され、表面電極11と裏面電極12との間に電流を流すという動作を行う。このような半導体装置において、n型領域2およびp型領域3によって構成されたスーパージャンクション構造を備えているため、オフ時にはn型領域2がp型領域3から延びる空乏層によってピンチオフされることで高い耐圧を得ることができると共に、n型ドリフト層を構成するn型領域2の不純物濃度を高くできることでオン抵抗の低減を図ることが可能となる。
また、スーパージャンクション構造を構成するn型領域2およびp型領域3の上面レイアウトをセル領域と外周領域とで異ならせている。そして、外周領域では、p型領域3bが表面だけでなく深さ方向においても互いに連結され、外周領域の外周側から内周側に至るまで繋がった構造となるようにしている。このため、ホール(キャリア)が引き抜かれるときに、外周領域のp型領域3bの表面のみでなく、深い位置も含めた広い範囲をホールの電流経路とすることができる。したがって、従来と比較してホールの電流経路を広げることが可能となり、スイッチング速度や破壊耐量を向上させることが可能となる。
続いて、上記のように構成される縦型MOSFETを備えた半導体装置の製造方法について説明する。図3、図4は、図2に示す断面での半導体装置の製造工程を示した断面図である。以下、これらの図を参照して、本実施形態にかかる縦型MOSFETを備えた半導体装置の製造方法について説明する。
まず、図3(a)に示すように、単結晶シリコンなどで構成されたn+型基板1を用意する。次に、図3(b)に示す工程では、n+型基板1の表面にn型ドリフト層を構成するn型領域2を形成するためのn型層20をエピタキシャル成長させる。
そして、図3(c)に示す工程では、フォトリソグラフィ工程等によってp型領域3の形成予定位置が開口するマスク(図示せず)をn型層20の上に配置したのち、エッチングによりn型層0におけるp型領域3の形成予定位置にトレンチ21を形成する。これにより、n型層20によってn型領域2が構成される。このときのトレンチ21の上面レイアウトは、p型領域3と同じ上面レイアウトとされるため、セル領域と外周領域とで異なったものとなり、セル領域ではトレンチ21がn型領域2によって分断され、外周領域ではトレンチ21が連結された状態となる。
その後、エッチングの際に用いたマスクを除去したのち、図3(d)に示す工程として、トレンチ21内を埋め込むようにp型層をエピタキシャル成長させ、CMP(Chemical Mechanical Polishing)等によってp型層を平坦化する。これにより、p型領域3が構成され、n型領域2およびp型領域3からなるスーパージャンクション構造が構成される。
図4(a)に示す工程では、酸化膜13を形成する。また、イオン注入用マスク(図示せず)を配置してp型ベース領域4の形成予定位置にp型不純物をイオン注入する。そして、イオン注入用マスクを除去したのち熱処理による活性化を行うことで、p型ベース領域4を形成する。
図4(b)、(c)に示す工程では、p型ベース領域4が形成された部分に縦型MOSFETの構成要素を作り込むことで、縦型MOSFETを形成する。具体的には、図4(b)に示す工程として、イオン注入用マスク(図示せず)を配置したのち、n+型領域5の形成予定位置にn型不純物をイオン注入する。また、イオン注入用マスク(図示せず)を取り替えたのち、p+型コンタクト領域6の形成予定位置にp型不純物をイオン注入する。そして、イオン注入用マスクを除去したのち熱処理による活性化を行うことで、n+型領域5およびp+型コンタクト領域6が形成される。この後、トレンチエッチング用のマスクを配置したのち、トレンチエッチングを行うことでトレンチ7を形成する。そして、犠牲酸化等を必要に応じて行ったのち、ゲート酸化などによってゲート絶縁膜8を形成する。さらに、トレンチ7内を埋め込むようにPoly−Siを成膜したのち、パターニングすることでゲート電極9を形成する。
この後の図4(c)に示す工程では、従来と同様の工程、つまり層間絶縁膜10の形成工程、層間絶縁膜10のパターニングによるコンタクトホール形成工程、電極材料を配置した後にパターニングすることによる表面電極11およびゲート配線14の形成工程、裏面電極13の形成工程を経ることにより、本実施形態にかかる縦型MOSFETを備えた半導体装置が完成する。
このように、本実施形態の半導体装置の製造方法によれば、スーパージャンクション構造を構成するn型領域2およびp型領域3の形成後に、さらに外周領域のp型領域3を基板表面において導通させるためのp型層を形成する必要はない。このため、従来のようにp型層を形成する場合と比較して、工程数を削減することが可能となり、製造工程の簡略化を図ることが可能となる。
(第2実施形態)
本発明の第2実施形態について説明する。本実施形態の半導体装置は、第1実施形態に対してセル領域のレイアウトを変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
本発明の第2実施形態について説明する。本実施形態の半導体装置は、第1実施形態に対してセル領域のレイアウトを変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
図5は、本実施形態にかかるスーパージャンクション構造を有する縦型MOSFETが備えられた半導体装置の上面レイアウト図である。この図は、図1(a)の領域Rのレイアウトに相当する。
この図に示されるように、本実施形態では、トレンチ7を一方向にのみ延設されたストライプ状としている。つまり、ゲート電極9が一方向にのみ延設されたレイアウトとされ、トレンチゲート構造がストライプ状となっている。そして、セル領域内に配置されたn型領域2aおよびp型領域3aも一方向にのみ延設されたストライプ状とされる。ただし、外周領域に配置されたn型領域2bおよびp型領域3bのレイアウトに関しては、第1実施形態と同様とされ、p型領域3bは表面からn+型基板1と接する最深部に至るまで、隣り合うp型領域3b同士が連結された構造とされている。
このように、セル領域に備えられる縦型MOSFETのレイアウトをストライプ状のレイアウトとすることも可能である。このような構造としても、第1実施形態と同様の効果を得ることができる。なお、このような構造の半導体装置の製造方法については、p型領域3を形成する際のエッチングのマスクやトレンチ7を形成する際のエッチングマスク等を第1実施形態に対して変更するだけで良い。
(第3実施形態)
本発明の第3実施形態について説明する。本実施形態の半導体装置は、第1実施形態に対して外周領域のレイアウトを変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
本発明の第3実施形態について説明する。本実施形態の半導体装置は、第1実施形態に対して外周領域のレイアウトを変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
図6は、本実施形態にかかるスーパージャンクション構造を有する縦型MOSFETが備えられた半導体装置の上面レイアウト図である。この図は、図1(a)の領域Rのレイアウトに相当する。
この図に示されるように、本実施形態では、外周領域に配置されたp型領域3bが格子状(メッシュ状)とされず、ストライプ状とされるようにしている。具体的には、セル領域を中心として、四角形状(正方形もしくは長方形)のセル領域の各辺に対して垂直方向に放射状に伸びるようにp型領域3bが形成されるようにしている。セル領域の角部に配置されるp型領域3bに関しては、どのような形状であっても構わないが、放射状に伸ばされたp型領域3bのうち最も外側に位置するものに接続されるようにしており、本実施形態では、セル領域を中心とした同心状に延設された構造としている。
このような構造においても、p型領域3bは表面からn+型基板1と接する最深部に至るまで、外周領域の外周側から内周側に至るまでp型領域3bが繋がった構造とされている。このため、第1実施形態と同様の効果を得ることができる。なお、このような構造の半導体装置の製造方法については、p型領域を形成する際のエッチングのマスクやトレンチ7を形成する際のエッチングマスク等を第1実施形態に対して変更するだけで良い。
(第4実施形態)
本発明の第4実施形態について説明する。本実施形態では、第1実施形態で説明した構造の半導体装置を第1実施形態とは異なる製造方法で製造する場合について説明する。
本発明の第4実施形態について説明する。本実施形態では、第1実施形態で説明した構造の半導体装置を第1実施形態とは異なる製造方法で製造する場合について説明する。
図7は、半導体装置の製造工程を示した断面図である。以下、この図を参照して、本実施形態にかかる縦型MOSFETを備えた半導体装置の製造方法について説明する。
まず、図7(a)に示すように、単結晶シリコンなどで構成されたn+型基板1を用意する。次に、図7(b)に示す工程では、n+型基板1の表面にn型ドリフト層を構成するn型領域2を形成するためのn型層20をエピタキシャル成長させる。このとき、n型層20の膜厚は薄くしておく。続いて、n型層20の表面にイオン注入用マスクを配置したのち、p型不純物をイオン注入することでp型領域3の一部を形成する。そして、n型層20の成膜およびp型領域3を形成するためのイオン注入を繰り返し行う。これにより、図7(c)に示すように、n型層20によって構成されたn型領域2と、イオン注入によって形成されたp型領域3とによるスーパージャンクション構造が構成される。この後の工程は、第1実施形態の図4(a)〜(c)と同様である。
このように、スーパージャンクション構造をイオン注入の繰り返しによって構成することもできる。このような製造方法によっても、第1実施形態と同様の構造の半導体装置を製造することができ、第1実施形態と同様の効果を得ることができる。
なお、従来でも、本実施形態のようにスーパージャンクション構造をイオン注入の繰り返しによって構成するという手法を採用しているものがある。しかしながら、従来の製造方法の場合でも、図7(c)と同様の工程まで終えたのち、外周領域のp型領域の表面にp型層を形成するためのエピタキシャル成長を行わなければならず、第1実施形態で説明したようなトレンチによってスーパージャンクション構造を構成する場合と同様に、工程数が増加することになる。このため、本実施形態のような製造方法としても、工程瀬数の削減による製造工程の簡略化も図ることが可能となる。
(他の実施形態)
(1)上記第1〜第3実施形態では、スーパージャンクション構造を構成するn型領域2およびp型領域3の上面レイアウトの一例を示したが、他のレイアウトとされていても良い。図8〜図10は、半導体装置の上面レイアウトの他の例を示した図である。
(1)上記第1〜第3実施形態では、スーパージャンクション構造を構成するn型領域2およびp型領域3の上面レイアウトの一例を示したが、他のレイアウトとされていても良い。図8〜図10は、半導体装置の上面レイアウトの他の例を示した図である。
例えば、外周領域に配置されるp型領域3bが単なる格子状(メッシュ状)、つまり分断された各n型領域2bが正方形状となるような形状ではなく、図8に示すように各n型領域2bが平行四辺形となるようなメッシュ状とされていても良い。また、図9に示すように各n型領域2bが円形となるようなメッシュ状とされていても良い。勿論、平行四辺形や円形に限るものではなく、n型領域2bが他の多角形や楕円形などであっても良い。
また、図10に示すように、セル領域を中心として、四角形状のセル領域の各辺に対して垂直方向に放射状に伸びるようにp型領域3bが形成されるようにした場合において、セル領域の角部に配置されるp型領域3bについて、格子状(メッシュ状)にレイアウトすることもできる。
さらに、上記各実施形態では、外周領域の全域にスーパージャンクション構造を構成した場合について説明したが、必ずしも全域に設ける必要はなく、外周領域のうち少なくともセル領域を囲んでいる内周側において耐圧構造として求められる領域が含まれるように形成されていれば良い。
(2)上記第4実施形態では、イオン注入およびエピタキシャル成長を繰り返し行うことによってスーパージャンクション構造を構成したが、このような製造方法とする場合、外周領域に形成されるp型領域3bの深さが徐々に浅くなるような構造とすることもできる。すなわち、逆バイアス時には、セル領域では基板平面方向に等電位線が延びるが、外周領域では等電位線が徐々に浅くなって最終的に外周領域の表面において終端するように延びる。このため、p型領域3bは、その等電位線の分布に合せて、外周領域の中でも外周に行くほど浅くなった構造となっていても耐圧を確保することができる。したがって、イオン注入およびエピタキシャル成長の繰り返しによってスーパージャンクション構造を構成する場合には、外周領域に形成されるp型領域3bの深さが徐々に浅くなるような構造であっても良い。このように、p型領域3bが徐々に浅くなったとしても、その深さ分は外周領域の外周側から内周側に至るまでp型領域3bが繋がった構造となる。このため、上記各実施形態で説明した効果を得ることができる。
(3)上記実施形態では、n+型領域5がソース領域として機能し、n+型基板1がドレイン領域として機能する縦型MOSFETを例に挙げて説明したが、n+型基板1に代えてp+型基板を用いたIGBTについても、本発明を適用することができる。この場合、p+型基板の表面に直接n型領域2やp型領域3が形成される場合に限らず、バッファ層等が形成されるような構造であっても構わない。また、縦型半導体素子として、トレンチゲート構造のものを例に挙げて説明したが、トレンチゲート構造の素子に限らず、ラテラル構造の素子であっても良い。また、反転型の半導体素子に限らず、蓄積型の半導体素子であっても構わない。
(4)上記では、第1導電型をn型、第2導電型をp型とするnチャネルタイプのMOSトランジスタやIGBTについて説明したが、素子を構成する各構成要素の導電型を反転させたpチャネルタイプのMOSトランジスタやIGBTに対しても、本発明を適用することができる。
さらに、上記実施形態では、半導体材料としてシリコンを用いる場合について説明したが、他の半導体材料、例えば炭化珪素や化合物半導体などを適用した半導体装置の製造に用いられる半導体基板についても、本発明を適用することができる。
1 n+型基板
2 n型領域
3 p型領域
4 p型ベース領域
5 n+型領域
6 p+型コンタクト領域
7 トレンチ
8 ゲート絶縁膜
9 ゲート電極
10 層間絶縁膜
11 表面電極
12 裏面電極
13 酸化膜
14 ゲート配線
2 n型領域
3 p型領域
4 p型ベース領域
5 n+型領域
6 p+型コンタクト領域
7 トレンチ
8 ゲート絶縁膜
9 ゲート電極
10 層間絶縁膜
11 表面電極
12 裏面電極
13 酸化膜
14 ゲート配線
Claims (9)
- 主表面および裏面を有する第1導電型または第2導電型の半導体基板(1)の前記主表面側に形成され、第1導電型領域(2、2a、2b)と第2導電型領域(3、3a、3b)とが交互に繰り返し形成されたスーパージャンクション構造が構成されていると共に、
前記スーパージャンクション構造が形成された領域内にセル領域を設け、該セル領域において前記半導体基板(1)の前記主表面側に配置される表面電極(11)と前記裏面側に配置される裏面電極(12)との間に電流を流す縦型半導体素子が形成されていると共に、前記セル領域の外周を囲む外周領域のうち少なくとも前記セル領域側となる内周側にも前記スーパージャンクション構造が備えられ、
前記外周領域に配置された前記第2導電型領域(3b)は、前記外周領域の外周側から内周側に至るまで深さ方向において繋がった構造とされていることを特徴とする縦型半導体素子を備えた半導体装置。 - 前記外周領域に配置された前記第2導電型領域(3b)は、前記セル領域に対して放射状に延びる部分により、前記外周領域の外周側から内周側に至るまで繋がった構造とされていることを特徴とする請求項1に記載の縦型半導体素子を備えた半導体装置。
- 前記セル領域は正方形もしくは長方形とされており、
前記外周領域に配置された前記第2導電型領域(3b)は、前記セル領域の各辺に対して垂直方向部分を含み、当該垂直方向部分により、前記外周領域の外周側から内周側に至るまで繋がった構造とされていることを特徴とする請求項1に記載の縦型半導体素子を備えた半導体装置。 - 前記外周領域に配置された前記第2導電型領域(3b)は、前記セル領域の各辺に対して平行方向部分を含み、前記垂直方向部分と前記平行方向部分とによってメッシュ状とされていることを特徴とする請求項3に記載の縦型半導体素子を備えた半導体装置。
- 前記外周領域に配置された前記第2導電型領域(3b)は、メッシュ状にレイアウトされ、前記外周領域に配置された前記第1導電型領域(2b)は、前記外周領域に配置された前記第2導電型領域(3b)によって分断されたドット状にレイアウトされていることを特徴とする請求項1に記載の縦型半導体素子を備えた半導体装置。
- 前記外周領域に配置された前記第2導電型領域(3b)は、正方形状、平行四辺形、円形のいずれかの形状に分断されたレイアウトとされていることを特徴とする請求項5に記載の縦型半導体素子を備えた半導体装置。
- 前記セル領域に配置された前記第1導電型領域(2a)のレイアウトが前記外周領域に配置された前記第2導電型領域(3b)のレイアウトとされると共に、前記セル領域に配置された前記第2導電型領域(3a)のレイアウトが前記外周領域に配置された前記第1導電型領域(2b)のレイアウトとされることで、前記セル領域に配置された前記第1導電型領域(2a)および前記第2導電型領域(3a)のレイアウトに対して、前記外周領域に配置された前記第1導電型領域(2b)および前記第2導電型領域(3b)のレイアウトが反転させられていることを特徴とする請求項6に記載の縦型半導体素子を備えた半導体装置。
- 前記第2導電型領域(3)は、前記第1導電型領域に対して第2導電型不純物をイオン注入することによって形成されており、
前記外周領域に配置された前記第2導電型領域(3b)は、該外周領域の内周側から外周側に向かうに連れて深さが浅くなっていることを特徴とする請求項1ないし7のいずれか1つに記載の縦型半導体素子を備えた半導体装置。 - 主表面および裏面を有する第1導電型または第2導電型の半導体基板(1)の前記主表面側に形成され、第1導電型領域(2、2a、2b)と第2導電型領域(3、3a、3b)とが交互に繰り返し形成されることで構成されたスーパージャンクション構造が構成されていると共に、
前記スーパージャンクション構造が形成された領域内にセル領域を設け、該セル領域において前記半導体基板(1)の前記主表面側に配置される表面電極(11)と前記裏面側に配置される裏面電極(12)との間に電流を流す縦型半導体素子が形成されていると共に、前記セル領域の外周を囲む外周領域のうち少なくとも前記セル領域側となる内周側にも前記スーパージャンクション構造が備えられ、
前記外周領域に配置された前記第2導電型領域(3b)は、前記外周領域の外周側から内周側に至るまで繋がった構造とされてなる縦型半導体素子を備えた半導体装置の製造方法であって、
前記半導体基板(1)を用意したのち、前記第1導電型領域(2、2a、2b)を構成するための第1導電型層(20)をエピタキシャル成長にて形成する工程と、
前記第1導電型層(20)の上に前記第2導電型領域(3、3a、3b)の形成予定位置が開口するマスクを配置したのち、該マスクを用いたエッチングにより、前記第1導電型層(2)における前記第2導電型領域(3、3a、3b)の形成予定位置にトレンチ(21)を形成する工程と、
前記トレンチ(21)内を埋め込むように第2導電型層をエピタキシャル成長させたのち、該第2導電型層を平坦化することで、前記第1導電型層(21)によって前記第1導電型領域(2、2a、2b)を構成すると共に前記第2導電型層によって前記第2導電型領域(3、3a、3b)を構成し、前記スーパージャンクション構造を構成する工程と、
前記セル領域において、前記第1導電型領域(2a)および前記第2導電型領域(3a)の表層部に第2導電型不純物をイオン注入することで第2導電型のベース領域(4)を形成する工程と、
前記ベース領域(4)内に前記半導体素子の構成要素を作り込む工程と、を含んでいることを特徴とする縦型半導体素子を備えた半導体装置の製造方法。
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Application Number | Priority Date | Filing Date | Title |
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JP2010097170A JP2011228490A (ja) | 2010-04-20 | 2010-04-20 | 縦型半導体素子を備えた半導体装置およびその製造方法 |
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013149761A (ja) * | 2012-01-18 | 2013-08-01 | Fuji Electric Co Ltd | 半導体装置 |
JP2014132637A (ja) * | 2012-12-04 | 2014-07-17 | Denso Corp | 半導体装置およびその製造方法 |
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JPWO2021260851A1 (ja) * | 2020-06-24 | 2021-12-30 |
-
2010
- 2010-04-20 JP JP2010097170A patent/JP2011228490A/ja active Pending
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