CN104517824B - 沟槽型双层栅的制造方法 - Google Patents
沟槽型双层栅的制造方法 Download PDFInfo
- Publication number
- CN104517824B CN104517824B CN201410377576.XA CN201410377576A CN104517824B CN 104517824 B CN104517824 B CN 104517824B CN 201410377576 A CN201410377576 A CN 201410377576A CN 104517824 B CN104517824 B CN 104517824B
- Authority
- CN
- China
- Prior art keywords
- layer
- grid
- groove
- polysilicon
- type double
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 32
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 103
- 229920005591 polysilicon Polymers 0.000 claims abstract description 100
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 32
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 32
- 239000001301 oxygen Substances 0.000 claims abstract description 32
- 150000004767 nitrides Chemical class 0.000 claims abstract description 23
- 239000004065 semiconductor Substances 0.000 claims abstract description 18
- 230000000994 depressogenic effect Effects 0.000 claims abstract description 10
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 9
- 230000003647 oxidation Effects 0.000 claims description 16
- 238000007254 oxidation reaction Methods 0.000 claims description 16
- 238000000151 deposition Methods 0.000 claims description 11
- 238000005260 corrosion Methods 0.000 claims description 7
- 230000007797 corrosion Effects 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 7
- 125000006850 spacer group Chemical group 0.000 claims description 7
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- 239000013078 crystal Substances 0.000 claims description 4
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 3
- 230000008021 deposition Effects 0.000 claims description 3
- 238000001312 dry etching Methods 0.000 claims description 3
- 239000000725 suspension Substances 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 abstract description 2
- 238000002955 isolation Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Element Separation (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明公开了一种沟槽型双层栅的制造方法，包括步骤：在半导体外延层上形成沟槽；淀积衬垫氧化膜；淀积一层氮化膜；采用淀积加回刻工艺在沟槽底部填充第一层多晶硅；对氮化膜进行回刻将衬垫氧化膜的顶部表面露出；对衬垫氧化膜进行湿法腐蚀将沟槽侧面需要形成栅氧的区域露出；对氮化膜进行腐蚀到低于第一层多晶硅的顶部表面并形成一凹陷区；进行热氧化在沟槽侧面形成栅氧以及对第一层多晶硅的顶部热氧化形成第一氧化层；采用淀积加回刻工艺形成填充沟槽顶部的第二层多晶硅。本发明能避免在双层多晶硅之间形成尖角结构。
Description
技术领域
本发明涉及一种半导体集成电路制造工艺方法，特别是涉及一种沟槽型双层栅的制造方法。
背景技术
在半导体集成电路中，沟槽型功率MOS晶体管器件是目前热门的功率器件，而具有双层栅的沟槽型屏蔽栅MOS晶体管则为较先进的功率MOS器件，这种MOS晶体管具有的沟槽型双层栅是在现有的沟槽型栅极结构的栅多晶硅底部在增加一层源多晶硅作为屏蔽电极，源多晶硅可以悬浮也可以和源极连接。源多晶硅将栅多晶硅和漏区隔离从而能以减少栅区和漏区之间的交叠区来降低米勒电容，从而降低器件的开关时间和开关损耗。
如图1A至1E所示，是现有沟槽型双层栅的制造方法的各步骤中的栅结构示意图；现有沟槽型双层栅的制造方法包括如下步骤：
步骤一、如图1A所示，在半导体外延层101上形成沟槽；其中半导体外延层101为一外延层(EPI)。
步骤二、如图1A所示，淀积衬垫氧化膜102，所述衬垫氧化膜102覆盖在所述沟槽的底部表面和侧壁表以及所述沟槽外的表面。对于工作电压为60V～100V的沟槽型屏蔽栅MOS晶体管，衬垫氧化膜102的厚度为左右。
步骤三、如图1B所示，淀积第一层多晶硅103也即源多晶硅并对所述第一层多晶硅103进行回刻到一定深度。
步骤四、如图1C所示，湿法腐蚀衬垫氧化膜102至低于第一层多晶硅103的顶部表面。
步骤五、如图1D所示，采用热氧化工艺在所述沟槽的侧面的栅氧区域形成栅氧105，形成栅氧的同时第一层多晶硅103的顶部也被热氧化为氧化层104。通常，第一层多晶硅103为掺杂浓度为高浓度，要大于半导体外延层101的掺杂浓度，故第一层多晶硅103的氧化速率大于半导体外延层101的氧化速率，故氧化层104的厚度大于栅氧105的厚度，通常栅氧105的厚度为氧化层104的1/3左右。
由图1D可知，对于工作电压为60V～100V的沟槽型屏蔽栅MOS晶体管，由于衬垫氧化膜102的厚度为左右，氧化层104和侧壁的栅氧105在横向上不可能将衬垫氧化膜102凹陷于第一层多晶硅103顶面的部分填满，而是会形成间隙104a。
步骤九、如图1E所示，淀积第二层多晶硅106即栅多晶硅硅并对第二层多晶硅106进行回刻，回刻后的第二层多晶硅106将所述沟槽的顶部完全填充，所述第一层多晶硅103和所述第二层多晶硅106之间的隔离介质层为氧化层104。由图1E可知，第二多晶硅106会填充间隙104a从而形成尖角106a。
由上，可知，现有方法，特别是工作电压为60V～100V的中压沟槽型功率MOS晶体管的沟槽型双层栅的制造方法会出现尖角106a的结构。而通常，第二层多晶硅106为中压沟槽型功率MOS晶体管的栅极，第二层多晶硅106为中压沟槽型功率MOS晶体管的屏蔽电极，屏蔽电极为悬空或连接源极，尖角106a容易使第二层多晶硅103和第二层多晶硅106之间产生漏电，从而导致整个器件的栅源漏电(IGSS)的性能变差。
发明内容
本发明所要解决的技术问题是提供一种沟槽型双层栅的制造方法，能避免在双层多晶硅之间形成尖角结构。
为解决上述技术问题，本发明提供的沟槽型双层栅的制造方法包括如下步骤：
步骤一、在半导体外延层上形成沟槽。
步骤二、淀积衬垫氧化膜，所述衬垫氧化膜覆盖在所述沟槽的底部表面和侧壁表以及所述沟槽外的表面。
步骤三、在所述衬垫氧化膜的表面淀积一层氮化膜。
步骤四、淀积第一层多晶硅并对所述第一层多晶硅进行回刻，回刻后的所述第一层多晶硅位于所述沟槽的底部并将该底部的所述沟槽部分完全填充。
步骤五、采用各向异性干法腐蚀工艺回刻所述氮化膜，所述氮化膜回刻后将所述衬垫氧化膜的顶部表面露出。
步骤六、采用湿法腐蚀工艺对所述衬垫氧化膜进行刻蚀并使所述衬垫氧化膜从所述沟槽顶部开始往下被去除，刻蚀后的所述衬底氧化膜将所述沟槽侧面需要形成栅氧的区域露出。
步骤七、采用热磷酸对所述氮化膜进行腐蚀，腐蚀后的所述氮化膜的顶部表面低于所述第一层多晶硅的顶部表面并形成一凹陷区。
步骤八、采用热氧化工艺在所述沟槽的侧面的栅氧区域形成栅氧，形成栅氧的同时所述第一层多晶硅的顶部也被热氧化为第一氧化层，在横向上所述第一氧化层将所述凹陷区完全填充，在纵向上所述第一氧化层的表面和所述衬垫氧化膜表面相平。
步骤九、淀积第二层多晶硅并对所述第二层多晶硅进行回刻，回刻后的所述第二层多晶硅将所述沟槽的顶部完全填充，所述第一层多晶硅和所述第二层多晶硅之间的隔离介质层由所述第一氧化层和所述衬底氧化膜组成。
进一步的改进是，所述沟槽型双层栅为沟槽型屏蔽栅MOS晶体管的栅极结构。
进一步的改进是，所述沟槽型双层栅中的所述第一层多晶硅为源极多晶硅，所述源极多晶硅为悬浮结构或者所述源极多晶硅和所述沟槽型屏蔽栅MOS晶体管的源极连接；所述第二层多晶硅为栅极多晶硅。
进一步的改进是，所述沟槽型屏蔽栅MOS晶体管的工作电压为60V～100V。
进一步的改进是，所述第一层多晶硅和所述第二层多晶硅之间的所述隔离介质层的厚度为所述栅氧的厚度的2.5倍～3.5倍。
进一步的改进是，所述衬垫氧化膜的厚度为
进一步的改进是，所述第一层多晶硅掺杂浓度大于所述半导体外延层的掺杂浓度，步骤八进行热氧化工艺形成的所述第一氧化层的厚度大于所述栅氧的厚度。
本发明通过在衬垫氧化膜的表面形成一氮化膜，对衬垫氧化膜和氮化膜分开进行腐蚀，能够通过衬垫氧化膜定义出栅氧形成区域，而氮化膜则会刻蚀到更深并低于第一层多晶硅表面的深度不仅能够定义出栅氧化过程中第一层多晶硅被氧化的区域，而成还能在第一层多晶硅的侧面形成一个凹陷，使该凹陷的宽度小于后续第一层多晶硅被氧化层的生长厚度，使得第一层多晶硅被氧化后形成的第一氧化层能完全填充第一层多晶硅侧面的间隙，从而能避免在双层多晶硅之间形成尖角结构。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1A-1E是现有沟槽型双层栅的制造方法的各步骤中的栅结构示意图；
图2是本发明实施例方法的流程图；
图3A-3G是本发明实施例方法的各步骤中的栅结构示意图。
具体实施方式
如图2所示，是本发明实施例方法的流程图；如图3A至3G所示，是本发明实施例方法的各步骤中的栅结构示意图；本发明实施例沟槽型双层栅的制造方法包括如下步骤：
步骤一、如图3A所示，在半导体外延层1上形成沟槽。较佳为，半导体外延层1为一外延层即图3A中所示的EPI。
步骤二、如图3A所示，淀积衬垫氧化膜2，所述衬垫氧化膜2覆盖在所述沟槽的底部表面和侧壁表以及所述沟槽外的表面。所述衬底氧化膜2主要用于后续形成的第一层多晶硅4和半导体外延层1之间的隔离。
步骤三、如图3A所示，在所述衬垫氧化膜2的表面淀积一层氮化膜3。
步骤四、如图3B所示，淀积第一层多晶硅4并对所述第一层多晶硅4进行回刻，回刻后的所述第一层多晶硅4位于所述沟槽的底部并将该底部的所述沟槽部分完全填充。所述第一层多晶硅4也即为沟槽型双层栅中的底部的源多晶硅，用于对该源多晶硅侧向的外延层进行耗尽以提高沟槽型双层栅器件的击穿电压，同时减小沟槽型双层栅器件的栅极-漏极电容。
步骤五、如图3C所示，采用各向异性干法腐蚀工艺回刻所述氮化膜3，所述氮化膜3回刻后将所述衬垫氧化膜2的顶部表面露出。
步骤六、如图3D所示，采用湿法腐蚀工艺对所述衬垫氧化膜2进行刻蚀并使所述衬垫氧化膜2从所述沟槽顶部开始往下被去除，刻蚀后的所述衬底氧化膜将所述沟槽侧面需要形成栅氧6的区域露出。
从图3D可以看出，后续形成的栅氧6和第二层多晶硅7深入到沟槽中的深度是相同的，由于第一层多晶硅4和第二层多晶硅7之间还需隔离有介质层，故实际上刻蚀后的所述衬垫氧化膜2的顶部表面要高于所述第一层多晶硅4的顶部表面，并能满足使后续步骤八中进行栅氧6的热氧化后使所述第一层多晶硅4的表面形成的第一氧化层5的表面和所述衬垫氧化膜2表面相平。
步骤七、如图3E所示，采用热磷酸对所述氮化膜3进行腐蚀，腐蚀后的所述氮化膜3的顶部表面低于所述第一层多晶硅4的顶部表面并形成一凹陷区3a。
如图3E所示可知，所述凹陷区3a的宽度完全由所述氮化膜3的宽度决定，这样能使后续热氧化过程中在所述第一层多晶硅4顶部氧化形成的第一氧化层5能将所述凹陷区3a的宽度范围填满即可避免形成现有技术中的尖角结构。
而现有技术中则需要将由衬垫氧化层2的厚度范围内的凹陷填满才能避免形成尖角结构，而衬底氧化层2的厚度需要用于对第一层多晶硅4和半导体外延层1之间进行隔离，故衬垫氧化层2完全由隔离需要而决定，通常情形特别是应用于中压如60V～100V的器件时衬垫氧化层2的厚度是要大于第一层多晶硅4的顶部氧化形成的多晶硅间氧化层的厚度的，故在衬垫氧化层2的厚度要求较高情形是必然会形成尖角结构。
而本发明实施例中，所述第一层多晶硅4和所述半导体外延层1之间的隔离性能完全由衬垫氧化层2的厚度确定，而通过将所述氮化膜3的厚度设置为小于后续在所述第一层多晶硅4的顶部氧化形成的第一氧化层5的厚度，第一氧化层5就能完全将所述凹陷区3a填满，从而能避免形成现有技术中的尖角结构。
步骤八、如图3F所示，采用热氧化工艺在所述沟槽的侧面的栅氧6区域形成栅氧6，形成栅氧6的同时所述第一层多晶硅4的顶部也被热氧化为第一氧化层5，在横向上所述第一氧化层5将所述凹陷区3a完全填充，在纵向上所述第一氧化层5的表面和所述衬垫氧化膜2表面相平。
其中，所述第一层多晶硅4为高掺杂且掺杂浓度大于所述半导体外延层1的掺杂浓度，故热氧化工艺形成的所述第一氧化层5的厚度大于所述栅氧6的厚度。
步骤九、如图3G所示，淀积第二层多晶硅7并对所述第二层多晶硅7进行回刻，回刻后的所述第二层多晶硅7将所述沟槽的顶部完全填充，所述第一层多晶硅4和所述第二层多晶硅7之间的隔离介质层由所述第一氧化层5和所述衬底氧化膜组成。这样就形成了沟槽型双层栅。
在一较佳实施例中，本发明实施例方法的所述沟槽型双层栅为沟槽型屏蔽栅MOS晶体管的栅极结构。所述沟槽型双层栅中的所述第一层多晶硅4为源极多晶硅，所述源极多晶硅为悬浮结构或者所述源极多晶硅和所述沟槽型屏蔽栅MOS晶体管的源极连接；所述第二层多晶硅7为栅极多晶硅。
所述沟槽型屏蔽栅MOS晶体管的工作电压为60V～100V，即所述沟槽型屏蔽栅MOS晶体管为中压沟槽型屏蔽栅MOS晶体管。
所述第一层多晶硅4和所述第二层多晶硅7之间的所述隔离介质层的厚度为所述栅氧6的厚度的2.5倍～3.5倍，如所述栅氧6的厚度能为所述隔离介质层的厚度也即所述第一氧化层5的厚度能为左右。
而为了满足中压沟槽型屏蔽栅MOS晶体管的工作电压的需要，所述衬垫氧化膜2的厚度为
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (7)
1.一种沟槽型双层栅的制造方法，其特征在于，包括如下步骤：
步骤一、在半导体外延层上形成沟槽；
步骤二、淀积衬垫氧化膜，所述衬垫氧化膜覆盖在所述沟槽的底部表面和侧壁表面以及所述沟槽外的表面；
步骤三、在所述衬垫氧化膜的表面淀积一层氮化膜；
步骤四、淀积第一层多晶硅并对所述第一层多晶硅进行回刻，回刻后的所述第一层多晶硅位于所述沟槽的底部并将该底部的所述沟槽部分完全填充；
步骤五、采用各向异性干法腐蚀工艺回刻所述氮化膜，所述氮化膜回刻后将所述衬垫氧化膜的顶部表面露出；
步骤六、采用湿法腐蚀工艺对所述衬垫氧化膜进行刻蚀并使所述衬垫氧化膜从所述沟槽顶部开始往下被去除，刻蚀后的所述衬垫氧化膜将所述沟槽侧面需要形成栅氧的区域露出；
步骤七、采用热磷酸对所述氮化膜进行腐蚀，腐蚀后的所述氮化膜的顶部表面低于所述第一层多晶硅的顶部表面并形成一凹陷区；
步骤八、采用热氧化工艺在所述沟槽的侧面的栅氧区域形成栅氧，形成栅氧的同时所述第一层多晶硅的顶部也被热氧化为第一氧化层，在横向上所述第一氧化层将所述凹陷区完全填充，在纵向上所述第一氧化层的表面和所述衬垫氧化膜表面相平；
步骤九、淀积第二层多晶硅并对所述第二层多晶硅进行回刻，回刻后的所述第二层多晶硅将所述沟槽的顶部完全填充，所述第一层多晶硅和所述第二层多晶硅之间的隔离介质层由所述第一氧化层和所述衬垫氧化膜组成。
2.如权利要求1所述沟槽型双层栅的制造方法，其特征在于：所述沟槽型双层栅为沟槽型屏蔽栅MOS晶体管的栅极结构。
3.如权利要求2所述沟槽型双层栅的制造方法，其特征在于：所述沟槽型双层栅中的所述第一层多晶硅为源极多晶硅，所述源极多晶硅为悬浮结构或者所述源极多晶硅和所述沟槽型屏蔽栅MOS晶体管的源极连接；所述第二层多晶硅为栅极多晶硅。
4.如权利要求2所述沟槽型双层栅的制造方法，其特征在于：所述沟槽型屏蔽栅MOS晶体管的工作电压为60V～100V。
5.如权利要求1或2所述沟槽型双层栅的制造方法，其特征在于：所述第一层多晶硅和所述第二层多晶硅之间的所述隔离介质层的厚度为所述栅氧的厚度的2.5倍～3.5倍。
6.如权利要求1或2所述沟槽型双层栅的制造方法，其特征在于：所述衬垫氧化膜的厚度为
7.如权利要求1或2所述沟槽型双层栅的制造方法，其特征在于：所述第一层多晶硅掺杂浓度大于所述半导体外延层的掺杂浓度，步骤八进行热氧化工艺形成的所述第一氧化层的厚度大于所述栅氧的厚度。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410377576.XA CN104517824B (zh) | 2014-08-01 | 2014-08-01 | 沟槽型双层栅的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410377576.XA CN104517824B (zh) | 2014-08-01 | 2014-08-01 | 沟槽型双层栅的制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104517824A CN104517824A (zh) | 2015-04-15 |
| CN104517824B true CN104517824B (zh) | 2017-08-08 |
Family
ID=52792959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410377576.XA Active CN104517824B (zh) | 2014-08-01 | 2014-08-01 | 沟槽型双层栅的制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104517824B (zh) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105118775B (zh) * | 2015-08-18 | 2019-02-05 | 上海华虹宏力半导体制造有限公司 | 屏蔽栅晶体管形成方法 |
| CN105225935A (zh) * | 2015-09-22 | 2016-01-06 | 上海华虹宏力半导体制造有限公司 | 具有屏蔽栅的沟槽栅结构及其制造方法 |
| CN109216173B (zh) * | 2017-07-03 | 2021-01-08 | 无锡华润上华科技有限公司 | 半导体器件的栅极结构及其制造方法 |
| CN113517341A (zh) * | 2020-04-10 | 2021-10-19 | 南京紫竹微电子有限公司 | 沟槽型功率器件的沟槽栅结构及其制造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5148257A (en) * | 1989-12-20 | 1992-09-15 | Nec Corporation | Semiconductor device having u-groove |
| CN103367150A (zh) * | 2012-03-30 | 2013-10-23 | 上海华虹Nec电子有限公司 | 双层多晶栅沟槽型mos晶体管的制备方法 |
| CN103632950A (zh) * | 2012-08-20 | 2014-03-12 | 上海华虹宏力半导体制造有限公司 | 沟槽型双层栅mos中的多晶硅之间的氮化膜形成方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6008377B2 (ja) * | 2010-03-03 | 2016-10-19 | ルネサスエレクトロニクス株式会社 | Ｐチャネル型パワーｍｏｓｆｅｔ |
-
2014
- 2014-08-01 CN CN201410377576.XA patent/CN104517824B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5148257A (en) * | 1989-12-20 | 1992-09-15 | Nec Corporation | Semiconductor device having u-groove |
| CN103367150A (zh) * | 2012-03-30 | 2013-10-23 | 上海华虹Nec电子有限公司 | 双层多晶栅沟槽型mos晶体管的制备方法 |
| CN103632950A (zh) * | 2012-08-20 | 2014-03-12 | 上海华虹宏力半导体制造有限公司 | 沟槽型双层栅mos中的多晶硅之间的氮化膜形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN104517824A (zh) | 2015-04-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN105870022B (zh) | 屏蔽栅沟槽mosfet的制造方法 | |
| CN104733531B (zh) | 使用氧化物填充沟槽的双氧化物沟槽栅极功率mosfet | |
| CN106298941B (zh) | 屏蔽栅沟槽功率器件及其制造方法 | |
| CN104517824B (zh) | 沟槽型双层栅的制造方法 | |
| CN105470307B (zh) | 沟槽栅功率晶体管及其制造方法 | |
| CN105551964A (zh) | 具有屏蔽栅的沟槽分离侧栅mosfet的制造方法 | |
| CN104103694A (zh) | 一种沟槽型绝缘栅场效应晶体管及其制造方法 | |
| CN104347422A (zh) | 带静电释放保护电路的沟槽式mos晶体管的制造方法 | |
| CN104916544B (zh) | 一种沟槽式分栅功率器件的制造方法 | |
| CN105448741A (zh) | 屏蔽栅沟槽型mosfet工艺方法 | |
| TW200614431A (en) | Method for fabricating deep trench capacitor | |
| CN112133627B (zh) | 屏蔽栅沟槽型器件的工艺方法 | |
| CN106098544A (zh) | 改善沟槽型双层栅mos中介质层形貌的方法 | |
| CN105702709A (zh) | 沟槽型超级结的制造方法 | |
| CN107946175A (zh) | 沟槽外延的填充方法 | |
| CN104103693A (zh) | 一种u形沟槽的功率器件及其制造方法 | |
| CN104103576A (zh) | 沟槽型双层栅功率mos器件的接触孔工艺方法 | |
| CN105448981A (zh) | 一种vdmos器件及其漏极结构和制作方法 | |
| CN104078361A (zh) | Mos晶体管的制造方法 | |
| CN101887847B (zh) | 形成交替的p型和n型单晶硅结构的方法 | |
| CN104124140B (zh) | 形成交替排列的p型和n型半导体薄层的方法 | |
| CN117637480B (zh) | 一种屏蔽栅沟槽mosfet器件及其制作工艺 | |
| CN103956390B (zh) | 一种沟槽式肖特基芯片的制造方法 | |
| CN203850309U (zh) | 一种沟槽式肖特基芯片 | |
| CN103165426B (zh) | 半导体器件的制作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |