CN105470307B - 沟槽栅功率晶体管及其制造方法 - Google Patents

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Abstract

本发明公开了一种沟槽栅功率晶体管，包括：多个呈T型结构栅极沟槽，在各栅极沟槽的底部沟槽中填充有栅极多晶硅、顶部沟槽中填充有第一介质层；源区形成于各栅极沟槽之间的体结注入层中；源区的深度大于对应的栅极沟槽的顶部沟槽的深度；各源区的顶部的第一接触孔的沟槽由对相邻两个栅极沟槽的顶部沟槽的第一介质层之间的半导体外延层进行自对准刻蚀形成，这能缩小栅极沟槽的间距、提高沟道密度。将栅极引出沟槽也设置为T型结构，通过栅极引出沟槽较宽的顶部沟槽和满足制作接触孔的要求、底部沟槽保持较小值使栅极引出沟槽的深度较小，从而能提升器件的击穿电压。本发明还公开一种沟槽栅功率晶体管的制造方法。

Description

沟槽栅功率晶体管及其制造方法
技术领域
本发明涉及一种半导体集成电路制造领域，特别是涉及一种沟槽栅功率晶体管；本发明还涉及一种沟槽栅功率晶体管的制造方法。
背景技术
如图1所示，是现有沟槽栅功率晶体管如功率MOSFET的结构示意图；在半导体衬底如硅衬底101上形成有半导体外延层如硅外延层102，在器件区域中形成有沟槽栅，沟槽栅由填充于沟槽中的栅极多晶硅104组成，在栅极多晶硅104和沟槽栅的沟槽的侧面和底部表面之间隔离有栅介质层如栅氧化层103；而在器件区域外部则形成有将沟槽栅引出的结构，该引出结构为栅极引出结构，栅极引出结构也是由形成于沟槽中多晶硅104a组成，多晶硅104a和对应的沟槽的侧面和底部表面之间隔离也隔离介质层103a。器件区域为会形成源区106且会形成连接源漏区的沟道的区域，器件区域在器件工作时会形成沟道电流，而器件区域外则不存在源区也无法形成沟道，不具有器件的功能结构。其中沟道会形成于栅极多晶硅104所侧面覆盖的体结注入层105表面，体结注入层105一般由阱区组成。
为了区分沟槽栅所对应的沟槽和栅极引出结构所对应的沟槽，令沟槽栅所对应的沟槽为栅极沟槽，栅极引出结构所对应的沟槽为栅极引出沟槽。栅极沟槽和栅极引出沟槽是相连通的，这样多晶硅104a和栅极多晶硅104会相连接。在多晶硅104a的顶部需要形成接触孔109，该接触孔109的顶部和正面金属层110接触从而引出栅极，栅极的接触孔109的底部和多晶硅104a连接、多晶硅104a和栅极多晶硅104连接，这样实现栅极对应的正面金属层110和栅极多晶硅104的电连接。
在器件区域中，栅极沟槽包括多个，各栅极沟槽平行排列，在各栅极沟槽的每一个侧面都能形成连接源区106和漏区的沟道，当栅极沟槽之间的间距较小时，沟道的数量会增加，也即沟道密度会增加，从而会降低导通电阻。图1所示结构中，在源区106的顶部会形成接触孔109，接触孔109会穿过层间膜107，且源区106顶部的接触孔109的底部还会穿过源区106，在源区106对应的接触孔109的底部形成有和体结注入层105掺杂类型相同的重掺杂区作为接触孔注入层；源区106的接触孔109的底部同时和源区106和体结注入层105接触、顶部和正面金属层110连接从而引出源极。
现有技术中，接触孔109是采用光刻工艺定义的，也即通过光刻工艺定义接触孔109的大小和位置，而栅极沟槽和栅极引出沟槽也都是通过光刻工艺定义的，由于光刻工艺具有一定精度限制，接触孔109和栅极沟槽和栅极引出沟槽的位置和宽度具有在光刻工艺的精度范围内的偏差，这种光刻工艺的精度带来的偏差使得在制作沟槽栅功率晶体管时需要考虑到接触孔109和底部的沟槽如栅极沟槽和栅极引出沟槽之间的套准冗余，接触孔109和沟槽间的间隙要足够大才能防止因接触孔109曝光套偏导致的阈值电压漂移等问题。这就限制了通过缩小栅极沟槽间平台尺寸来增加沟道密度从而降低导通电阻的可能。也即现有技术的栅极沟槽之间的间距具有一个和光刻工艺相关的极限值，不能再缩小了，使得无法进一步的通过缩小栅极沟槽之间的间距来增加沟道密度从而降低导通电阻。
另外一方面，栅极引出沟槽顶部需要形成一个接触孔109来引出栅极，由于接触孔109的底部要和多晶硅104a完成接触；而栅极沟槽的顶部则不需要形成接触孔，这使得栅极引出沟槽的宽度要比栅极沟槽大，只有将栅极引出沟槽的宽度加大后才能在栅极引出沟槽的顶部设置一个接触孔109。而现有工艺中，栅极引出沟槽和栅极沟槽一般是同时形成的，另外采用相同的刻蚀工艺对半导体外延层102进行刻蚀时，宽度大的沟槽所对应的深度也大，这时由刻蚀工艺的特性决定的。如图1所示可知，由于栅极引出沟槽的宽度大于栅极沟槽的宽度，这使得栅极引出沟槽的深度也大于栅极沟槽的深度。本领域技术人员都知道，具有沟槽栅的功率晶体管的沟道都是垂直式结构，漏区是设置在半导体外延层102底部，如直接采用重掺杂的半导体衬底101作为漏区，功率晶体管在工作时高压加在漏区，而栅极引出沟槽的底部较深，这会使得击穿会首先发生在栅极引出沟槽的底部如标记111所示，降低功率器件的击穿电压和整体性能。
发明内容
本发明所要解决的技术问题是提供一种沟槽栅功率晶体管，能缩小栅极沟槽的间距、提高沟道密度，还能提升器件的击穿电压。为此，本发明还提供一种沟槽栅功率晶体管的制造方法。
为解决上述技术问题，本发明提供的沟槽栅功率晶体管包括：
形成于半导体外延层的器件区域中的多个栅极沟槽，各所述栅极沟槽沿宽度方向平行排列，在深度方向上各所述栅极沟槽由顶部沟槽和底部沟槽叠加而成，各所述栅极沟槽的顶部沟槽的宽度大于底部沟槽的宽度从而呈T型结构。
在各所述栅极沟槽的侧面和底部表面形成有栅介质层，在各所述栅极沟槽的底部沟槽中填充有栅极多晶硅，在各所述栅极沟槽的顶部沟槽中填充有第一介质层。
在各所述栅极沟槽之间的半导体外延层中形成有体结注入层。
源区形成于各所述栅极沟槽之间的所述体结注入层中；所述源区的深度大于对应的所述栅极沟槽的顶部沟槽的深度；所述栅极多晶硅从侧面覆盖所述体结注入层且被所述栅极多晶硅侧面覆盖的所述体结注入层的表面用于形成连接所述源区和漏区的沟道。
在各所述源区的顶部形成有第一接触孔，各所述第一接触孔的沟槽由对相邻两个所述栅极沟槽的顶部沟槽的第一介质层之间的半导体外延层进行自对准刻蚀形成；各所述第一接触孔的沟槽底部穿过所述源区并进入到所述体结注入层中，且在各所述第一接触孔的沟槽底部的所述体结注入层表面形成接触孔注入层，在各所述第一接触孔的沟槽中填充有金属形成所述第一接触孔，各所述第一接触孔同时引出所述源区和所述体结注入层。
进一步的改进是，还包括：
形成于器件区域外的所述半导体外延层中的至少一个栅极引出沟槽，在深度方向上所述栅极引出沟槽由顶部沟槽和底部沟槽叠加而成，所述栅极引出沟槽的顶部沟槽的宽度大于底部沟槽的宽度从而呈T型结构。
在各所述栅极引出沟槽的侧面和底部表面形成有第二介质层，在所述栅极引出沟槽的顶部沟槽和底部沟槽中都填充有第二多晶硅层。
所述栅极引出沟槽和各所述栅极沟槽相连通，所述第二多晶硅层和各所述栅极多晶硅都接触连接。
在所述第二多晶硅层的顶部形成有第二接触孔，所述第二接触孔穿过形成于所述栅极引出沟槽顶部的层间膜并进入到所述第二多晶硅层中且所述第二接触孔位于所述第二多晶硅层中的深度小于所述栅极引出沟槽的顶部沟槽的深度；所述第二接触孔的沟槽的位置采用光刻工艺定义，通过所述栅极引出沟槽的顶部沟槽的设置使得所述第二接触孔的宽度和所述栅极引出沟槽的底部沟槽宽度无关，从而能减少所述栅极引出沟槽的底部沟槽的宽度，通过减少所述栅极引出沟槽的底部沟槽的宽度能减小所述栅极引出沟槽的底部沟槽的深度，从而能提升沟槽栅功率晶体管的击穿电压。
进一步的改进是，所述栅极引出沟槽的底部沟槽的宽度大于等于所述栅极沟槽的底部沟槽的宽度相同，所述栅极引出沟槽的底部沟槽的深度大于等于所述栅极沟槽的底部沟槽的深度，所述栅极引出沟槽的顶部沟槽的宽度大于等于所述栅极沟槽的顶部沟槽的宽度相同，所述栅极引出沟槽的顶部沟槽的深度大于等于所述栅极沟槽的顶部沟槽的深度。
进一步的改进是，所述栅极引出沟槽和所述栅极沟槽采用相同的工艺同时形成。
进一步的改进是，所述栅介质层和所述第二介质层都为氧化层且采用相同的工艺同时形成，所述栅极多晶硅和所述第二多晶硅层采用相同的工艺同时形成。
进一步的改进是，所述半导体外延层形成于半导体衬底表面。
进一步的改进是，所述半导体衬底为硅衬底，所述半导体外延层为硅外延层。
进一步的改进是，所述漏区形成于所述半导体外延层背面。
进一步的改进是，沟槽栅功率晶体管为N型器件，所述半导体外延层为半导体N型外延层，所述源区和所述漏区都由N+区组成；所述体结注入层由P阱组成，所述接触孔注入层由P+区组成。
进一步的改进是，沟槽栅功率晶体管为P型器件，所述半导体外延层为半导体P型外延层，所述源区和所述漏区都由P+区组成；所述体结注入层由N阱组成，所述接触孔注入层由N+区组成。
为解决上述技术问题，本发明提供的沟槽栅功率晶体管的制造方法包括如下步骤：
步骤一、采用光刻刻蚀工艺在半导体外延层的器件区域中形成多个栅极沟槽，各所述栅极沟槽沿宽度方向平行排列，在深度方向上各所述栅极沟槽由顶部沟槽和底部沟槽叠加而成，各所述栅极沟槽的顶部沟槽的宽度大于底部沟槽的宽度从而呈T型结构。
步骤二、在各所述栅极沟槽的侧面和底部表面形成栅介质层。
步骤三、在各所述栅极沟槽中填充栅极多晶硅，所述栅极多晶硅将所述栅极沟槽完全填充。
步骤四、对所述栅极多晶硅进行回刻，该回刻使所述栅极沟槽的顶部沟槽中的所述栅极多晶硅去除，使所述栅极多晶硅仅填充于所述栅极沟槽的底部。
步骤五、进行体结注入并进行激活扩散在各所述栅极沟槽之间的半导体外延层中形成体结注入层。
步骤六、进行源区注入在各所述栅极沟槽之间的所述体结注入层中形成源区；所述源区的深度大于对应的所述栅极沟槽的顶部沟槽的深度；所述栅极多晶硅从侧面覆盖所述体结注入层且被所述栅极多晶硅侧面覆盖的所述体结注入层的表面用于形成连接所述源区和漏区的沟道。
步骤七、在各所述栅极沟槽的顶部沟槽中填充第一介质层。
步骤八、以相邻两个所述栅极沟槽的顶部沟槽的第一介质层为自对准条件对所述半导体外延层进行刻蚀在各所述源区的顶部形成第一接触孔的沟槽，各所述第一接触孔的沟槽底部穿过所述源区并进入到所述体结注入层中。
步骤九、进行接触孔注入在各所述第一接触孔的沟槽底部的所述体结注入层表面形成接触孔注入层。
步骤十、在各所述第一接触孔的沟槽中填充金属形成所述第一接触孔，各所述第一接触孔同时引出所述源区和所述体结注入层。
进一步的改进是，还包括：
步骤一中还包括同时在器件区域外的所述半导体外延层中形成至少一个栅极引出沟槽的步骤，在深度方向上所述栅极引出沟槽由顶部沟槽和底部沟槽叠加而成，所述栅极引出沟槽的顶部沟槽的宽度大于底部沟槽的宽度从而呈T型结构。
所述栅极引出沟槽位于所述栅极沟槽外部的所述半导体外延层中且所述栅极引出沟槽和各所述栅极沟槽相连通。
步骤二中在各所述栅极引出沟槽的侧面和底部表面也同时形成栅介质层，令该栅介质层为第二介质层。
步骤三中在各所述栅极引出沟槽中也同时完全填充所述栅极多晶硅，由填充于所述栅极引出沟槽中的所述栅极多晶硅组成第二多晶硅层。
步骤四中先采用光刻工艺形成第一光刻胶图形对所述栅极引出沟槽进行保护，然后对所述栅极多晶硅进行回刻，使回刻后所述栅极引出沟槽的顶部沟槽和底部沟槽中都填充有所述第二多晶硅层。
步骤五中进行全面的体结注入，使各所述栅极沟槽外的半导体外延层中也形成体结注入层。
步骤六中采用光刻工艺形成第二光刻胶图形对所述器件区域外的外的半导体外延层进行保护，使所述源区仅形成在各所述栅极沟槽之间的所述体结注入层中。
步骤七中采用淀积工艺同时在所述半导体外延层表面淀积第一介质层，所述第一介质层完全填充各所述栅极沟槽的顶部沟槽，且所述第一介质层的厚度大于各所述栅极沟槽的顶部沟槽的深度并延伸到各所述栅极沟槽外的所述半导体外延层和所述栅极引出沟槽的表面。
步骤八同时采用光刻形成第三光刻胶图形，所述第三光刻胶图形在所述栅极引出沟槽的顶部定义出第二接触孔的位置，所述器件区域全部打开；之后对所述第一介质层进行介质层刻蚀，该介质层刻蚀将所述器件区域中位于所述栅极沟槽顶部和所述栅极沟槽外部的所述半导体外延层表面的所述第一介质层都去除，使所述器件区域中所述第一介质层仅填充于所述栅极沟槽的顶部沟槽中；在所述器件区域外，所述介质层刻蚀将所述第二接触孔区域的所述第一介质层去除，其它区域的所述第一介质层保留并作为层间膜；之后进行接触孔刻蚀，该接触孔刻蚀同时形成所述第一接触孔的沟槽和所述第二接触孔的沟槽；所述第二接触孔的沟槽穿过形成于所述栅极引出沟槽顶部的层间膜并进入到所述第二多晶硅层中且所述第二接触孔的沟槽位于所述第二多晶硅层中的深度小于所述栅极引出沟槽的顶部沟槽的深度；通过所述栅极引出沟槽的顶部沟槽的设置使得所述第二接触孔的宽度和所述栅极引出沟槽的底部沟槽宽度无关，从而能减少所述栅极引出沟槽的底部沟槽的宽度，通过减少所述栅极引出沟槽的底部沟槽的宽度能减小所述栅极引出沟槽的底部沟槽的深度，从而能提升沟槽栅功率晶体管的击穿电压。
步骤十中形成所述第一接触孔的同时在各所述第二接触孔的沟槽中填充金属形成所述第二接触孔，各所述第二接触孔引出所述第二多晶硅层和所述栅极多晶硅。
进一步的改进是，步骤一中形成具有T型结构的所述栅极沟槽包括如下分步骤：
步骤11、在所述半导体外延层表面形成硬质掩模层；
步骤12、采用光刻工艺定义出所述栅极沟槽的形成区域；
步骤13、对所述硬质掩模层进行刻蚀将所述栅极沟槽的形成区域的所述硬质掩模层都去除；
步骤14、以所述硬质掩模层为掩模对所述栅极沟槽的形成区域的所述半导体外延层进行第一次沟槽刻蚀，所述第一次沟槽刻蚀形成的沟槽宽度和所述栅极沟槽的底部沟槽宽度相同；
步骤15、对所述硬质掩模层进行湿法腐蚀，该湿法腐蚀将所述硬质掩模层的开口扩大所述栅极沟槽的顶部沟槽所需的宽度；
步骤16、以开口扩大后的所述硬质掩模层为掩模对所述栅极沟槽的形成区域的所述半导体外延层进行第二次沟槽刻蚀，所述第二次沟槽刻蚀形成具有T型结构的所述栅极沟槽。
进一步的改进是，步骤一中形成具有T型结构的所述栅极沟槽包括如下分步骤：
步骤11、在所述半导体外延层表面形成硬质掩模层；
步骤12、采用光刻工艺同时定义出所述栅极沟槽的形成区域和所述栅极引出沟槽的形成区域；
步骤13、对所述硬质掩模层进行刻蚀将所述栅极沟槽的形成区域和所述栅极引出沟槽的形成区域的所述硬质掩模层都去除；
步骤14、以所述硬质掩模层为掩模对所述栅极沟槽的形成区域和所述栅极引出沟槽的形成区域的所述半导体外延层进行第一次沟槽刻蚀，所述第一次沟槽刻蚀在所述栅极沟槽的形成区域形成的沟槽宽度和所述栅极沟槽的底部沟槽宽度相同、所述第一次沟槽刻蚀在所述栅极引出沟槽的形成区域形成的沟槽宽度和所述栅极引出沟槽的底部沟槽宽度相同；
步骤15、对所述硬质掩模层进行湿法腐蚀，该湿法腐蚀将所述硬质掩模层的开口扩大所述栅极沟槽的顶部沟槽所需的宽度；
步骤16、以开口扩大后的所述硬质掩模层为掩模对所述栅极沟槽的形成区域和所述栅极引出沟槽的形成区域的所述半导体外延层进行第二次沟槽刻蚀，所述第二次沟槽刻蚀形成具有T型结构的所述栅极沟槽和所述栅极引出沟槽。
本发明具有如下有益技术效果：
1、本发明通过将栅极沟槽设置为顶部较宽的T型结构并在T型结构的顶部沟槽中填充介质层即第一介质层，通过对栅极沟槽的顶部沟槽的深度设置，使得后续源区源区的深度大于对应的栅极沟槽的顶部沟槽的深度；这样使得形成源区顶部的接触孔的沟槽时能够直接采用相邻的顶部沟槽的第一介质层为刻蚀时的自对准边界，在接触孔中填充金属后接触孔底部能够和源区相接触；也即本发明的接触孔的位置和宽度完全由已经填充于栅极沟槽的顶部沟槽中的第一介质层决定即通过自对准定义，不需要采用光刻工艺来定义源区顶部的接触孔的位置和宽度，这样就消除了现有技术中通过光刻工艺定义源区顶部的接触孔的位置和宽度所带来的需要设置套准冗余的技术问题，从而能够使得栅极沟槽之间的间距不受光刻工艺的精度的限制，从而能使得栅极沟槽的间距能够得到缩小；而由于每一个栅极沟槽的两个侧面都能形成对应的沟道，栅极间距缩小后也就意味着沟道密度能够得到增加，沟道密度的增加能够降低器件的导通电阻。另外，节省一次源区接触孔的光刻，能够节约光刻所带来的工艺成本，所以工艺成本会降低。
2、本发明对栅极引出沟槽也同样做T型结构，这样只需要使栅极引出沟槽的顶部的宽度较大、通过较大的顶部沟槽来满足设置接触孔的尺寸要求即可；而栅极引出沟槽的底部沟槽并不需要按照设置接触孔的要求增加，也即本发明的栅极引出沟槽的底部沟槽能够保持较小的宽度，栅极引出沟槽的底部沟槽的宽度的减小也使得栅极引出沟槽的深度会降低，栅极引出沟槽的深度的降低，能够使得栅极引出沟槽底部和栅极沟槽底部的耐压能力根据均匀一致，消除了现有技术中栅极引出沟槽过深时会出现在栅极引出沟槽底部首先击穿的技术问题，所以本发明能提升击穿电压。
3、由于本发明的栅极沟槽和栅极引出沟槽都是采用T型结构，且分别取得的提高沟道密度和提升击穿电压的技术效果，相同的T型结构使得栅极沟槽和栅极引出沟槽的形成工艺能够集成在一起，具有较低的工艺成本；或者说采用相同的工艺结构后会同时取得两个方面的技术效果。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有沟槽栅功率晶体管的结构示意图；
图2是本发明实施例沟槽栅功率晶体管的结构示意图；
图3A-图3T是本发明实施例沟槽栅功率晶体管的制造方法各步骤中的结构示意图。
具体实施方式
如图2所示，是本发明实施例沟槽栅功率晶体管的结构示意图；本发明实施例沟槽栅功率晶体管包括：
形成于半导体外延层2的器件区域中的多个栅极沟槽，各所述栅极沟槽沿宽度方向平行排列，在深度方向上各所述栅极沟槽由顶部沟槽和底部沟槽叠加而成，各所述栅极沟槽的顶部沟槽的宽度大于底部沟槽的宽度从而呈T型结构；
在各所述栅极沟槽的侧面和底部表面形成有栅介质层3，在各所述栅极沟槽的底部沟槽中填充有栅极多晶硅41，在各所述栅极沟槽的顶部沟槽中填充有第一介质层42。
在各所述栅极沟槽之间的半导体外延层2中形成有体结注入层5。
源区6形成于各所述栅极沟槽之间的所述体结注入层5中；所述源区6的深度大于对应的所述栅极沟槽的顶部沟槽的深度；所述栅极多晶硅41从侧面覆盖所述体结注入层5且被所述栅极多晶硅41侧面覆盖的所述体结注入层5的表面用于形成连接所述源区6和漏区的沟道。
在各所述源区6的顶部形成有第一接触孔9a，各所述第一接触孔9a的沟槽由对相邻两个所述栅极沟槽的顶部沟槽的第一介质层42之间的半导体外延层2进行自对准刻蚀形成；各所述第一接触孔9a的沟槽底部穿过所述源区6并进入到所述体结注入层5中，且在各所述第一接触孔9a的沟槽底部的所述体结注入层5表面形成接触孔注入层8，在各所述第一接触孔9a的沟槽中填充有金属形成所述第一接触孔9a，各所述第一接触孔9a同时引出所述源区6和所述体结注入层5。
本发明实施例器件还包括：
形成于器件区域外的所述半导体外延层2中的至少一个栅极引出沟槽，在深度方向上所述栅极引出沟槽由顶部沟槽和底部沟槽叠加而成，所述栅极引出沟槽的顶部沟槽的宽度大于底部沟槽的宽度从而呈T型结构。其中，器件区域为会形成源区6且会形成连接源漏区的沟道的区域，器件区域在器件工作时会形成沟道电流，而器件区域外则不存在源区也无法形成沟道，不具有器件的功能结构。
在各所述栅极引出沟槽的侧面和底部表面形成有第二介质层3a，在所述栅极引出沟槽的顶部沟槽和底部沟槽中都填充有第二多晶硅层41a。
所述栅极引出沟槽和各所述栅极沟槽相连通，所述第二多晶硅层41a和各所述栅极多晶硅41都接触连接。
在所述第二多晶硅层41a的顶部形成有第二接触孔9b，所述第二接触孔9b穿过形成于所述栅极引出沟槽顶部的层间膜7并进入到所述第二多晶硅层41a中且所述第二接触孔9b位于所述第二多晶硅层41a中的深度小于所述栅极引出沟槽的顶部沟槽的深度；所述第二接触孔9b的沟槽的位置采用光刻工艺定义，通过所述栅极引出沟槽的顶部沟槽的设置使得所述第二接触孔9b的宽度和所述栅极引出沟槽的底部沟槽宽度无关，从而能减少所述栅极引出沟槽的底部沟槽的宽度，通过减少所述栅极引出沟槽的底部沟槽的宽度能减小所述栅极引出沟槽的底部沟槽的深度，从而能提升沟槽栅功率晶体管的击穿电压。
较佳选择为，所述栅极引出沟槽的底部沟槽的宽度大于等于所述栅极沟槽的底部沟槽的宽度相同，所述栅极引出沟槽的底部沟槽的深度大于等于所述栅极沟槽的底部沟槽的深度，所述栅极引出沟槽的顶部沟槽的宽度大于等于所述栅极沟槽的顶部沟槽的宽度相同，所述栅极引出沟槽的顶部沟槽的深度大于等于所述栅极沟槽的顶部沟槽的深度。
所述栅极引出沟槽和所述栅极沟槽采用相同的工艺同时形成。
所述栅介质层3和所述第二介质层3a都为氧化层且采用相同的工艺同时形成，所述栅极多晶硅41和所述第二多晶硅层41a采用相同的工艺同时形成。
所述半导体外延层2形成于半导体衬底1表面。所述半导体衬底1为硅衬底，所述半导体外延层2为硅外延层。
所述漏区形成于所述半导体外延层2背面，如直接采用重掺杂的所述半导体衬底1作为漏区。
本发明实施例的沟槽栅功率晶体管即能适用于N型器件，也能适用于P型器件，当沟槽栅功率晶体管为N型器件时，所述半导体外延层2为半导体N型外延层，所述源区6和所述漏区都由N+区组成；所述体结注入层5由P阱组成，所述接触孔注入层8由P+区组成。而当沟槽栅功率晶体管为P型器件时，所述半导体外延层2为半导体P型外延层，所述源区6和所述漏区都由P+区组成；所述体结注入层5由N阱组成，所述接触孔注入层8由N+区组成。
本发明通过栅极沟槽的T型结构的设置，且直接采用形成于栅极沟槽的顶部沟槽中的第一介质层42进行自对准定义出接触孔9a的位置和宽度，这样能够消除采用光刻工艺定义接触孔9a时接触孔和栅极沟槽之间的套准冗余对栅极沟槽的间距进一步缩小的限制，从而使得本发明实施例能够缩小栅极沟槽的间距，如采用本发明实施例结构的沟槽栅功率MOSFET的栅极沟槽的间距(pitch)能从1.0微米缩小到0.6微米，器件的导通电阻能降低6％。
而栅极引出沟槽的深度降低后，能够使得栅极引出沟槽和栅极沟槽的深度差距减小或直接相等，如采用本发明实施例结构的沟槽栅功率MOSFET中，将栅极引出沟槽和栅极沟槽的深度设置为相等后，击穿电压能够提升10％。
如图3A至图3T所示，是本发明实施例沟槽栅功率晶体管的制造方法各步骤中的结构示意图。本发明实施例沟槽栅功率晶体管的制造方法包括如下步骤：
步骤一、采用光刻刻蚀工艺在半导体外延层2的器件区域中形成多个栅极沟槽203，各所述栅极沟槽203沿宽度方向平行排列，在深度方向上各所述栅极沟槽203由顶部沟槽和底部沟槽叠加而成，各所述栅极沟槽203的顶部沟槽的宽度大于底部沟槽的宽度从而呈T型结构。
较佳为，步骤一中还包括同时在器件区域外的所述半导体外延层2中形成至少一个栅极引出沟槽203a的步骤，在深度方向上所述栅极引出沟槽203a由顶部沟槽和底部沟槽叠加而成，所述栅极引出沟槽203a的顶部沟槽的宽度大于底部沟槽的宽度从而呈T型结构。所述栅极引出沟槽203a位于所述栅极沟槽203外部的所述半导体外延层2中且所述栅极引出沟槽203a和各所述栅极沟槽203相连通。
所述栅极引出沟槽203a的底部沟槽的宽度大于等于所述栅极沟槽203的底部沟槽的宽度相同，所述栅极引出沟槽203a的底部沟槽的深度大于等于所述栅极沟槽203的底部沟槽的深度，所述栅极引出沟槽203a的顶部沟槽的宽度大于等于所述栅极沟槽203的顶部沟槽的宽度相同，所述栅极引出沟槽203a的顶部沟槽的深度大于等于所述栅极沟槽203的顶部沟槽的深度。在形成沟槽的刻蚀工艺中，当两个沟槽的宽度相等时，采用相同的刻蚀工艺后形成的沟槽的深度也相同；而当两个沟槽的宽度不相等时，宽度较大的沟槽的深度也会较深。
步骤一中形成具有T型结构的所述栅极沟槽203包括如下分步骤：
步骤11、如图3A所示，提供以半导体衬底1，所述半导体外延层2形成于半导体衬底1表面。本发明实施例中，所述半导体衬底1为硅衬底，所述半导体外延层2为硅外延层。
如图3B所示，在所述半导体外延层2表面形成硬质掩模层201。
步骤12、如图3B所示，采用光刻工艺形成光刻胶图形202同时定义出所述栅极沟槽203的形成区域和所述栅极引出沟槽203a的形成区域。
步骤13、如图3C所示，对所述硬质掩模层201进行刻蚀将所述栅极沟槽203的形成区域和所述栅极引出沟槽203a的形成区域的所述硬质掩模层201都去除。
步骤14、如图3D所示，以所述硬质掩模层201为掩模对所述栅极沟槽203的形成区域和所述栅极引出沟槽203a的形成区域的所述半导体外延层2进行第一次沟槽刻蚀；所述第一次沟槽刻蚀在所述栅极沟槽203的形成区域形成的沟槽203的宽度和所述栅极沟槽203的底部沟槽宽度相同、所述第一次沟槽刻蚀在所述栅极引出沟槽203a的形成区域形成的沟槽203a的宽度和所述栅极引出沟槽203a的底部沟槽宽度相同。
步骤15、如图3E所示，对所述硬质掩模层201进行湿法腐蚀，该湿法腐蚀将所述硬质掩模层201的开口扩大所述栅极沟槽203的顶部沟槽所需的宽度。
步骤16、如图3F所示，以开口扩大后的所述硬质掩模层201为掩模对所述栅极沟槽203的形成区域和所述栅极引出沟槽203a的形成区域的所述半导体外延层2进行第二次沟槽刻蚀，所述第二次沟槽刻蚀形成具有T型结构的所述栅极沟槽203和所述栅极引出沟槽203a。
如图3G所示，之后去除所述硬质掩模层201。
步骤二、如图3H所示，在各所述栅极沟槽203的侧面和底部表面形成栅介质层3。在各所述栅极引出沟槽203a的侧面和底部表面也同时形成栅介质层3；将形成于所述栅极引出沟槽203a的侧面和底部表面的栅介质层3标记为第二介质层3a。较佳为，所述栅介质层3和所述第二介质层3a都为氧化层且采用氧化工艺同时形成。
步骤三、如图3I所示，在各所述栅极沟槽203中填充栅极多晶硅41，所述栅极多晶硅41将所述栅极沟槽203完全填充。在各所述栅极引出沟槽203a中也同时完全填充所述栅极多晶硅41，由填充于所述栅极引出沟槽203a中的所述栅极多晶硅41组成第二多晶硅层41a。
填充栅极多晶硅41的工艺是先淀积一层多晶硅41，如图3I所示；之后对多晶硅41进行回刻，回刻后多晶硅41的表面和半导体外延层2的表面相平，如图3J所示。
步骤四、如图3K所示，先采用光刻工艺形成第一光刻胶图形204对所述栅极引出沟槽203a进行保护，然后对所述栅极多晶硅41进行回刻，使回刻后所述栅极引出沟槽203a的顶部沟槽和底部沟槽中都填充有所述第二多晶硅层41a。而该回刻使所述栅极沟槽203的顶部沟槽中的所述栅极多晶硅41去除，使所述栅极多晶硅41仅填充于所述栅极沟槽203的底部。
之后去除第一光刻胶图形204，如图3L所示。
步骤五、如图3L所示，进行体结注入并进行激活扩散在各所述栅极沟槽203之间的半导体外延层2中形成体结注入层5。体结注入为全面注入，各所述栅极沟槽203外的半导体外延层2中也形成体结注入层5。
步骤六、如图3M所示，采用光刻工艺形成第二光刻胶图形205对所述器件区域外的外的半导体外延层2进行保护，使后续的源区6仅形成在各所述栅极沟槽203之间的所述体结注入层5中。
如图3N所示，进行源区注入在各所述栅极沟槽203之间的所述体结注入层5中形成源区6；所述源区6的深度大于对应的所述栅极沟槽203的顶部沟槽的深度；所述栅极多晶硅41从侧面覆盖所述体结注入层5且被所述栅极多晶硅41侧面覆盖的所述体结注入层5的表面用于形成连接所述源区6和漏区的沟道。
如图3O所示，去除第二光刻胶图形205。
步骤七、在各所述栅极沟槽203的顶部沟槽中填充第一介质层42。
本发明实施例中，采用淀积工艺同时在所述半导体外延层2表面淀积第一介质层42，所述第一介质层42完全填充各所述栅极沟槽203的顶部沟槽，且所述第一介质层42的厚度大于各所述栅极沟槽203的顶部沟槽的深度并延伸到各所述栅极沟槽203外的所述半导体外延层2和所述栅极引出沟槽203a的表面；所述栅极引出沟槽203a的表面的所述第一介质层42组成层间膜7。如图3P所示，介质层206为所述第一介质层42淀积后刻蚀前的膜，单独用标记206表示。介质层206的填充于各所述栅极沟槽203的顶部沟槽中部分组成所述第一介质层42，形成于所述栅极引出沟槽203a的表面的介质层206组成层间膜7。
步骤八、如图3S所示，以相邻两个所述栅极沟槽203的顶部沟槽的第一介质层42为自对准条件对所述半导体外延层2进行刻蚀在各所述源区6的顶部形成第一接触孔9a的沟槽209，各所述第一接触孔9a的沟槽底部穿过所述源区6并进入到所述体结注入层5中。
由于本发明实施例中由于采用所述栅极引出沟槽203a的表面的层间膜7和各所述栅极沟槽203的顶部沟槽中的所述第一介质层42同时形成的工艺，同时所述栅极引出沟槽203a的顶部的第二接触孔9b和各所述第一接触孔9a也同时形成，在介质层206淀积后到形成所述第二接触孔9b的沟槽和各所述第一接触孔9a的沟槽的集成工艺包括如下分步骤：
首先、如图3Q所示，采用光刻工艺形成第三光刻胶图形207，该第三光刻胶图形207将器件区域都打开，同时将器件区域外的所述栅极引出沟槽203a顶部的接触孔9b区域也打开从而定义出第二接触孔9b的位置。
再次、如图3R所示，以所述第三光刻胶图形207为掩模对所述介质层206进行介质层刻蚀，该介质层刻蚀将所述器件区域中位于所述栅极沟槽203顶部和所述栅极沟槽203外部的所述半导体外延层2表面的所述第一介质层42都去除，使所述器件区域中所述第一介质层42仅填充于所述栅极沟槽203的顶部沟槽中；在所述器件区域外，所述介质层刻蚀将所述第二接触孔9b区域的所述第一介质层42去除并形成沟槽208，其它区域的所述第一介质层42保留并作为层间膜7。
之后、如图3S所示，进行接触孔刻蚀，该接触孔刻蚀同时形成所述第一接触孔9a的沟槽209和所述第二接触孔9b的沟槽208。所述第二接触孔9b的沟槽208前一步的基础上进一步的加深从而穿过所述层间膜7并进入到所述第二多晶硅层41a中；其中所述第二接触孔9b的沟槽208位于所述第二多晶硅层41a中的深度小于所述栅极引出沟槽203a的顶部沟槽的深度；通过所述栅极引出沟槽203a的顶部沟槽的设置使得所述第二接触孔9b的宽度和所述栅极引出沟槽203a的底部沟槽宽度无关，从而能减少所述栅极引出沟槽203a的底部沟槽的宽度，通过减少所述栅极引出沟槽203a的底部沟槽的宽度能减小所述栅极引出沟槽203a的底部沟槽的深度，从而能提升沟槽栅功率晶体管的击穿电压。
步骤九、如图3S所示，进行接触孔注入在各所述第一接触孔9a的沟槽底部的所述体结注入层5表面形成接触孔注入层8。
步骤十、如图3R所示，在各所述第一接触孔9a的沟槽中填充金属形成所述第一接触孔9a，各所述第一接触孔9a同时引出所述源区6和所述体结注入层5。形成所述第一接触孔9a的同时在各所述第二接触孔9b的沟槽中填充金属形成所述第二接触孔9b，各所述第二接触孔9b引出所述第二多晶硅层41a和所述栅极多晶硅41。
之后，还包括在所述半导体外延层2背面形成漏区的步骤，本发明实施例中可以对所述半导体衬底1进行减薄，以减薄后的重掺杂的所述半导体衬底之间组成漏区；之后形成背面金属层引出漏极。
本发明实施例的沟槽栅功率晶体管即能适用于N型器件，也能适用于P型器件，当沟槽栅功率晶体管为N型器件时，所述半导体外延层2为半导体N型外延层，所述源区6和所述漏区的注入都为N+注入；所述体结注入为P阱注入，所述接触孔注入为P+注入。而当沟槽栅功率晶体管为P型器件时，所述半导体外延层2为半导体P型外延层，所述源区6和所述漏区的注入都为P+注入；所述体结注入为N阱注入，所述接触孔注入为N+注入。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (18)

1.一种沟槽栅功率晶体管，其特征在于，包括：
形成于半导体外延层的器件区域中的多个栅极沟槽，各所述栅极沟槽沿宽度方向平行排列，在深度方向上各所述栅极沟槽由顶部沟槽和底部沟槽叠加而成，各所述栅极沟槽的顶部沟槽的宽度大于底部沟槽的宽度从而呈T型结构；
在各所述栅极沟槽的侧面和底部表面形成有栅介质层，在各所述栅极沟槽的底部沟槽中填充有栅极多晶硅，在各所述栅极沟槽的顶部沟槽中填充有第一介质层；
在各所述栅极沟槽之间的半导体外延层中形成有体结注入层；
源区形成于各所述栅极沟槽之间的所述体结注入层中；所述源区的深度大于对应的所述栅极沟槽的顶部沟槽的深度；所述栅极多晶硅从侧面覆盖所述体结注入层且被所述栅极多晶硅侧面覆盖的所述体结注入层的表面用于形成连接所述源区和漏区的沟道；
在各所述源区的顶部形成有第一接触孔，各所述第一接触孔的沟槽由对相邻两个所述栅极沟槽的顶部沟槽的第一介质层之间的半导体外延层进行自对准刻蚀形成；各所述第一接触孔的沟槽底部穿过所述源区并进入到所述体结注入层中，且在各所述第一接触孔的沟槽底部的所述体结注入层表面形成接触孔注入层，在各所述第一接触孔的沟槽中填充有金属形成所述第一接触孔，各所述第一接触孔同时引出所述源区和所述体结注入层；形成于器件区域外的所述半导体外延层中的至少一个栅极引出沟槽，在深度方向上所述栅极引出沟槽由顶部沟槽和底部沟槽叠加而成，所述栅极引出沟槽的顶部沟槽的宽度大于底部沟槽的宽度从而呈T型结构；
在各所述栅极引出沟槽的侧面和底部表面形成有第二介质层，在所述栅极引出沟槽的顶部沟槽和底部沟槽中都填充有第二多晶硅层；
所述栅极引出沟槽和各所述栅极沟槽相连通，所述第二多晶硅层和各所述栅极多晶硅都接触连接；
在所述第二多晶硅层的顶部形成有第二接触孔，所述第二接触孔穿过形成于所述栅极引出沟槽顶部的层间膜并进入到所述第二多晶硅层中且所述第二接触孔位于所述第二多晶硅层中的深度小于所述栅极引出沟槽的顶部沟槽的深度；所述第二接触孔的沟槽的位置采用光刻工艺定义，通过所述栅极引出沟槽的顶部沟槽的设置使得所述第二接触孔的宽度和所述栅极引出沟槽的底部沟槽宽度无关，从而能减少所述栅极引出沟槽的底部沟槽的宽度，通过减少所述栅极引出沟槽的底部沟槽的宽度能减小所述栅极引出沟槽的底部沟槽的深度，从而能提升沟槽栅功率晶体管的击穿电压。
2.如权利要求1所述的沟槽栅功率晶体管，其特征在于：所述栅极引出沟槽的底部沟槽的宽度大于等于所述栅极沟槽的底部沟槽的宽度，所述栅极引出沟槽的底部沟槽的深度大于等于所述栅极沟槽的底部沟槽的深度，所述栅极引出沟槽的顶部沟槽的宽度大于等于所述栅极沟槽的顶部沟槽的宽度，所述栅极引出沟槽的顶部沟槽的深度大于等于所述栅极沟槽的顶部沟槽的深度。
3.如权利要求2所述的沟槽栅功率晶体管，其特征在于：所述栅极引出沟槽和所述栅极沟槽采用相同的工艺同时形成。
4.如权利要求3所述的沟槽栅功率晶体管，其特征在于：所述栅介质层和所述第二介质层都为氧化层且采用相同的工艺同时形成，所述栅极多晶硅和所述第二多晶硅层采用相同的工艺同时形成。
5.如权利要求1所述的沟槽栅功率晶体管，其特征在于：所述半导体外延层形成于半导体衬底表面。
6.如权利要求5所述的沟槽栅功率晶体管，其特征在于：所述半导体衬底为硅衬底，所述半导体外延层为硅外延层。
7.如权利要求1所述的沟槽栅功率晶体管，其特征在于：所述漏区形成于所述半导体外延层背面。
8.如权利要求1所述的沟槽栅功率晶体管，其特征在于：沟槽栅功率晶体管为N型器件，所述半导体外延层为半导体N型外延层，所述源区和所述漏区都由N+区组成；所述体结注入层由P阱组成，所述接触孔注入层由P+区组成。
9.如权利要求1所述的沟槽栅功率晶体管，其特征在于：沟槽栅功率晶体管为P型器件，所述半导体外延层为半导体P型外延层，所述源区和所述漏区都由P+区组成；所述体结注入层由N阱组成，所述接触孔注入层由N+区组成。
10.一种沟槽栅功率晶体管的制造方法，其特征在于，包括如下步骤：
步骤一、采用光刻刻蚀工艺在半导体外延层的器件区域中形成多个栅极沟槽，各所述栅极沟槽沿宽度方向平行排列，在深度方向上各所述栅极沟槽由顶部沟槽和底部沟槽叠加而成，各所述栅极沟槽的顶部沟槽的宽度大于底部沟槽的宽度从而呈T型结构；
步骤二、在各所述栅极沟槽的侧面和底部表面形成栅介质层；
步骤三、在各所述栅极沟槽中填充栅极多晶硅，所述栅极多晶硅将所述栅极沟槽完全填充；
步骤四、对所述栅极多晶硅进行回刻，该回刻使所述栅极沟槽的顶部沟槽中的所述栅极多晶硅去除，使所述栅极多晶硅仅填充于所述栅极沟槽的底部沟槽；
步骤五、进行体结注入并进行激活扩散在各所述栅极沟槽之间的半导体外延层中形成体结注入层；
步骤六、进行源区注入在各所述栅极沟槽之间的所述体结注入层中形成源区；所述源区的深度大于对应的所述栅极沟槽的顶部沟槽的深度；所述栅极多晶硅从侧面覆盖所述体结注入层且被所述栅极多晶硅侧面覆盖的所述体结注入层的表面用于形成连接所述源区和漏区的沟道；
步骤七、在各所述栅极沟槽的顶部沟槽中填充第一介质层；
步骤八、以相邻两个所述栅极沟槽的顶部沟槽的第一介质层为自对准条件对所述半导体外延层进行刻蚀在各所述源区的顶部形成第一接触孔的沟槽，各所述第一接触孔的沟槽底部穿过所述源区并进入到所述体结注入层中；
步骤九、进行接触孔注入在各所述第一接触孔的沟槽底部的所述体结注入层表面形成接触孔注入层；
步骤十、在各所述第一接触孔的沟槽中填充金属形成所述第一接触孔，各所述第一接触孔同时引出所述源区和所述体结注入层；
步骤一中还包括同时在器件区域外的所述半导体外延层中形成至少一个栅极引出沟槽的步骤，在深度方向上所述栅极引出沟槽由顶部沟槽和底部沟槽叠加而成，所述栅极引出沟槽的顶部沟槽的宽度大于底部沟槽的宽度从而呈T型结构；
所述栅极引出沟槽位于所述栅极沟槽外部的所述半导体外延层中且所述栅极引出沟槽和各所述栅极沟槽相连通；
步骤二中在各所述栅极引出沟槽的侧面和底部表面也同时形成栅介质层，令该栅介质层为第二介质层；
步骤三中在各所述栅极引出沟槽中也同时完全填充所述栅极多晶硅，由填充于所述栅极引出沟槽中的所述栅极多晶硅组成第二多晶硅层；
步骤四中先采用光刻工艺形成第一光刻胶图形对所述栅极引出沟槽进行保护，然后对所述栅极多晶硅进行回刻，使回刻后所述栅极引出沟槽的顶部沟槽和底部沟槽中都填充有所述第二多晶硅层；
步骤五中进行全面的体结注入，使各所述栅极沟槽外的半导体外延层中也形成体结注入层；
步骤六中采用光刻工艺形成第二光刻胶图形对所述器件区域外的外的半导体外延层进行保护，使所述源区仅形成在各所述栅极沟槽之间的所述体结注入层中；
步骤七中采用淀积工艺同时在所述半导体外延层表面淀积第一介质层，所述第一介质层完全填充各所述栅极沟槽的顶部沟槽，且所述第一介质层的厚度大于各所述栅极沟槽的顶部沟槽的深度并延伸到各所述栅极沟槽外的所述半导体外延层和所述栅极引出沟槽的表面；
步骤八同时采用光刻形成第三光刻胶图形，所述第三光刻胶图形在所述栅极引出沟槽的顶部定义出第二接触孔的位置，所述器件区域全部打开；之后对所述第一介质层进行介质层刻蚀，该介质层刻蚀将所述器件区域中位于所述栅极沟槽顶部和所述栅极沟槽外部的所述半导体外延层表面的所述第一介质层都去除，使所述器件区域中所述第一介质层仅填充于所述栅极沟槽的顶部沟槽中；在所述器件区域外，所述介质层刻蚀将所述第二接触孔区域的所述第一介质层去除，其它区域的所述第一介质层保留并作为层间膜；之后进行接触孔刻蚀，该接触孔刻蚀同时形成所述第一接触孔的沟槽和所述第二接触孔的沟槽；所述第二接触孔的沟槽穿过形成于所述栅极引出沟槽顶部的层间膜并进入到所述第二多晶硅层中且所述第二接触孔的沟槽位于所述第二多晶硅层中的深度小于所述栅极引出沟槽的顶部沟槽的深度；通过所述栅极引出沟槽的顶部沟槽的设置使得所述第二接触孔的宽度和所述栅极引出沟槽的底部沟槽宽度无关，从而能减少所述栅极引出沟槽的底部沟槽的宽度，通过减少所述栅极引出沟槽的底部沟槽的宽度能减小所述栅极引出沟槽的底部沟槽的深度，从而能提升沟槽栅功率晶体管的击穿电压；
步骤十中形成所述第一接触孔的同时在各所述第二接触孔的沟槽中填充金属形成所述第二接触孔，各所述第二接触孔引出所述第二多晶硅层和所述栅极多晶硅。
11.如权利要求10所述的沟槽栅功率晶体管的制造方法，其特征在于：步骤一中形成具有T型结构的所述栅极沟槽包括如下分步骤：
步骤11、在所述半导体外延层表面形成硬质掩模层；
步骤12、采用光刻工艺同时定义出所述栅极沟槽的形成区域和所述栅极引出沟槽的形成区域；
步骤13、对所述硬质掩模层进行刻蚀将所述栅极沟槽的形成区域和所述栅极引出沟槽的形成区域的所述硬质掩模层都去除；
步骤14、以所述硬质掩模层为掩模对所述栅极沟槽的形成区域和所述栅极引出沟槽的形成区域的所述半导体外延层进行第一次沟槽刻蚀，所述第一次沟槽刻蚀在所述栅极沟槽的形成区域形成的沟槽宽度和所述栅极沟槽的底部沟槽宽度相同、所述第一次沟槽刻蚀在所述栅极引出沟槽的形成区域形成的沟槽宽度和所述栅极引出沟槽的底部沟槽宽度相同；
步骤15、对所述硬质掩模层进行湿法腐蚀，该湿法腐蚀将所述硬质掩模层的开口扩大所述栅极沟槽的顶部沟槽所需的宽度；
步骤16、以开口扩大后的所述硬质掩模层为掩模对所述栅极沟槽的形成区域和所述栅极引出沟槽的形成区域的所述半导体外延层进行第二次沟槽刻蚀，所述第二次沟槽刻蚀形成具有T型结构的所述栅极沟槽和所述栅极引出沟槽。
12.如权利要求10或11所述的沟槽栅功率晶体管的制造方法，其特征在于：所述栅极引出沟槽的底部沟槽的宽度大于等于所述栅极沟槽的底部沟槽的宽度，所述栅极引出沟槽的底部沟槽的深度大于等于所述栅极沟槽的底部沟槽的深度，所述栅极引出沟槽的顶部沟槽的宽度大于等于所述栅极沟槽的顶部沟槽的宽度，所述栅极引出沟槽的顶部沟槽的深度大于等于所述栅极沟槽的顶部沟槽的深度。
13.如权利要求10所述的沟槽栅功率晶体管的制造方法，其特征在于：所述栅介质层和所述第二介质层都为氧化层且采用氧化工艺同时形成。
14.如权利要求10所述的沟槽栅功率晶体管的制造方法，其特征在于：所述半导体外延层形成于半导体衬底表面。
15.如权利要求14所述的沟槽栅功率晶体管的制造方法，其特征在于：所述半导体衬底为硅衬底，所述半导体外延层为硅外延层。
16.如权利要求10所述的沟槽栅功率晶体管的制造方法，其特征在于：还包括在所述半导体外延层背面形成漏区的步骤。
17.如权利要求10所述的沟槽栅功率晶体管的制造方法，其特征在于：沟槽栅功率晶体管为N型器件，所述半导体外延层为半导体N型外延层，所述源区和所述漏区的注入都为N+注入；所述体结注入为P阱注入，所述接触孔注入为P+注入。
18.如权利要求10所述的沟槽栅功率晶体管的制造方法，其特征在于：沟槽栅功率晶体管为P型器件，所述半导体外延层为半导体P型外延层，所述源区和所述漏区的注入都为P+注入；所述体结注入为N阱注入，所述接触孔注入为N+注入。
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