CN105164812A - 半导体装置以及半导体装置的制造方法 - Google Patents

半导体装置以及半导体装置的制造方法 Download PDF

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Abstract

本发明涉及半导体装置以及半导体装置的制造方法。半导体装置具有：第一导电型的接触区域、第二导电型的主体区域、第一导电型的漂移区域、沟槽、绝缘膜、栅电极以及第二导电型的浮置区域。沟槽从半导体基板的表面贯通接触区域以及主体区域而形成，其底部位于漂移区域内。绝缘膜覆盖沟槽的内面。栅电极以被绝缘膜覆盖的状态收纳于沟槽内。浮置区域设置于漂移区域内的比沟槽的底部深的位置，并且与沟槽的底部相邻。浮置区域具有与沟槽的底部相邻的第一层以及设置于比第一层深的位置的第二层。第一层的宽度宽于第二层的宽度。

Description

半导体装置以及半导体装置的制造方法
技术领域
本说明书所公开的技术涉及半导体装置以及其制造方法。
背景技术
例如，在日本专利公开公报2005－116822号(以下，称为专利文献1)公开了具有沟槽栅极构造的半导体装置。该半导体装置具有n型的源极区域、p型的主体区域、n型的漂移区域、n型的漏极区域、沟槽、栅电极、以及p型的浮置区域。源极区域设置于半导体基板的表面侧。主体区域设置于源极区域的下侧。漂移区域设置于主体区域的下侧。漏极区域设置于漂移区域的下侧。沟槽从半导体基板的表面贯通源极区域以及主体区域而形成，其底部位于漂移区域。栅电极以被绝缘膜覆盖的状态收纳于沟槽内。浮置区域设置于沟槽的正下方。
在专利文献1的半导体装置中，在栅极电压截止时，耗尽层从主体区域与漂移区域之间的pn结部位开始扩散，并且，耗尽层也从浮置区域与漂移区域之间的pn结部位开始扩散。即，在专利文献1的半导体装置中，通过具有浮置区域，促进漂移区域的耗尽，实现了源极-漏极间的高耐压化。
如果将浮置区域形成到漂移区域内的较深的位置，则耗尽层被形成到漂移区域的较深的位置，所以电场缓和效应变高。为了将浮置区域形成到较深的位置，需要用高能量将杂质注入沟槽。在用高能量注入杂质的情况下，为了抑制向沟槽的侧面注入杂质，而需要用厚的保护膜覆盖沟槽的侧面。然而，若用厚的保护膜覆盖沟槽的侧面，则存在杂质未被充分注入到例如沟槽底部的周边部(以下称为角落部)附近，浮置区域整体的宽度变窄的情况。在该情况下，存在角落部附近的电场集中不被缓和，半导体装置的耐压降低的情况。
另一方面，如果形成宽度较宽的浮置区域，则能够缓和角落部附近的电场集中，能够促进半导体装置的高耐压化。为了形成宽度较宽的浮置区域，在将杂质注入沟槽时，无法用厚的保护膜覆盖沟槽的侧面。然而，若用薄的保护膜覆盖沟槽的侧面，则为了抑制注入的杂质对沟槽侧面的损伤，需要用低能量注入杂质。因此，无法将浮置区域形成到漂移区域内的较深的位置，浮置区域整体的深度变浅。其结果，耗尽层未形成到漂移区域的较深的位置，无法提高半导体装置的耐压。
发明内容
在本说明书中，提供一种与以往的构成相比，能够保护沟槽的侧面，并且提高半导体装置整体的耐压的半导体装置。
本说明书公开的半导体装置具有第一导电型的接触区域、第二导电型的主体区域、第一导电型的漂移区域、沟槽、绝缘膜、栅电极以及第二导电型的浮置区域。接触区域设置于半导体基板的表面侧。主体区域设置于比接触区域深的位置，并且与接触区域相邻。漂移区域设置于比主体区域深的位置，并且通过主体区域与接触区域分离。沟槽从半导体基板的表面贯通接触区域以及主体区域而形成，其底部位于漂移区域内。绝缘膜覆盖沟槽的内面。栅电极以被绝缘膜覆盖的状态收纳于沟槽内。浮置区域设置于漂移区域内的比沟槽的底部深的位置，并且与沟槽的底部相邻。浮置区域具有与沟槽的底部相邻的第一层以及设置于比第一层深的位置的第二层。第一层的宽度宽于第二层的宽度。这里，所谓“第一层(第二层)的宽度”是指俯视半导体基板时与沟槽的长边方向正交的方向的长度(尺寸)。
在上述半导体装置中，浮置区域具有与沟槽的底部相邻的第一层、以及形成于比第一层深的位置的第二层。第一层的宽度宽于第二层的宽度。因此，能够缓和电场向沟槽底部的周边部(角落部)附近的集中。另外，第一层与第二层比较，在漂移区域的较浅位置形成，所以即使扩宽第一层的宽度也能够抑制对沟槽侧面的损伤。并且，在上述的半导体装置中，浮置区域具有设置于比第一层深的位置的第二层。因此，能够将耗尽层形成到漂移区域的较深的位置。另一方面，因为第二层的宽度比第一层的宽度窄，所以即使将第二层形成到漂移区域的较深的位置，也能够抑制对沟槽侧面的损伤。因此，能够保护沟槽的侧面，并且提高半导体装置整体的耐压。
并且，本说明书公开新的半导体装置的制造方法。本说明书公开的半导体装置的制造方法具有：沟槽形成工序、第一杂质注入工序、保护膜形成工序以及第二杂质形成工序。在沟槽形成工序中，形成从半导体基板的表面向深度方向延伸的沟槽。在第一杂质注入工序中，利用第一注入能量向所形成的沟槽的底部注入第二导电型的杂质。在保护膜形成工序中，在向沟槽的底部注入了第二导电型的杂质之后，形成覆盖沟槽的至少侧面的保护膜。在第二杂质注入工序中，在形成了保护膜之后，还利用比第一注入能量大的第二注入能量向沟槽的底部注入第二导电型的杂质。在第一杂质注入工序中，以所形成的沟槽的至少侧面未形成保护膜的状态、或者在所形成的沟槽的至少侧面形成有厚度比通过保护膜形成工序形成的保护膜薄的保护膜的状态，注入第二导电型的杂质。
根据上述方法，在第一杂质注入工序中，能够形成与通过第二杂质注入工序形成的杂质的层(上述第二层)相比，宽度宽、深度浅的杂质层(上述第一层)。在第二杂质注入工序中，能够形成与通过第一杂质注入工序形成的杂质层(第一层)相比，宽度窄、深度深的杂质的层(第二层)。即，根据该方法，能够制造之前说明的本说明书中公开的半导体装置。
附图说明
图1是第一实施例的半导体装置10的概略剖视图。
图2是对半导体装置10的制造工序进行说明的剖视图(1)。
图3是对半导体装置10的制造工序进行说明的剖视图(2)。
图4是对半导体装置10的制造工序进行说明的剖视图(3)。
图5是对半导体装置10的制造工序进行说明的剖视图(4)。
图6是对半导体装置10的制造工序进行说明的剖视图(5)。
图7是对半导体装置10的制造工序进行说明的剖视图(6)。
图8是对第二实施例的半导体装置10的制造工序进行说明的剖视图(1)。
图9是对第二实施例的半导体装置10的制造工序进行说明的剖视图(2)。
图10是第三实施例的半导体装置100的概略剖视图。
图11是第四实施例的半导体装置200的概略剖视图。
具体实施方式
以下列举说明的实施例的主要特征。此外，以下所记载的技术要素是分别独立的技术要素，单独地或者通过各种组合发挥技术的实用性，并不局限于申请时权利要求记载的组合。
(特征1)第一层的宽度也可以与沟槽底部的宽度相同或者比沟槽底部的宽度宽。在该情况下，能够在角落部附近形成第一层，所以能够有效地抑制在角落部附近电场集中。
(特征2)第二层的宽度也可以与沟槽底部的宽度相同或者比沟槽底部的宽度窄。在该情况下，抑制了耗尽层向横向扩散，所以能够减少导通电阻。
(特征3)保护膜也可以是通过对半导体基板的表面进行氧化而形成的牺牲氧化膜。也可以在利用第二注入能量注入了第二导电型的杂质之后，还具有除去牺牲氧化膜的牺牲氧化膜除去工序。根据该构成，保护膜是通过对半导体基板的表面进行氧化而形成的牺牲氧化膜，所以在第一杂质注入工序中注入了杂质的结果，即使在沟槽的侧面等产生了由于杂质而引起的损伤的情况下，也能够使损伤位置包含在牺牲氧化膜内。因此，通过除去牺牲氧化膜，由于杂质引起的损伤难以残留在沟槽的侧面等。能够抑制制造出的半导体装置的栅极阈值电压上升这一情况。
(第一实施例)
图1所示的半导体装置10由主要由SiC构成的半导体基板11、各种电极、绝缘膜、金属布线等构成。本实施例的半导体装置10是纵型的MOSFET。在图1中，省略设置于半导体基板11的上表面侧以及下表面侧的绝缘膜、电极等的图示。
如图1所示，在半导体基板11形成有源极区域20、主体区域22、漂移区域24、漏极区域26、沟槽12、栅极绝缘膜14、栅电极16以及浮置区域30。
源极区域20形成于在半导体基板11的表面露出的范围。源极区域20是n型，其杂质浓度高。源极区域20的表面与表面电极(省略图示)欧姆连接。
主体区域22设置于比源极区域20深的位置，并且与源极区域20相邻。主体区域22在比沟槽12的下端部浅的范围形成。主体区域22是p型。
漂移区域24设置于比主体区域22深的位置。漂移区域24通过主体区域22与源极区域20分离。漂移区域24是n型，其杂质浓度低。
漏极区域26设置于比漂移区域24深的位置。漏极区域26是n型，其杂质浓度高。漏极区域26的背面与未图示的背面电极欧姆连接。
沟槽12从半导体基板11的上表面贯通源极区域20以及主体区域22而形成。沟槽12的深度方向的下端部从主体区域22的下端部向漂移区域24内突出。在本实施例中，沟槽12的开口部的宽度形成为比沟槽12的底部12a的宽度宽。即，沟槽12形成为其宽度朝向底部12a变窄的锥状。通过沟槽12形成为锥状，沟槽12的肩部(沟槽12的开口部附近)处的电场集中容易被缓和，能够实现高耐压化。另外，通过沟槽12形成为锥状，也有在沟槽12内形成栅电极16时难以形成空隙这样的优点。此外，所谓“沟槽12的宽度”是指俯视半导体基板11时与沟槽12的长边方向正交的方向(图1中横方向)的长度(尺寸)。以下，在本说明书中称为“宽度”的情况下，是指相同方向上的长度。
栅极绝缘膜14覆盖沟槽12的内面。栅电极16以被栅极绝缘膜14覆盖的状态收纳于沟槽12内。栅电极16其上表面被绝缘层(省略图示)覆盖，与表面电极(省略图示)绝缘。但是，在其他位置，栅电极与未图示的栅极布线连接。
浮置区域30设置于比沟槽12的底部12a深的位置，并且，与沟槽12的底部相邻。浮置区域30是p型。浮置区域30具有与沟槽12的底部12a相邻的第一层32、以及设置于比第一层32深的位置的第二层34。如图所示，第一层32的宽度比第二层34的宽度宽。另外，在本实施例中，第一层32的宽度与沟槽12的底部12a的宽度几乎相同。
以上，对本实施例的半导体装置10的构成进行了说明。按照上述，在本实施例的半导体装置10中，浮置区域30具有与沟槽12的底部12a相邻的第一层32。第一层32的宽度比第二层34的宽度宽。另外，第一层32的宽度与沟槽12的底部12a的宽度几乎相同。因此，到漂移区域内的较深的位置具有浮置区域，另一方面，与浮置区域整体的宽度窄的以往的构成相比，能够缓和电场向沟槽12的底部12a的周边部(以下称为“角落部”)附近的集中。另外，第一层32与第二层34比较，形成于漂移区域24的较浅的位置，所以即使扩宽第一层32的宽度也能够抑制对沟槽12侧面的损伤。另外，在本实施例的半导体装置10中，浮置区域30具有设置于比第一层32深的位置的第二层34。因此，具有宽度较宽的浮置区域，另一方面，与浮置区域整体的深度较浅的以往的构成相比，能够将耗尽层形成到漂移区域24的较深的位置。另一方面，因为第二层34的宽度比第一层32的宽度窄，所以即使将第二层34形成到漂移区域24的较深的位置，也能够抑制对沟槽12侧面的损伤。因此，能够保护沟槽12的侧面，并且提高半导体装置10整体的耐压。
接着，对本实施例的半导体装置10的制造方法进行说明。首先，如图2所示，准备设置源极区域20、主体区域22、以及漂移区域24的半导体基板11。接下来，在半导体基板11的整个表面形成氧化膜40(参照图3)。氧化膜40能够通过CVD法形成。在形成了氧化膜40之后，除去与形成沟槽12的部分对应的部分的氧化膜40。接下来，如图3所示，将残留在半导体基板11的表面的氧化膜40作为掩模来对半导体基板11进行干式蚀刻，形成沟槽12。此时，沟槽12形成为其宽度朝向底部12a变窄的锥状。
接下来，如图4所示，在半导体基板11的表面残留着氧化膜40的状态下，用第一注入能量将p型杂质注入到沟槽12的底部12a。第一注入能量是比后述的第二注入能量(参照图6)低的能量。在本实施例中，在该时刻，在沟槽12的内侧未形成保护膜(牺牲氧化膜等)。因此，与沟槽12的底部12a(包括角落部)相邻的漂移区域24内注入有p型杂质，形成了p型区域50。按照上述，第一注入能量是比后述的第二注入能量低的能量，所以p型区域50在与沟槽12的底部12a相邻的漂移区域24内的比较浅的范围形成。另外，沟槽12形成为宽度朝向底部12a变窄的锥状，所以在源极区域20、主体区域22、以及漂移区域24中，与沟槽12的侧面相邻的部分也注入有p型杂质，形成了p型区域50。但是，第一注入能量是低能量，所以p型区域50不会从沟槽12的侧面形成到较深的位置。此外，在半导体基板11的表面形成有氧化膜40，所以未注入p型杂质。
接下来，如图5所示，在沟槽12的内面形成牺牲氧化膜60。牺牲氧化膜60能够通过公知的任意的牺牲氧化法(湿氧化法、干氧化法等)形成。由此，在与沟槽12的侧面相邻的部分所形成的p型区域50被氧化，成为牺牲氧化膜60的一部分。另外，在与沟槽12的底部12a相邻的部分所形成的p型区域50也被氧化，成为牺牲氧化膜60的一部分。另外，若对半导体基板11进行氧化来形成牺牲氧化膜60，则半导体基板11的体积在氧化后比在氧化前大。因此，牺牲氧化膜60的内面与形成有牺牲氧化膜60之前的沟槽12(参照图3)的内面相比，位于靠沟槽12的中心。
接下来，如图6所示，在形成了牺牲氧化膜60的状态下，用第二注入能量将p型的杂质注入到沟槽12的底部12a。第二注入能量是比上述第一注入能量高的能量。因此，p型杂质被注入到漂移区域24内比p型区域50深的位置，形成p型区域70。但是，沟槽12的内面(侧面)被厚的牺牲氧化膜60覆盖，所以注入有p型杂质的范围比图4中注入p型杂质时窄。因此，所形成的p型区域70的宽度比p型区域50窄。相同地，沟槽12的侧面被牺牲氧化膜60覆盖，所以在源极区域20、主体区域22、以及漂移区域24中与沟槽12的侧面相邻的部分几乎没有注入p型杂质。因此，在与沟槽12的侧面相邻的部分几乎没有形成p型区域70。此外，在该情况下，在半导体基板11的表面也形成有氧化膜40，所以p型杂质不会注入到半导体基板11的表面。
接下来，如图7所示，除去半导体基板11表面的氧化膜40、和沟槽12内面的牺牲氧化膜60。氧化膜40以及牺牲氧化膜60能够通过基于氟酸溶液的湿式蚀刻除去。通过除去牺牲氧化膜60，沟槽12的内面露出。即，形成于沟槽12的侧面的p型区域50也与牺牲氧化膜60一起被除去。沟槽12的内面由于包含于牺牲氧化膜60的一部分的部分被除去，从而位于比最初形成的沟槽12的内面(参照图3)靠外侧的位置。
之后，进行热扩散处理。其结果，由形成于漂移区域24内的p型区域50以及p型区域70形成了图1的浮置区域30。p型区域50、70分别相当于图1的第二层34以及第一层32。
之后，在沟槽12的内面形成栅极绝缘膜14，在栅极绝缘膜14的内侧形成栅电极16。并且，在半导体基板11的表面形成规定的表面构造(表面电极等)。并且，研磨半导体基板11的背面来使半导体基板11薄板化，向半导体基板11的背面注入n型杂质来形成漏极区域26。之后，若在半导体基板11的背面形成规定的背面构造(背面电极等)，则图1所示的半导体装置10完成。
以上，对本实施例的半导体装置10的制造方法进行了说明。如图4所示，通过用第一注入能量注入p型杂质，能够形成与图1的第一层32对应的p型区域50。另外，如图6所示，通过用第二注入能量注入p型杂质，能够形成与图1的第二层34对应的p型区域70。p型区域50与p型区域70相比，宽度宽且深度浅。另一方面，p型区域70与p型区域50相比，宽度窄但深度深。p型区域50、70这样形成的理由如上所述。因此，根据本实施例的制造方法，能够制造上述本实施例的半导体装置10。
另外，在本实施例的制造方法中，如图5所示，在用第一注入能量注入了p型杂质之后，在沟槽12的内面形成牺牲氧化膜60。在牺牲氧化膜60中包含有在与沟槽12的侧面相邻的部分形成的p型区域50。之后，如图7所示，在用第二注入能量注入了p型杂质之后，除去牺牲氧化膜60。由此，在沟槽12的侧面形成的p型区域50与牺牲氧化膜60一起被除去。即，p型杂质(由于p型杂质引起的损伤)难以残留在沟槽12的侧面。因此，能够抑制制造出的半导体装置10的栅极阈值电压上升这一情况。
对本实施例与权利要求书的记载的对应关系进行说明。源极区域20是“接触区域”的一个例子。利用图3进行了说明的形成沟槽12的工序是“沟槽形成工序”的一个例子。利用图4进行了说明的注入p型杂质的工序是“第一杂质注入工序”的一个例子。利用图5进行了说明的形成牺牲氧化膜60的工序是“保护膜形成工序”的一个例子。利用图6进行了说明的注入p型的杂质的工序是“第二杂质注入工序”的一个例子。利用图7进行了说明的除去氧化膜40以及牺牲氧化膜60的工序是“牺牲氧化膜除去工序”的一个例子。
(第二实施例)
对于第二实施例，以与第一实施例不同的点为中心进行说明。在本实施例中，半导体装置10的构成也与第一实施例几乎相同。在本实施例中，半导体装置10的制造方法的一部分与第一实施例不同。在第一实施例中，如图4所示，用第一注入能量将p型杂质注入到沟槽12的底部12a的情况下，在沟槽12的内侧未形成保护膜(牺牲氧化膜等)。与此相对，在本实施例中，如图8所示，在用第一注入能量将p型杂质注入到沟槽12的底部12a时，在沟槽12的内面预先形成有氧化膜80，在这一点与第一实施例不同。
图8所示的氧化膜80是通过CVD法形成的氧化膜。氧化膜80的厚度比之后形成的氧化膜90(参照图9)的厚度薄。在本实施例中，若用第一注入能量注入p型杂质，则注入的杂质的一部分通过厚度薄的氧化膜80。因此，p型杂质被注入到与沟槽12的底部12a(包括角落部)相邻的漂移区域24内，与第一实施例几乎相同地形成有p型区域50。另一方面，沟槽12的侧面被氧化膜80覆盖，所以在源极区域20、主体区域22、以及漂移区域24中与沟槽12的侧面相邻的部分几乎没有注入p型杂质。
接下来，如图9所示，不除去氧化膜80，通过CVD法，从氧化膜80上进一步形成厚的氧化膜90。之后，与图6的情况相同地，用第二注入能量注入p型杂质。其结果，与图6的情况相同地，形成有p型区域70。之后，与图7的情况相同地，除去氧化膜40以及氧化膜90。其以后的各处理与第一实施例相同。
本实施例的制造方法的情况也与第一实施例相同地，能够制造与图1的半导体装置10相同的半导体装置。在本实施例中，利用图9进行了说明的注入p型杂质的工序是“第一杂质注入工序”的一个例子。利用图10进行了说明的形成氧化膜90的工序是“保护膜形成工序”的一个例子。
(第三实施例)
对于第三实施例，以与第一实施例不同的点为中心进行说明。如图10所示，本实施例的半导体装置100的浮置区域30的第一层132的构成与第一实施例不同。在第一实施例中，第一层32的宽度与沟槽12的底部12a的宽度几乎相同地形成。与此相对，在本实施例中，第一层132的宽度形成为比沟槽12的底部12a的宽度宽。因此，在本实施例的半导体装置100中，能够在沟槽12的角落部附近配置第一层132，能够有效地抑制在角落部附近电场集中这一情况。
本实施例的半导体装置100的制造方法基本上与上述第一实施例的制造方法共通。但是，在本实施例中，在用第一注入能量将p型杂质注入到时沟槽12的底部12a，不仅对于沟槽12的底部12a垂直地注入杂质(参照图4)，还对于沟槽12的底部12a斜向地注入杂质，在这一点与第一实施例的方法不同。其结果，在本实施例中，p型区域在比沟槽12的底部12a的宽度的范围宽的范围形成。此外，若也对于沟槽12的底部12a斜向地注入杂质，则在沟槽12的侧面注入p型杂质而形成p型区域。但是，在本实施例中，与第一实施例相同地，之后在沟槽12的内面形成牺牲氧化膜60(参照图5)，用第二注入能量注入了p型杂质之后(参照图6)，除去牺牲氧化膜60，从而在沟槽12的侧面形成的p型区域与牺牲氧化膜60一起被除去(参照图7)。因此，p型杂质(由于p型杂质引起的损伤)难以残留在沟槽12的侧面。
(第四实施例)
对于第四实施例，以与第一实施例不同的点为中心进行说明。如图11所示，本实施例的半导体装置200也是浮置区域30的第一层232的构成与第一实施例不同。在本实施例中，第一层232的宽度形成为比沟槽12的底部12a的宽度窄。因此，在本实施例的半导体装置200中，耗尽层向横向的扩散被抑制，所以能够减少导通电阻。
本实施例的半导体装置100的制造方法基本上与上述第二实施例的制造方法共通。但是，在本实施例中，在用第一注入能量将p型杂质注入到沟槽12的底部12a时，在沟槽12的内面(至少侧面)预先形成的氧化膜的厚度比图8的氧化膜80厚，在这一点与第一实施例不同。其结果，在本实施例中，用第一注入能量将p型杂质注入到沟槽12的底部12a，从而p型区域在比沟槽12的底部12a的宽度的范围窄的范围形成。之后，与第二实施例相同地，如图9所示，不除去已经形成于沟槽12内的氧化膜，而是进一步形成厚的氧化膜90，用第二注入能量注入p型的杂质。之后的各处理与第二实施例相同。
以上，对本说明书所公开的技术的具体例进行了详细说明，但这些不过是例示，并不限定权利要求的范围。权利要求书所记载的技术中包含有对以上例示的具体例进行了各种变形、变更后的技术。例如，也可以采用以下的变形例。
(变形例1)在上述的各实施例中，半导体装置10(100、200)均形成于主要由SiC构成的半导体基板11。并不局限于此，半导体装置10(100、200)也可以形成于主要由Si构成的半导体基板11。
(变形例2)在上述的各实施例中，对半导体装置10(100、200)是MOSFET的情况进行了说明。并不局限于此，也能够将本说明书中公开的技术应用于半导体装置是IGBT(InsulatedGateBipolarTransistor：绝缘栅双极晶体管)的情况。
(变形例3)在上述的第一实施例中，如图5所示，牺牲氧化膜60在沟槽12内面(侧面以及底面12a)的整个面形成，但牺牲氧化膜60的形成场所并不局限于此，如果以至少覆盖沟槽12的侧面的方式形成，则可以在任意的场所形成。
另外，在本说明书或者附图中说明的技术要素单独地或者通过各种组合来发挥技术实用性，并不局限于申请时权利要求记载的组合。另外，本说明书或者附图中例示的技术同时实现多个目的，通过实现其中一个目的，能够具有技术实用性。

Claims (5)

1.一种半导体装置，其特征在于，具有：
第一导电型的接触区域，其设置于半导体基板的表面侧；
第二导电型的主体区域，其设置于比接触区域深的位置，并且与接触区域相邻；
第一导电型的漂移区域，其设置于比主体区域深的位置，并且通过主体区域与接触区域分离；
沟槽，其从半导体基板的表面贯通接触区域以及主体区域而形成，并且所述沟槽的底部位于漂移区域内；
绝缘膜，其覆盖沟槽的内面；
栅电极，其以被绝缘膜覆盖的状态收纳于沟槽内；以及
第二导电型的浮置区域，其设置于漂移区域内的比沟槽的底部深的位置，并且与沟槽的底部相邻，
浮置区域具有与沟槽的底部相邻的第一层以及设置于比第一层深的位置的第二层，第一层的宽度宽于第二层的宽度。
2.根据权利要求1所述的半导体装置，其特征在于，
第一层的宽度与沟槽的底部的宽度相同或者宽于沟槽的底部的宽度。
3.根据权利要求1所述的半导体装置，其特征在于，
第一层的宽度与沟槽的底部的宽度相同或者窄于沟槽的底部的宽度。
4.一种半导体装置的制造方法，用于制造半导体装置，其特征在于，具有：
沟槽形成工序，形成从半导体基板的表面向深度方向延伸的沟槽；
第一杂质注入工序，利用第一注入能量向所形成的沟槽的底部注入第二导电型的杂质；
保护膜形成工序，在向沟槽的底部注入了第二导电型的杂质之后，形成覆盖沟槽的至少侧面的保护膜；以及
第二杂质注入工序，在形成了保护膜之后，还利用比第一注入能量大的第二注入能量向沟槽的底部注入第二导电型的杂质，
在第一杂质注入工序中，以所形成的沟槽的至少侧面未形成保护膜的状态、或者在所形成的沟槽的至少侧面形成有厚度比通过保护膜形成工序形成的保护膜薄的保护膜的状态，注入第二导电型的杂质。
5.根据权利要求4所述的半导体装置的制造方法，其特征在于，
保护膜是通过对半导体基板的表面进行氧化而形成的牺牲氧化膜，
所述半导体装置的制造方法在利用第二注入能量注入了第二导电型的杂质之后，还具有除去牺牲氧化膜的牺牲氧化膜除去工序。
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