CN107437557A - 沟槽型碳化硅mosfet器件及其制备方法 - Google Patents
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Abstract
一种根据本公开实施例的SiC MOSFET器件及其制备方法，所述SiC MOSFET器件包括：N型SiC衬底，其具有N型外延层和在深度方向上形成在外延层上表面上的沟槽；形成在沟槽底部上的第一p型电场屏蔽层；在比第一p型电场屏蔽层更大的深度上形成在第一p型电场屏蔽层底部上的第二p型电场屏蔽层；形成在沟槽内表面上的绝缘层；形成在沟槽内部的栅极；形成在沟槽两侧上的源极；和形成在SiC衬底底部上的漏极。
Description
技术领域
下文描述涉及具有沟槽栅极结构的碳化硅MOSFET器件以及其制备方法。
背景技术
在半导体器件中使用碳化硅允许形成具有薄厚度、高掺杂浓度、低导通电阻和高电压的器件。特别是，垂直MOSFET(金属氧化物半导体场效应晶体管)是在衬底上形成有垂直沟槽和通过在沟槽侧面上生长氧化硅膜而形成有垂直栅极以代替水平栅极的晶体管，垂直MOSFET使用沟槽栅极且已经用作高电流功率器件。垂直MOSFET是有利于高电流和高集成度的元件。
但是，由于电场集中在具有沟槽栅极结构的SiC半导体的栅极底部，因此会劣化MOSFET器件的特性，例如导通电阻、阈值电压、击穿电压等。
在先技术文献
KR专利公开No.10-2015-0093351(名称：碳化硅MOSFET)
发明内容
以下公开内容涉及减少电场集中在具有沟槽栅极结构的SiC MOSFET的栅极底部，以便改善MOSFET器件的特性，例如，导通电阻、阈值电压、击穿电压等。
根据本公开的实施例，提供了一种SiC MOSFET器件，包括：n型SiC衬底，其具有n型外延层和在深度方向上形成在外延层上表面上的沟槽；形成在沟槽底部上的第一p型电场屏蔽层；以比第一p型电场屏蔽层更大的深度形成在第一p型电场屏蔽层底部上的第二p型电场屏蔽层；形成在沟槽内表面上的绝缘层；形成在沟槽内部的栅极；形成在沟槽两侧上的源极；和形成在SiC衬底底部上的漏极。
SiC衬底和外延层可以是p型的，第一p型电场屏蔽层和第二p型电场屏蔽层可以是n型的。
第一p型电场屏蔽层的宽度可比第二p型电场屏蔽层的宽度更长。
第一p型电场屏蔽层的掺杂浓度可大于第二p型电场屏蔽层的掺杂浓度。
根据本公开的另一实施例，提供了一种用于制备SiC MOSFET器件的方法，包括：在深度方向上在n型SiC衬底的外延层上形成沟槽；在沟槽底部上形成第一p型电场屏蔽层；在第一p型电场屏蔽层底部上形成第二p型电场屏蔽层，以具有比第一p型电场屏蔽层更深的深度；在沟槽内表面上形成绝缘层；和在其中形成有绝缘层的沟槽内部形成栅极。
SiC衬底和外延层可以是p型的，第一p型电场屏蔽层和第二p型电场屏蔽层可以是n型的。
第一p型电场屏蔽层的宽度可比第二p型电场屏蔽层的宽度更长。
第一p型电场屏蔽层的掺杂浓度可大于第二p型电场屏蔽层的掺杂浓度。
附图说明
以下，将参考附图中示出的实施例描述下文描述。为了帮助理解以下描述，在全部附图中相同参考数字表示相同元件。全部附图中示出的元件仅是为描述以下描述的目的绘示出的实施例的实例，且不用于限制以下描述的范围。
图1和图2是描述具有沟槽栅极结构的常规SiC MOSFET器件的图表。
图3是根据本公开实施例具有沟槽栅极结构的SiC MOSFET器件的图表。
图4和图5是根据图3的具有沟槽栅极结构的SiC MOSFET器件的电场屏蔽层的宽度示出的改善效应的图表。
图6和图7是根据图3的具有沟槽栅极结构的SiC MOSFET器件的电场屏蔽层的深度示出的改善效应的图表。
图8和图9是根据图3的具有沟槽栅极结构的SiC MOSFET器件的电场屏蔽层的掺杂浓度示出的改善效应的图表。
图10是根据本公开另一实施例具有沟槽栅极结构的SiC MOSFET器件的图表。
图11和图12是根据图10的具有沟槽栅极结构的SiC MOSFET器件的第二电场屏蔽层的宽度示出的改善效应的图表。
图13和图14是根据图10的具有沟槽栅极结构的SiC MOSFET器件的第二电场屏蔽层的深度示出的改善效应的图表。
图15和图16是根据图10的具有沟槽栅极结构的SiC MOSFET器件的第二电场屏蔽层的掺杂浓度示出的改善效应的图表。
图17是示出用于制备图10的具有沟槽栅极结构的SiC MOSFET器件的方法的流程图。
图18示出了图1中具有沟槽栅极结构的常规SiC MOSFET器件和图10中具有沟槽栅极结构的SiC MOSFET器件之间的特性对比。
在全部附图和具体描述中，相同参考数字表示相同元件。附图不必按照比例绘示，且为了清楚性、说明性和方便性，图中元件的相应尺寸、特性和描述可被放大。
具体实施方式
由于可存在以下描述的多种置换和实施例，因此将参考附图示出并描述某些实施例。但是，这绝不将以下描述限制为某些实施例，且应认为其包括由以下描述的想法和范围覆盖的所有置换、等价物和替换物。在本公开的全部描述中，当确定描述某一项技术会避开本公开的要点时，将省略相关的具体描述。除非另外清楚使用，单数的表达包括多数含义。
以下将参考附图更具体地描述本公开的实施例，其中不管附图标号如何，对部件给予了相同的或者相对应的相同参考数字，且省略了多余的解释。
图1和图2是用于描述具有沟槽栅极结构的常规SiC MOSFET器件的图表。将解释使用n型衬底形成的具有沟槽栅极结构的SiC MOSFET器件的实例。
参考图1，具有沟槽栅极结构的常规SiC MOSFET器件包括n型SiC衬底、在深度方向上形成在衬底上的沟槽、形成在沟槽内表面上的绝缘层、形成在沟槽侧面上的源极和形成在衬底底部上的漏极。
图2(a)和图2(b)是示出图1的具有沟槽栅极结构的常规SiC MOSFET器件在ON状态下在栅极底部上形成的电场的图表。图2(c)是用数字示出形成在栅极底部上的电场的图表。注意到，高电场集中在栅极底部，这导致对击穿电压、导通电阻、阈值电压、正向特性、寿命、可靠性等的负面影响。因此，本公开是要减轻与具有沟槽栅极结构的常规SiC MOSFET器件有关的电场集中现象。
图3是示出根据本公开实施例的具有沟槽栅极结构的SiC MOSFET器件的图表。本公开的衬底可以是p型或n型衬底，但是将解释n型衬底的实例。
参考图3，根据本公开实施例的具有改进的沟槽栅极结构的SiC MOSFET器件包括n型衬底、在深度方向上形成在衬底上的沟槽、在沟槽内表面上的绝缘层、在沟槽底部上掺杂成p型的电场屏蔽层(当使用p型衬底时，形成n型电场屏蔽层)、形成在沟槽侧面上的源极、形成在沟槽内部的栅极和形成在衬底底部上的漏极。
根据一实施例，衬底可以是通过在n型晶片上生长外延层形成的n型衬底。
根据一实施例，源极可在p基底(base)上形成为n型。
根据一实施例，可通过离子注入方法形成电场屏蔽层。
根据一实施例，绝缘层可由氧化硅、氮化硅等形成。
根据一实施例，栅极可包括TiN、WN、W、TiAl、Al、Ti、Zr、Hf、Ir、Ta、Mg和/或其他。
图4和图5是根据图3的具有沟槽栅极结构的SiC MOSFET器件的屏蔽层宽度示出的改善效应的图表。
在以下的表1中总结了根据每个电场屏蔽层宽度的阈值电压(Vth)、导通电阻(Ron)和击穿电压(BV)。
表1
图4(a)至4(c)是示出当电场屏蔽层宽度分别为1.2μm、1.1μm和1.0μm时在栅极底部上的电场的图表。图4(d)是用数字示出图4(a)至4(c)的电场的图表。注意到，当电场屏蔽层宽度是1.2μm时，电场集中现象被最大程度地减轻。
图5(a)是根据电场屏蔽层宽度示出击穿电压的图表，图5(b)是根据电场屏蔽层宽度示出阈值电压的图表，图5(c)是根据电场屏蔽层宽度示出导通电阻的图表。注意到，当电场屏蔽层宽度为1.2μm时阈值电压和击穿电压优良。
当电场屏蔽层宽度为1.2μm时，由于电场屏蔽层的拐角和沟槽的拐角彼此啮合，因此电场相对更加集中。由此，注意到，随着电场屏蔽层宽度减小，击穿电压增加。
图6和图7是根据图3的具有沟槽栅极结构的SiC MOSFET器件的电场屏蔽层深度示出的改善效应的图表。
在下表2中总结了根据电场屏蔽层深度的阈值电压(Vth)、导通电阻(Ron)和击穿电压(BV)。
表2
图6(a)至6(e)是示出电场屏蔽层深度分别为0.1μm、0.2μm、0.3μm、0.4μm、0.5μm时栅极底部上的电场的图表。图6(f)是用数字示出图6(a)至6(e)的电场的图表。注意到，当电场屏蔽层深度为0.1μm时最大程度减轻了电场集中现象。
图7(a)是根据电场屏蔽层深度示出击穿电压的图表，图7(b)是根据电场屏蔽层深度示出阈值电压的图表，图7(c)是根据电场屏蔽层深度示出导通电阻的图表。注意到，当电场屏蔽层深度是0.1μm时阈值电压和击穿电压优良。
当电场屏蔽层的深度是0.1μm时，击穿电压示出了1699V的最高值。注意到，随着电场屏蔽层的深度增加，击穿电压降低。
图8和图9是根据图3的具有沟槽栅极结构的SiC MOSFET器件的电场屏蔽层的掺杂浓度示出的改善效应的图表。
在下表3中总结了根据每个电场屏蔽层掺杂浓度的阈值电压(Vth)、导通电阻(Ron)和击穿电压(BV)。
表3
图8(a)至图8(c)是示出当电场屏蔽层的掺杂浓度分别为2E17/cm3、5E17/cm3、和7E17/cm3时栅极底部上的电场的图表。图8(d)是用数字示出图8(a)至8(c)的电场的图表。注意到，当电场屏蔽层的掺杂浓度为2E17/cm3时最大程度上减轻了电场集中现象。
图9(a)是根据电场屏蔽层掺杂浓度示出击穿电压的图表，图9(b)是根据电场屏蔽层掺杂浓度示出阈值电压的图表，图9(c)是根据电场屏蔽层掺杂浓度示出导通电阻的图表。注意到，由于随着电场屏蔽层掺杂浓度降低，耗尽区变得更宽，因此当电场屏蔽层的掺杂浓度为2E17/cm3时阈值电压和击穿电压优良。
图10是根据本公开另一实施例的具有沟槽栅极结构的SiC MOSFET器件的图表。本公开的衬底可以是p型或n型衬底，但是将解释n型衬底的实例。
参考图10，根据本公开实施例的具有改进的沟槽栅极结构的SiC MOSFET器件包括n型衬底、在深度方向上形成在衬底上的沟槽、在沟槽内表面上的绝缘层、在沟槽侧面上形成的源极、在沟槽底部上掺杂为p型的第一p型电场屏蔽层(当使用p型衬底时，形成n型第一电场屏蔽层)、在第一p型电场屏蔽层底部上掺杂为p型的第二p型电场屏蔽层(当使用p型衬底时，形成n型第二电场屏蔽层)、形成在沟槽内部的栅极以及形成在衬底底部上的漏极。
根据一实施例，衬底可以是通过在n型晶片上生长外延层形成的n型衬底。根据一实施例，衬底也可以是通过在p型晶片上生长外延层形成的p型SiC衬底。
根据一实施例，源极可在p型基底(base)上形成为n型。
根据一实施例，绝缘层可由氧化硅、氮化硅等形成。
根据一实施例，栅极可包括TiN、WN、W、TiAl、Al、Ti、Zr、Hf、Ir、Ta、Mg和/或其他。
根据一实施例，可通过离子注入方法形成第一p型电场屏蔽层和第二p型电场屏蔽层。
根据一实施例，第一p型电场屏蔽层的宽度可大于或小于或等于第二p型电场屏蔽层的宽度。优选地，第一p型电场屏蔽层的宽度可大于第二p型电场屏蔽层的宽度。
根据一实施例，第一p型电场屏蔽层的深度可大于或小于或等于第二p型电场屏蔽层的深度。优选地，第一p型电场屏蔽层的深度可小于第二p型电场屏蔽层的深度。
图11和图12是根据图10的具有沟槽栅极结构的SiC MOSFET器件的第二电场屏蔽层宽度示出的改善效果的图表。
在下表4中总结了根据第二电场屏蔽层宽度的阈值电压(Vth)、导通电阻(Ron)和击穿电压(BV)。此处，当第一p型电场屏蔽层的宽度固定为1.0μm、深度固定为0.2μm且掺杂浓度固定为2E17/cm3时，确定图10的具有沟槽栅极结构的SiC MOSFET器件的特性。
表4
图11(a)至11(c)是示出当第二电场屏蔽层宽度分别为0.9μm、0.8μm和0.7μm时栅极底部上的电场的图表。图11(d)是用数字示出图11(a)至11(c)的电场的图表。注意到，当第二p型电场屏蔽层宽度为0.7μm时，最大程度减轻了电场集中现象。
图12(a)是根据第二p型电场屏蔽层宽度示出击穿电压的图表。图12(b)是根据第二p型电场屏蔽层宽度示出阈值电压的图表，图12(c)是根据第二p型电场屏蔽层宽度示出导通电阻的图表。注意到，当第二p型电场屏蔽层宽度为0.7μm时阈值电压和击穿电压优良。
图13和14是根据图10的具有沟槽栅极结构的SiC MOSFET器件的第二电场屏蔽层的深度示出的改善效应的图表。
在下表5中总结了根据第二电场屏蔽层深度的阈值电压(Vth)、导通电阻(Ron)和击穿电压(BV)。当第一p型电场屏蔽层的宽度固定为1.0μm、深度固定为0.1μm且掺杂浓度固定为2E17/cm3时，确定图10的具有沟槽栅极结构的SiC MOSFET器件的特性。
表5
图13(a)至13(c)是示出当第二电场屏蔽层深度分别为0.2μm、0.3μm和0.4μm时栅极底部上的电场的图表。图13(d)是用数字示出图13(a)至13(c)的电场的图表。注意到，当电场屏蔽层深度为0.2μm时，最大程度减轻了电场集中现象。
图14(a)是根据第二p型电场屏蔽层深度示出击穿电压的图表，图14(b)是根据第二p型电场屏蔽层深度示出阈值电压的图表，图14(c)是根据第二p型电场屏蔽层深度示出导通电阻的图表。注意到，当第二p型电场屏蔽层的深度为0.2μm时阈值电压和击穿电压优良。
图15和图16是根据图10的具有沟槽栅极结构的SiC MOSFET的第二电场屏蔽层的掺杂浓度示出的改善效果的图表。
在下表6中总结了根据第二电场屏蔽层掺杂浓度的阈值电压(Vth)、导通电阻(Ron)和击穿电压(BV)。此处，当第一p型电场屏蔽层的宽度固定为0.7μm且深度固定为0.2μm时，确定图10的具有沟槽栅极结构的SiC MOSFET器件的特性。
表6
图15(a)至15(d)是示出当第二电场屏蔽层掺杂浓度分别为8E16/cm3、2E17/cm3、6E17/cm3、和1E18/cm3时栅极底部上的电场的图表。图15(e)是用数字示出图15(a)至15(d)的电场的图表。注意到，当第二电场屏蔽层掺杂浓度为8E16/cm3时，最大程度减轻了电场集中现象。
图16(a)是根据第二p型电场屏蔽层掺杂浓度示出击穿电压的图表，图16(b)是根据第二p型电场屏蔽层掺杂浓度示出阈值电压的图表，图16(c)是根据第二p型电场屏蔽层掺杂浓度示出导通电阻的图表。注意到，当第二p型电场屏蔽层的掺杂浓度为8E16/cm3时阈值电压和击穿电压优良。
表7中总结了当第一p型电场屏蔽层的宽度、深度和掺杂浓度分别固定为1.0μm、0.1μm、2E17/cm3时，基于图11至图16获得的示出最佳改善效果的第二p型电场屏蔽层的宽度、深度和掺杂浓度。
表7
图17是示出用于制备图10的具有沟槽栅极结构的SiC MOSFET器件的方法的流程图。
参考图17，在步骤1710中，制备具有沟槽栅极结构的SiC MOSFET器件。其示出了由于在将要形成沟槽栅极的位置具有间隙，源极在深度方向上形成在衬底上部上。
在步骤1720中，沟槽可形成在衬底上。特别是，沟槽可在深度方向上形成在衬底上。
在步骤1730中，第一p型电场屏蔽层可形成在沟槽底部上。此处，可不同地调整第一p型电场屏蔽层的宽度、深度、掺杂浓度。
根据一实施例，可通过离子注入方法形成电场屏蔽层。特别是，由于使用SiC衬底时不能通过扩散进行掺杂，因此使用通过加热SiC衬底至高温和使用原子注入方法注入材料执行的离子注入方法，以形成电场屏蔽层。
在步骤1740中，可形成第二p型电场屏蔽层。特别是，第二p型电场屏蔽层可在深度方向上形成在第一p型电场屏蔽层的底部上。此处，可不同地调整第二p型电场屏蔽层的宽度、深度、掺杂浓度。可通过执行离子注入方法形成第二p型电场屏蔽层。
根据一实施例，第一p型电场屏蔽层的宽度大于或小于或等于第二p型电场屏蔽层的宽度。优选地，第一p型电场屏蔽层的宽度可大于第二p型电场屏蔽层的宽度。
根据一实施例，第一p型电场屏蔽层的深度可大于或小于或等于第二p型电场屏蔽层的深度。优选地，第一p型电场屏蔽层的深度可小于第二p型电场屏蔽层的深度。
根据一实施例，第一p型电场屏蔽层的掺杂浓度可小于或大于或等于第二p型电场屏蔽层的掺杂浓度。优选地，第一p型电场屏蔽层的掺杂浓度可大于第二p型电场屏蔽层的掺杂浓度。
在步骤1750中，可形成绝缘层。优选地，绝缘层可形成在沟槽内表面上。
根据一实施例，可通过氧化物沉积方法形成绝缘层。
在步骤1760中，可形成栅极。优选地，栅极可形成在其中形成了绝缘层的沟槽内部。
根据一实施例，可通过多晶硅沉积方法形成栅极。
图18示出了图1中具有沟槽栅极结构的常规SiC MOSFET器件和图10中具有沟槽栅极结构的SiC MOSFET器件之间的特性对比。
图18(a)示出了阈值电压，图18(b)示出了导通电阻，图18(c)示出了击穿电压，图18(d)示出了形成在栅极底部上的电场。注意到，如表8中所示，与图1中具有沟槽栅极结构的SiC MOSFET器件的情况相比，通过图10中具有沟槽栅极结构的SiC MOSFET器件改善了阈值电压、导通电阻、击穿电压和电场集中现象。
表8
| 列表 | 基本结构 | P屏蔽 |
| 阈值电压(V)(@ID＝1E-9A) | 4.2 | 3.76 |
| 导通电阻(Ω*cm2)(@VD＝10V) | 5.32E-03 | 5.12E-03 |
| 电场值(V/cm)(@沟槽边缘区) | 2.4×1016 | 1.84×1016 |
| 击穿电压(V) | 1642 | 1680 |
换句话说，当第一p型电场屏蔽层和第二p型电场屏蔽层形成在栅极底部上时，阈值电压降低0.44V，击穿电压增大30V，增大了约2.5％，且电场降低5.6×1016V/cm3。
如表9中所示，在图1中具有沟槽栅极结构的常规SiC MOSFET器件、图3的具有第一电场屏蔽层的SiC MOSFET器件和图10的具有第一电场屏蔽层和第二电场屏蔽层的SiCMOSFET器件之间，比较阈值电压、导通电阻、击穿电压和电场。
表9
| 列表 | 基本结构 | 一个P屏蔽 | 两个P屏蔽 |
| 阈值电压(V)(@ID＝1E-9A) | 4.2 | 4.2 | 3.76 |
| 导通电阻(Ω*cm2)(@VD＝10V) | 5.32E-03 | 5.28E-03 | 5.12E-03 |
| 电场值(V/cm)(@沟槽边缘区) | 2.4×1016 | 2.35×1016 | 1.84×1016 |
| 击穿电压(V) | 1642 | 1699 | 1680 |
当将图1的具有沟槽栅极结构的SiC MOSFET器件与图3的具有沟槽栅极结构的SiCMOSFET器件对比时，在阈值电压方面没有差别，而击穿电压增大了约50V。当将图3的具有沟槽栅极结构的SiC MOSFET器件与图10的具有沟槽栅极结构的SiC MOSFET器件对比时，阈值电压降低了0.44V，导通电阻也降低了0.2E-03E。还注意到，电场降低了约23％。因此，这意味着当形成第一p型电场屏蔽层和第二p型电场屏蔽层二者时，与仅形成一个电场屏蔽层相比，由于降低了电场集中所引起的内部压力，因此SiC MOSFET器件的可靠性增加。
虽然已经参考特定实施例进行了描述，但是应当理解，本领域技术人员在不脱离由所附权利要求及其等价物限定的本文实施例的精神和范围的情况下可作出各种改变和修改。因此，本文描述的实例仅用于解释，且并非意在限制本公开内容。本公开的范围应由以下的权利要求解释，且应将其解释为与以下权利要求等效的所有精神都落入本公开的范围内。
Claims (8)
1.一种SiC MOSFET器件，包括：
N型SiC衬底，包括N型外延层和在深度方向上形成在外延层上表面上的沟槽；
形成在沟槽底部上的第一p型电场屏蔽层；
以比第一p型电场屏蔽层更大的深度形成在第一p型电场屏蔽层底部上的第二p型电场屏蔽层；
形成在沟槽内表面上的绝缘层；
形成在沟槽内部的栅极；
形成在沟槽两侧上的源极；和
形成在SiC衬底底部上的漏极。
2.根据权利要求1所述的SiC MOSFET器件，其中所述SiC衬底和所述外延层是p型的，所述第一p型电场屏蔽层和所述第二p型电场屏蔽层是n型的。
3.根据权利要求1或权利要求2所述的SiC MOSFET器件，其中所述第一p型电场屏蔽层的宽度大于所述第二p型电场屏蔽层的宽度。
4.根据权利要求3所述的SiC MOSFET器件，其中所述第一p型电场屏蔽层的掺杂浓度大于所述第二p型电场屏蔽层的掺杂浓度。
5.一种制备SiC MOSFET器件的方法，包括：
在深度方向上在N型SiC衬底的外延层上形成沟槽；
在沟槽底部上形成第一p型电场屏蔽层；
在第一p型电场屏蔽层底部上形成第二p型电场屏蔽层，以具有比第一p型电场屏蔽层深度更深的深度；
在沟槽内表面上形成绝缘层；和
在其中形成了绝缘层的沟槽内部形成栅极。
6.根据权利要求5所述的制备SiC MOSFET器件的方法，其中所述SiC衬底和所述外延层是p型的，所述第一p型电场屏蔽层和所述第二p型电场屏蔽层是n型的。
7.根据权利要求5或权利要求6所述的制备SiC MOSFET器件的方法，其中所述第一p型电场屏蔽层的宽度大于所述第二p型电场屏蔽层的宽度。
8.根据权利要求8所述的制备SiC MOSFET器件的方法，其中所述第一p型电场屏蔽层的掺杂浓度大于所述第二p型电场屏蔽层的掺杂浓度。
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|---|---|---|---|---|
| CN110190127A (zh) * | 2019-05-29 | 2019-08-30 | 陕西半导体先导技术中心有限公司 | 一种具有l型掩蔽层结构的碳化硅mosfet器件 |
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20130056821A1 (en) * | 2011-09-01 | 2013-03-07 | Super Group Semiconductor Co., Ltd. | Trenched power semiconductor device and fabrication method thereof |
| CN105164812A (zh) * | 2013-01-24 | 2015-12-16 | 丰田自动车株式会社 | 半导体装置以及半导体装置的制造方法 |
| CN107431091A (zh) * | 2015-03-30 | 2017-12-01 | 三菱电机株式会社 | 碳化硅半导体装置及其制造方法 |
-
2016
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20130056821A1 (en) * | 2011-09-01 | 2013-03-07 | Super Group Semiconductor Co., Ltd. | Trenched power semiconductor device and fabrication method thereof |
| CN105164812A (zh) * | 2013-01-24 | 2015-12-16 | 丰田自动车株式会社 | 半导体装置以及半导体装置的制造方法 |
| CN107431091A (zh) * | 2015-03-30 | 2017-12-01 | 三菱电机株式会社 | 碳化硅半导体装置及其制造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110190127A (zh) * | 2019-05-29 | 2019-08-30 | 陕西半导体先导技术中心有限公司 | 一种具有l型掩蔽层结构的碳化硅mosfet器件 |
| CN110212019A (zh) * | 2019-05-29 | 2019-09-06 | 西安电子科技大学 | 一种具有t型掩蔽层结构的碳化硅mosfet器件 |
| WO2020238588A1 (zh) * | 2019-05-29 | 2020-12-03 | 西安电子科技大学 | 一种具有掩蔽层结构的碳化硅mosfet器件 |
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