TWI525830B - Semiconductor device and method for manufacturing semiconductor device - Google Patents

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TWI525830B
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Shinya Nishimura
Narumasa Soejima
Kensaku Yamamoto
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Toyota Motor Co Ltd
Denso Corp
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Description

半導體裝置及半導體裝置的製造方法
本說明書所揭示的技術是有關半導體裝置及其製造方法。
例如，在日本特許公開公報2005-116822號(以下稱為專利文獻1)中揭示具有溝閘構造的半導體裝置。此半導體裝置是具有：n型的源極領域、p型的本體領域、n型的漂移領域、n型的汲極領域、溝、閘極電極、及p型的浮動領域。源極領域是設在半導體基板的表面側。本體領域是設在源極領域的下側。漂移領域是設在本體領域的下側。汲極領域是設在漂移領域的下側。溝是從半導體基板的表面貫通源極領域及本體領域而形成，其底部是位於漂移領域。閘極電極是以絕緣膜覆蓋的狀態下收容於溝內。浮動領域是設在溝的正下方。
就專利文獻1的半導體裝置而言，當閘極電壓的關閉(OFF)時，空乏層會從本體領域與漂移領域之間的pn接合處擴展，且空乏層也從浮動領域與漂移領域之間的pn接合處擴展。亦即，在專利文獻1的半導體裝 置中，藉由具有浮動領域來促進漂移領域的空乏化，謀求源極-汲極間的高耐壓化。
只要將浮動領域形成至漂移領域內的深的位置，空乏層便會形成至漂移領域的深的位置，因此電場緩和效果會變高。為了將浮動領域形成至深的位置，必須以高能量來對溝注入雜質。以高能量來注入雜質時，為了抑制雜質往溝的側面注入，必須以厚的保護膜來覆蓋溝的側面。然而，一旦以厚的保護膜來覆蓋溝的側面，則例如在溝的底部的周緣部(以下稱為角落部)附近，雜質不會被充分地注入，有時浮動領域全體的寬會變窄。此情況，角落部附近的電場集中不會被緩和，有時半導體裝置的耐壓會降低。
另一方面，只要形成寬廣的浮動領域，便可緩和角落部附近的電場集中，可促進半導體裝置的高耐壓化。為了形成寬廣的浮動領域，在對溝注入雜質時，無法以厚的保護膜來覆蓋溝的側面。然而，一旦以薄的保護膜來覆蓋溝的側面，則為了抑制注入的雜質對溝的側面造成損傷，必須以低能量來注入雜質。因此，無法將浮動領域形成至漂移領域內的深的位置，浮動領域全體的深度會變淺。其結果，空乏層無法形成至漂移領域的深的位置，無法提高半導體裝置的耐壓。
在本說明書中，相較於以往的構成，提供一種可一邊保護溝的側面，一邊提高半導體裝置全體的耐壓之半導體裝置。
本說明書所揭示的半導體裝置是具有：第1導電型的接觸領域、第2導電型的本體領域、第1導電型的漂移領域、溝、絕緣膜、閘極電極、及第2導電型的浮動領域。接觸領域是設在半導體基板的表面側。本體領域是設在比接觸領域深的位置，且與接觸領域鄰接。漂移領域是設在比本體領域深的位置，且藉由本體領域來從接觸領域分離。溝是從半導體基板的表面貫通接觸領域及本體領域而形成，其底部是位於漂移領域內。絕緣膜是覆蓋溝的內面。閘極電極是以絕緣膜覆蓋的狀態下收容於溝內。浮動領域是設在漂移領域內之中比溝的底部深的位置，且與溝的底部鄰接。浮動領域是具有：與溝的底部鄰接的第1層、及設在比第1層更深的位置的第2層。第1層的寬是比第2層的寬更寬。在此，所謂「第1層(第2層)的寬」是意味與平面視半導體基板時的溝的長度方向正交的方向的長度(尺寸)。
在上述的半導體裝置中，浮動領域是具有：與溝的底部鄰接的第1層、及形成於比第1層深的位置的第2層。第1層的寬是比第2層的寬更寬。因此，可緩和電場集中至溝的底部的周緣部(角落部)附近。又，由於 第1層與第2層作比較，是形成於漂移領域的淺位置，所以即使擴大第1層的寬，還是可抑制對溝的側面之損傷。而且，在上述的半導體裝置中，浮動領域是具有設在比第1層更深的位置之第2層。因此，可將空乏層形成至漂移領域的深的位置。另一方面，第2層的寬是比第1層的寬窄，所以即使將第2層形成至漂移領域的深的位置，還是可抑制對溝的側面之損傷。因此，可一邊保護溝的側面，一邊提高半導體裝置全體的耐壓。
而且，本說明書是揭示新穎的半導體裝置的製造方法。本說明書所揭示的半導體裝置的製造方法是具有：溝形成工程、第1雜質注入工程、保護膜形成工程、及第2雜質形成工程。在溝形成工程中，是形成從半導體基板的表面延伸至深度方向的溝。在第1雜質注入工程中，是以第1注入能量來對所被形成的溝的底部注入第2導電型的雜質。在保護膜形成工程中，是在第2導電型的雜質被注入至溝的底部之後，形成覆蓋溝的至少側面的保護膜。在第2雜質注入工程中，是在保護膜形成後，更以比第1注入能量大的第2注入能量來對溝的底部注入第2導電型的雜質。在第1雜質注入工程中，是在所被形成的溝的至少側面未形成有保護膜的狀態下，或在所被形成的溝的至少側面形成有比在保護膜形成工程所形成的保護膜還厚度薄的保護膜之狀態下，注入第2導電型的雜質。
若根據上述的方法，則在第1雜質注入工程中，可形成比在第2雜質注入工程所形成的雜質的層(上 述的第2層)更寬，且深度淺的雜質的層(上述的第1層)。在第2雜質注入工程中，可形成比在第1雜質注入工程所形成的雜質的層(第1層)更窄，且深度深的雜質的層(第2層)。亦即，若根據此方法，則可製造在先前說明的本說明書所揭示的半導體裝置。
10‧‧‧半導體裝置
11‧‧‧半導體基板
12‧‧‧溝
12a‧‧‧底部
14‧‧‧閘極絕緣膜
16‧‧‧閘極電極
20‧‧‧源極領域
22‧‧‧本體領域
24‧‧‧漂移領域
26‧‧‧汲極領域
30‧‧‧浮動領域
32‧‧‧第1層
34‧‧‧第2層
40‧‧‧氧化膜
50‧‧‧p型領域
60‧‧‧犧牲氧化膜
70‧‧‧p型領域
80‧‧‧氧化膜
90‧‧‧氧化膜
100‧‧‧半導體裝置
圖1是第1實施例的半導體裝置10的概略剖面圖。
圖2是說明半導體裝置10的製造工程的剖面圖(1)。
圖3是說明半導體裝置10的製造工程的剖面圖(2)。
圖4是說明半導體裝置10的製造工程的剖面圖(3)。
圖5是說明半導體裝置10的製造工程的剖面圖(4)。
圖6是說明半導體裝置10的製造工程的剖面圖(5)。
圖7是說明半導體裝置10的製造工程的剖面圖(6)。
圖8是說明第2實施例的半導體裝置10的製造工程的剖面圖(1)。
圖9是說明第2實施例的半導體裝置10的製造工程 的剖面圖(2)。
圖10是第3實施例的半導體裝置100的概略剖面圖。
圖11是第4實施例的半導體裝置200的概略剖面圖。
先列記以下說明的實施例的主要特徵。另外，以下記載的技術要素是分別獨立的技術要素，單獨或藉由各種的組合來發揮技術的有用性，並非是限於申請時請求項記載的組合。
(特徵1)第1層的寬是亦可與溝的底部的寬相同或更寬。此情況，可在角落部附近形成第1層，因此可有效地抑制在角落部附近電場集中。
(特徵2)第2層的寬是亦可與溝的底部的寬相同或更窄。此情況，往空乏層的橫方向之擴展會被抑制，因此可降低ON電阻。
(特徵3)保護膜是亦可為藉由氧化半導體基板的表面來形成的犧牲氧化膜。亦可更具有：以第2注入能量來注入第2導電型的雜質之後，除去犧牲氧化膜之犧牲氧化膜除去工程。若根據此構成，則由於保護膜為藉由氧化半導體基板的表面而形成的犧牲氧化膜，所以在第1雜質注入工程注入雜質的結果，即使在溝的側面等發生雜質所造成的損傷時，還是可使損傷處含在犧牲氧化膜內。 因此，藉由除去犧牲氧化膜，雜質所造成的損傷難留在溝的側面等。可抑制所被製造的半導體裝置的閘極臨界值電壓上昇。
(第1實施例)
圖1所示的半導體裝置10主要是藉由半導體基板11(由SiC所形成)、各種電極、絕緣膜、金屬配線等所構成。本實施例的半導體裝置10是縱型的MOSFET。在圖1中省略半導體基板11的表面側及背面側所具備的絕緣膜、電極等的圖示。
如圖1所示般，在半導體基板11形成有源極領域20、本體領域22、漂移領域24、汲極領域26、溝12、閘極絕緣膜14、閘極電極16、及浮動領域30。
源極領域20是形成在半導體基板11的表面露出的範圍。源極領域20是n型，其雜質濃度高。源極領域20的表面是對於表面電極(圖示省略)歐姆連接。
本體領域22是是設在比源極領域20深的位置，且與源極領域20鄰接。本體領域22是形成在比溝12的下端部淺的範圍。本體領域22是p型。
漂移領域24是設在比本體領域22深的位置。漂移領域24是藉由本體領域22來從源極領域20分離。漂移領域24是n型，其雜質濃度低。
汲極領域26是設在比漂移領域24深的位置。汲極領域26是n型，其雜質濃度高。汲極領域26的 背面是對於未圖示的背面電極歐姆連接。
溝12是從半導體基板11的表面貫通源極領域20及本體領域22而形成。溝12的深度方向的下端部是從本體領域22的下端部突出至漂移領域24內。在本實施例中，溝12的開口部的寬是形成比溝12的底部12a的寬更寬。亦即，溝12是形成朝底部12a其寬變窄的錐狀。藉由溝12形成錐狀，在溝12的肩部(溝12的開口部附近)的電場集中會容易被緩和，可謀求高耐壓化。並且，藉由溝12形成錐狀，亦有在溝12內形成閘極電極16時不易形成孔隙的優點。另外，所謂「溝12的寬」是意味與平面視半導體基板11時的溝12的長度方向正交的方向(在圖1是橫方向)的長度(尺寸)。以下，在本說明書稱「寬」時，意味同樣的方向的長度。
閘極絕緣膜14是被覆溝12的內面。閘極電極16是在以閘極絕緣膜14所覆蓋的狀態下收容於溝12內。閘極電極16是其上面會以絕緣層(圖示省略)覆蓋，自表面電極(圖示省略)絕緣。在其他的位置，閘極電極是與未圖示的閘極配線連接。
浮動領域30是設在比溝12的底部12a深的位置，且與溝12的底部鄰接。浮動領域30是p型。浮動領域30是具有：與溝12的底部12a鄰接的第1層32、極設在比第1層32更深的位置的第2層34。如圖所示般，第1層32的寬是比第2層34的寬更寬。並且，在本實施例中，第1層32的寬是與溝12的底部12a的寬大致 相同。
以上，說明本實施例的半導體裝置10的構成。如上述般，在本實施例的半導體裝置10中，浮動領域30是具有與溝12的底部12a鄰接的第1層32。第1層32的寬是比第2層34的寬更寬。並且，第1層32的寬是與溝12的底部12a的寬大致相同。因此，至漂移領域內的深的位置具有浮動領域，另一方面，與浮動領域全體的寬度窄的以往構成作比較，可緩和電場集中至溝12的底部12a的周緣部(以下稱「角落部」)附近。
並且，第1層32與第2層34作比較，由於形成於漂移領域24的淺位置，所以即使擴大第1層32的寬，還是可抑制對溝12的側面的損傷。而且，在本實施例的半導體裝置10中，浮動領域30是具有設在比第1層32更深的位置之第2層34。因此，具有寬廣的浮動領域，與浮動領域全體的深度淺的以往構成作比較，可將空乏層形成至漂移領域24的深的位置。另一方面，第2層34的寬是比第1層32的寬還窄，所以即使將第2層34形成至漂移領域24的深的位置，還是可抑制對溝12的側面的損傷。因此，可一邊保護溝12的側面，一面提高半導體裝置10全體的耐壓。
接著，說明本實施例的半導體裝置10的製造方法。首先，如圖2所示般，準備一製作有源極領域20、本體領域22、及漂移領域24的半導體基板11。其次，在半導體基板11的表面全面形成氧化膜40(參照圖 3)。氧化膜40是可藉由CVD法來形成。在形成氧化膜40之後，除去對應於形成溝12的部分之部分的氧化膜40。其次，如圖3所示般，以半導體基板11的表面所殘留的氧化膜40作為遮罩，對於半導體基板11進行乾式蝕刻，形成溝12。此時，溝12是形成朝底部12a其寬變窄的錐狀。
其次，如圖4所示般，在半導體基板11的表面保留氧化膜40的狀態下，以第1注入能量來將p型的雜質注入至溝12的底部12a。第1注入能量是比後述的第2注入能量(參照圖6)低的能量。就本實施例而言，此時間點，在溝12的內側是未形成保護膜(犧牲氧化膜等)。因此，p型的雜質會被注入至與溝12的底部12a(包含角落部)鄰接的漂移領域24內，形成p型領域50。如上述般，第1注入能量是比後述的第2注入能量低的能量，因此p型領域50是形成在與溝12的底部12a鄰接的漂移領域24內之比較淺的範圍。並且，溝12是形成朝底部12a其寬變窄的錐狀，因此在源極領域20、本體領域22、及漂移領域24之中，與溝12的側面鄰接的部分也被注入p型的雜質，形成p型領域50。但，由於第1注入能量為低的能量，因此從溝12的側面到深的位置未形成有p型領域50。另外，在半導體基板11的表面是形成有氧化膜40，因此p型的雜質不會被注入。
其次，如圖5所示般，在溝12的內面形成犧牲氧化膜60。犧牲氧化膜60是可藉由周知的任意的犧牲 氧化法(濕式氧化法、乾式氧化法等)所形成。藉此，在與溝12的側面鄰接的部分所形成的p型領域50會被氧化，形成犧牲氧化膜60的一部分。並且，在與溝12的底部12a鄰接的部分所形成的p型領域50也會被氧化，形成犧牲氧化膜60的一部分。而且，一旦將半導體基板11氧化而形成犧牲氧化膜60，則半導體基板11的體積是氧化後比氧化前更大。因此，犧牲氧化膜60的內面是比形成犧牲氧化膜60之前的溝12(參照圖3)的內面更靠溝12的中心。
其次，如圖6所示般，在形成有犧牲氧化膜60的狀態下，以第2注入能量來將p型的雜質注入至溝12的底部12a。第2注入能量是比上述第1注入能量高的能量。因此，p型的雜質會被注入至比漂移領域24內的p型領域50更深的位置，形成p型領域70。但，由於溝12的內面(側面)是藉由厚的犧牲氧化膜60所覆蓋，因此p型的雜質注入的範圍是比在圖4注入p型雜質時更窄。因此，所被形成的p型領域70的寬是比p型領域50更窄。同樣，由於溝12的側面是藉由犧牲氧化膜60所覆蓋，因此源極領域20、本體領域22、及漂移領域24之中，p型的雜質幾乎不會被注入至與溝12的側面鄰接的部分。因此，在與溝12的側面鄰接的部分幾乎不會形成有p型領域70。另外，此情況也是在半導體基板11的表面形成有氧化膜40，因此p型的雜質不會被注入至半導體基板11的表面。
其次，如圖7所示般，除去半導體基板11的表面的氧化膜40及溝12的內面的犧牲氧化膜60。氧化膜40及犧牲氧化膜60是可藉由氟酸溶液的濕蝕刻來除去。藉由除去犧牲氧化膜60，溝12的內面會露出。亦即，在溝12的側面所形成的p型領域50也與犧牲氧化膜60一起被除去。溝12的內面是含在犧牲氧化膜60的一部分的部分會被除去，藉此位於比最初形成的溝12的內面(參照圖3)更外側。
然後，進行熱擴散處理。其結果，藉由漂移領域24內所形成的p型領域50及p型領域70來形成圖1的浮動領域30。p型領域50、70是分別相當於圖1的第2層34及第1層32。
然後，在溝12的內面形成閘極絕緣膜14，在閘極絕緣膜14的內側形成閘極電極16。更在半導體基板11的表面形成既定的表面構造(表面電極等)。更將半導體基板11的背面研磨而使半導體基板11薄板化，在半導體基板11的背面注入n型的雜質而形成汲極領域26。然後，一旦在半導體基板11的背面形成既定的背面構造(背面電極等)，則完成圖1所示的半導體裝置10。
以上，說明有關本實施例的半導體裝置10的製造方法。如圖4所示般，以第1注入能量來注入p型的雜質，藉此可形成對應於圖1的第1層32之p型領域50。又，如圖6所示般，以第2注入能量來注入p型的雜質，藉此可形成對應於圖1的第2層34之p型領域70。 p型領域50是比p型領域70更寬，深度淺。另一方面，p型領域70是寬比p型領域50更窄，但深度深。p型領域50、70形成如此的理由是如上述般。因此，若根據本實施例的製造方法，則可製造上述本實施例的半導體裝置10。
並且，本實施例的製造方法是如圖5所示般，以第1注入能量來注入p型的雜質之後，在溝12的內面形成犧牲氧化膜60。在犧牲氧化膜60是包含在與溝12的側面鄰接的部分所形成的p型領域50。然後，如圖7所示般，以第2注入能量來注入p型的雜質之後，除去犧牲氧化膜60。藉此，形成於溝12的側面之p型領域50會與犧牲氧化膜60一起被除去。亦即，p型雜質(p型雜質所造成的損傷)難留在溝12的側面。因此，可抑制所被製造的半導體裝置10的閘極臨界值電壓上昇。
先說明本實施例與申請專利範圍的記載的對應關係。源極領域20為「接觸領域」的一例。在圖3說明之形成溝12的工程為「溝形成工程」的一例。在圖4說明之注入p型的雜質的工程為「第1雜質注入工程」的一例。在圖5說明之形成犧牲氧化膜60的工程為「保護膜形成工程」的一例。在圖6說明之注入p型的雜質的工程為「第2雜質注入工程」的一例。在圖7說明之除去氧化膜40及犧牲氧化膜60的工程為「犧牲氧化膜除去工程」的一例。
(第2實施例)
有關第2實施例是以和第1實施例相異的點為中心進行說明。在本實施例也是半導體裝置10的構成與第1實施例大致同樣。在本實施例是半導體裝置10的製造方法的一部分與第1實施例相異。在第1實施例中，如圖4所示般，在溝12的底部12a以第1注入能量來注入p型的雜質時，在溝12的內側未形成有保護膜(犧牲氧化膜等)。相對於此，本實施例是如圖8所示般，在溝12的底部12a以第1注入能量來注入p型的雜質時，預先在溝12的內面形成有氧化膜80的點與第1實施例相異。
圖8所示的氧化膜80是藉由CVD法來形成的氧化膜。氧化膜80的厚度是比之後形成的氧化膜90(參照圖9)的厚度更薄。在本實施例中，一旦以第1注入能量來注入p型的雜質，則被注入的雜質的一部分是通過厚度薄的氧化膜80。因此，p型的雜質會被注入至與溝12的底部12a(包含角落部)鄰接的漂移領域24內，與第1實施例大致同樣地形成p型領域50。另外，溝12的側面是以氧化膜80所覆蓋，因此在源極領域20、本體領域22、及漂移領域24之中，與溝12的側面鄰接的部分是p型的雜質幾乎不會被注入。
其次，如圖9所示般，不除去氧化膜80，藉由CVD法來從氧化膜80之上更形成厚的氧化膜90。然後，與圖6的情況同樣，以第2注入能量來注入p型的雜質。此結果，與圖6的情況同樣，形成p型領域70。然 後，與圖7的情況同樣，除去氧化膜40及氧化膜90。之後的各處理是與第1實施例同樣。
根據本實施例的製造方法的情況也與第1實施例同樣，可製造與圖1的半導體裝置10同樣的半導體裝置。在本實施例中，圖9所說明之注入p型的雜質的工程為「第1雜質注入工程」的一例。圖10所說明之形成氧化膜90的工程為「保護膜形成工程」的一例。
(第3實施例)
有關第3實施例是以和第1實施例相異的點為中心進行說明。如圖10所示般，本實施例的半導體裝置100是浮動領域30的第1層132的構成與第1實施例相異。在第1實施例中，第1層32的寬是形成與溝12的底部12a的寬大致相同。相對於此，在本實施例中，第1層132的寬是形成比溝12的底部12a的寬更寬。因此，在本實施例的半導體裝置100中，可在溝12的角落部附近配置第1層132，可有效地抑制在角落部附近電場集中。
本實施例的半導體裝置100的製造方法，基本上是與上述的第1實施例的製造方法共通。但，在本實施例中，在溝12的底部12a以第1注入能量來注入p型的雜質時，不僅對溝12的底部12a垂直地注入雜質(參照圖4)，還對於溝12的底部12a在斜方向也注入雜質的點與第1實施例的方法相異。此結果，在本實施例中，p型領域會被形成於比溝12的底部12a的寬的範圍更廣 的範圍。另外，若對於溝12的底部12a在斜方向也注入雜質，則p型的雜質會被注入至溝12的側面而形成p型領域。但，在本實施例也與第1實施例同樣，之後在溝12的內面形成犧牲氧化膜60(參照圖5)，以第2注入能量來注入p型的雜質之後(參照圖6)，藉由除去犧牲氧化膜60，在溝12的側面所形成的p型領域會與犧牲氧化膜60一起被除去(參照圖7)。因此，p型雜質(p型雜質所造成的損傷)難留在溝12的側面。
(第4實施例)
有關第4實施例是以和第1實施例相異的點為中心進行說明。如圖11所示般，本實施例的半導體裝置200也是浮動領域30的第1層232的構成與第1實施例相異。在本實施例中，第1層232的寬是形成比溝12的底部12a的寬更窄。因此，在本實施例的半導體裝置200中，往空乏層的橫方向的擴展會被抑制，因此可降低ON電阻。
本實施例的半導體裝置100的製造方法，基本上是與上述的第2實施例的製造方法共通。但，本實施例是在溝12的底部12a以第1注入能量來注入p型的雜質時，預先形成於溝12的內面(至少側面)的氧化膜的厚度會比圖8的氧化膜80更厚的點是與第1實施例不同。此結果，本實施例是在溝12的底部12a以第1注入能量來注入p型的雜質，藉此在比溝12的底部12a的寬 的範圍更窄的範圍形成p型領域。然後，與第2實施例同樣，如圖9所示般，不除去已經被形成於溝12內的氧化膜，更形成厚的氧化膜90，以第2注入能量來注入p型的雜質。之後的各處理是與第2實施例同樣。
以上，詳細說明本說明書中所揭示的技術的具體例，但該等只不過是例示，並非限定申請專利範圍者。申請專利範圍所記載的技術是包含將以上所例示的具體例予以各種地變形、變更者。例如，亦可採用以下的變形例。
(變形例1)
在上述的各實施例中，半導體裝置10(100、200)皆形成於主要由SiC所構成的半導體基板11。並非限於此，半導體裝置10(100、200)亦可形成於主要由Si所構成的半導體基板11。
(變形例2)
在上述的各實施例中，說明有關半導體裝置10(100、200)為MOSFET的情況。並非限於此，半導體裝置為IGBT(Insulated Gate Bipolar Transistor)時也可適用本說明書所揭示的技術。
(變形例3)
在上述的第1實施例中，如圖5所示般，犧牲氧化膜 60是形成在溝12的內面(側面及底面12a)的全面，但犧牲氧化膜60的形成場所並非限於此，亦可形成於任意的場所，只要形成至少覆蓋溝12的側面即可。
並且，在本說明書或圖面說明的技術要素是單獨或藉由各種的組合來發揮技術的有用性，並非限於申請時請求項記載的組合。而且，在本說明書或圖面例示的技術是同時達成複數目的者，達成其中一目的本身具有技術的有用性。
11‧‧‧半導體基板
12‧‧‧溝
12a‧‧‧底部
14‧‧‧閘極絕緣膜
16‧‧‧閘極電極
20‧‧‧源極領域
22‧‧‧本體領域
24‧‧‧漂移領域
26‧‧‧汲極領域
30‧‧‧浮動領域
34‧‧‧第2層
200‧‧‧半導體裝置
232‧‧‧第1層

Claims (3)

  1. 一種半導體裝置，其特徵係具有：第1導電型的接觸領域，其係設在藉由SiC所形成的半導體基板的表面側；第2導電型的本體領域，其係設在比接觸領域深的位置，且與接觸領域鄰接；第1導電型的漂移領域，其係設在比本體領域深的位置，且藉由本體領域來從接觸領域分離；溝，其係從半導體基板的表面貫通接觸領域及本體領域而形成，其底部位於漂移領域內；絕緣膜，其係覆蓋溝的內面；閘極電極，其係以絕緣膜覆蓋的狀態下收容於溝內；及第2導電型的浮動領域，其係設在比漂移領域內的溝的底部深的位置，且與溝的底部鄰接，浮動領域係具有：與溝的底部鄰接的第1層、及設在比第1層更深的位置的第2層，第1層的寬係比第2層的寬更寬，第1層的寬係與溝的底部的寬相同或更窄。
  2. 一種半導體裝置的製造方法，係製造半導體裝置的方法，其特徵係具有：溝形成工程，其係形成從半導體基板的表面延伸至深度方向的溝；第1雜質注入工程，其係於所被形成的溝的底部，以第1注入能量來注入第2導電型的雜質； 保護膜形成工程，其係於溝的底部注入第2導電型的雜質之後，形成覆蓋溝的至少側面的保護膜；及第2雜質注入工程，其係於形成保護膜之後，更在溝的底部，以比第1注入能量更大的第2注入能量來注入第2導電型的雜質，在第1雜質注入工程中，以在所被形成的溝的至少側面未形成有保護膜的狀態，或在所被形成的溝的至少側面形成有比在保護膜形成工程所形成的保護膜還厚度薄的保護膜的狀態下，注入第2導電型的雜質。
  3. 如申請專利範圍第2項之半導體裝置的製造方法，其中，保護膜係藉由氧化半導體基板的表面來形成的犧牲氧化膜，更具有：以第2注入能量來注入第2導電型的雜質之後，除去犧牲氧化膜之犧牲氧化膜除去工程。
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