JP2004221245A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】トランジスタのさらなる微細化及び高性能化を容易に実現可能な半導体装置及びその製造方法を提供する。
【解決手段】上層部にパンチスルーストッパー層8が形成されたシリコン基板1上に順次積層されたゲート絶縁膜2及びゲート電極形成膜30のうち、ゲート電極形成予定部位Gは覆い、ソース領域形成予定部位S及びドレイン領域形成予定部位Dは露出した状態でシリコン基板1をエッチングすることで、ゲート電極3を挟んだ両側におけるシリコン基板1に凹部1aを形成した後、この凹部1a内にソース領域6a及びドレイン領域6bを形成することで、MOS型トランジスタを備えた半導体装置100Bを製造する。
【選択図】 図3
【解決手段】上層部にパンチスルーストッパー層8が形成されたシリコン基板1上に順次積層されたゲート絶縁膜2及びゲート電極形成膜30のうち、ゲート電極形成予定部位Gは覆い、ソース領域形成予定部位S及びドレイン領域形成予定部位Dは露出した状態でシリコン基板1をエッチングすることで、ゲート電極3を挟んだ両側におけるシリコン基板1に凹部1aを形成した後、この凹部1a内にソース領域6a及びドレイン領域6bを形成することで、MOS型トランジスタを備えた半導体装置100Bを製造する。
【選択図】 図3
Description
【0001】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に、トランジスタの短チャネル特性を改善させるために有効な技術に関する。
【0002】
【従来の技術】
近年、MOS型トランジスタ(MOSFET:Metal Oxide Semiconductor Field Effect Transistor) の微細化が進むにつれ、チャネル長の減少に伴うソース・ドレイン間の短絡(短チャネル効果)が問題視されてきている。
そこで、短チャネル効果によるパンチスルーを抑制するために、図5に示すように、半導体基板11に設けられた溝11a内部にゲート絶縁膜12を介して形成されたゲート電極13と、このゲート電極13の両側における半導体基板11の上層部にLDD拡散層14を介して形成されたソース領域16a及びドレイン領域16bと、からなるMOS型トランジスタを構成したことによって、実効チャネル長を縦方向に拡張させた半導体装置が提案されている(例えば、特許文献1参照)。なお、図5中の符号15は、サイドウォールを指す。
【0003】
また、LDD拡散層のパンチスルーを抑制するために、このLDD拡散層の下面に、LDD拡散層とは逆極性の不純物層(例えば、ソース・ドレイン領域間を接続するようにチャネル領域の下面に形成されるパンチスルーストッパー層や、ソース・ドレイン領域とチャネル領域との境界に形成されるHalo層)を形成することで、パンチスルーを抑制させた半導体装置が提案されている(例えば、特許文献2参照)。
【0004】
【特許文献1】
特開平6−224424号公報。
【特許文献2】
特開平11ー214687号公報。
【0005】
【発明が解決しようとする課題】
しかしながら、上述の特許文献1に記載の半導体装置においては、ゲート絶縁膜12及びゲート電極13を形成する前の半導体基板11上に、LOCOS法を用いてLOCOS酸化膜(図示せず)を形成した後、このLOCOS酸化膜を除去することで溝11aを形成する工程が必要であり、プロセスに要する時間及びコストが増大してしまうという不具合があった。
【0006】
また、LOCOS法を用いたLOCOS酸化膜は、その幅を制御することが困難であり、プロセスによって溝11aの幅(つまり、実効チャネル長)にばらつきが生じてしまい、MOS型トランジスタのさらなる微細化を実現するためには未だ改善の余地があった。
さらに、半導体基板11に形成された溝11aは、LOCOS溝であるため、LOCOS形成に伴うSiへの応力によってSi基板中に結晶欠陥が発生しやすいと想定されており、この溝11a内部に形成されるゲート絶縁膜12の膜質や信頼性に問題があると懸念されている。
【0007】
一方、上述の特許文献2に記載の半導体装置においては、LDD拡散層のパンチスルーを抑制する逆極性の不純物層がチャネル領域に影響しやすく、パンチスルーのさらなる抑制を実現するために逆極性の不純物層を形成するイオン注入量を増大させると、トランジスタの閾値も上昇し、オン電流を低下させてしまうという不具合があった。
【0008】
そこで、本発明は、上記事情に鑑みてなされたものであり、トランジスタのさらなる微細化及び高性能化を容易に実現可能とした半導体装置及びその製造方法を提供することを課題としている。
【0009】
【課題を解決するための手段】
このような課題を解決するために、本発明に係る第一の半導体装置は、半導体基板上に形成されたゲート電極と、当該ゲート電極を挟んだ両側の一方における前記半導体基板の凹部内に形成されたソース・ドレイン領域と、を備えたことを特徴としている。
【0010】
また、本発明に係る第二の半導体装置は、半導体基板上に形成されたゲート電極と、当該ゲート電極を挟んだ両側における前記半導体基板の凹部内に形成されたソース・ドレイン領域と、を備えたことを特徴としている。
さらに、本発明に係る第一の半導体装置の製造方法は、半導体基板上に順次積層されたゲート絶縁膜及びゲート電極形成膜のうち、ゲート電極形成予定部位は覆い、ソース・ドレイン領域形成予定部位は露出した状態で前記半導体基板をエッチングし、ゲート電極を挟んだ両側の一方における前記半導体基板に凹部を形成する工程と、前記凹部内にソース・ドレイン領域を形成する工程と、を備えたことを特徴としている。
【0011】
さらに、本発明に係る第二の半導体装置の製造方法は、半導体基板上に順次積層されたゲート絶縁膜及びゲート電極形成膜のうち、ゲート電極形成予定部位は覆い、ソース・ドレイン領域形成予定部位は露出した状態で前記半導体基板をエッチングし、ゲート電極を挟んだ両側における前記半導体基板に凹部を形成する工程と、前記凹部内にソース・ドレイン領域を形成する工程と、を備えたことを特徴としている。
【0012】
本発明に係る第一の半導体装置によれば、半導体基板上に形成したゲート電極と、当該ゲート電極を挟んだ両側の一方における半導体基板の凹部内に形成されたソース・ドレイン領域とを備えたことによって、ソース・ドレイン領域間距離が拡張されるため、短チャネル効果を緩和させることが可能となる。
また、本発明に係る第二の半導体装置によれば、半導体基板上に形成したゲート電極と、当該ゲート電極を挟んだ両側における半導体基板の凹部内に形成されたソース・ドレイン領域とを備えたことによって、ソース・ドレイン領域とチャネル領域との間に段差がつき、LDD拡散層のパンチスルーを抑制させる逆極性の不純物層をチャネル領域に影響を与えない領域に形成することができるため、オン電流を低下させずに、パンチスルーを抑制することが可能となる。
【0013】
さらに、本発明に係る第一の半導体装置の製造方法によれば、ソース・ドレイン領域間距離が拡張され、短チャネル効果を緩和可能なトランジスタを容易に実現することが可能となる。
また、ゲート絶縁膜及びゲート電極形成膜のエッチング工程において、ゲート電極を挟んだ両側の一方における半導体基板に凹部を形成するようにしたことによって、ゲート絶縁膜界面のシリコン結晶を欠陥させることなく、且つ、ゲート絶縁膜質への影響を与えることなく高精度に凹部を形成することができるため、半導体装置の微細化及び高性能化を実現することが可能となる。
【0014】
さらに、本発明に係る第二の半導体装置の製造方法によれば、チャネル領域に影響を与えない領域に逆極性の不純物層が形成され、オン電流を低下させずに、パンチスルーを抑制可能なトランジスタを容易に実現することが可能となる。
【0015】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
<第一実施形態>
図1は、本発明の半導体装置の一実施形態を示す断面図である。
本実施形態における半導体装置100Aは、図1に示すように、シリコン基板(半導体基板)1上にゲート絶縁膜2を介して形成されているゲート電極3と、当該ゲート電極3を挟んだ両側の一方におけるシリコン基板1の凹部1a内にHalo層4及びLDD拡散層5からなる不純物積層体を介して形成されているソース領域7aと、当該ゲート電極3を挟んだ両側の他方におけるシリコン基板1の上層部にHalo層4及びLDD拡散層5からなる不純物積層体を介して形成されているドレイン領域7bと、ゲート電極3の両側であってLDD拡散層5の上面に形成されたサイドウォール6と、から構成されたMOS型トランジスタを備えている。
【0016】
次に、本実施形態における半導体装置の一製造方法について、図2を参照して説明する。
まず、厚さ約725μmであるp型のシリコン基板1の上面に、熱酸化膜法を用いて、酸化シリコンからなる厚さ約50Åのゲート絶縁膜2を成膜した後、化学的気相成長(CVD:Chemical Vapor Deposition)法を用いて、多結晶シリコンからなる厚さ約2500Åのゲート電極形成膜(図示せず)を順次成膜しておく。そして、図2(a)に示すように、公知のフォトリソグラフィ技術を利用して、シリコン基板1上に形成されたゲート電極形成膜(図示せず)のうち、ゲート電極形成予定部位Gは覆い、ソース領域形成予定部位S及びドレイン領域形成予定部位Dは露出するようにレジストのパターン(図示せず)を形成した状態でエッチングを行い、ゲート電極3を形成する。
【0017】
次に、図2(b)に示すように、シリコン基板1の全上面において、ゲート電極形成予定部位G及びドレイン領域形成予定部位Dは覆い、ソース領域形成予定部位Sは露出するようにレジストのパターン(図示せず)を形成した状態でエッチングを行い、ソース領域形成予定部位Sとなるシリコン基板1に凹部1aを形成する。
【0018】
次いで、上述のレジストを除去した後に、図2(c)に示すように、ゲート電極3をイオン注入マスクとして、Halo層4を形成するためのBイオン或いはBF2 イオンを、ゲート電極3の下方に入り込むようにシリコン基板1に対して斜めに注入する。続いて、同様に、ゲート電極3をイオン注入マスクとして、LDD拡散層5を形成するためのPイオンを、シリコン基板1に対して垂直に注入する。すると、ゲート電極3直下のチャネル領域には、ゲート電極3がマスクとなってPイオンが侵入できないが、ゲート電極3が形成されていないソース領域形成予定部位S及びドレイン領域形成予定部位Dにおけるシリコン基板1の上層部には、Halo層4及びLDD拡散層5が順次積層される。
【0019】
次いで、シリコン基板1の全上面に、酸化シリコンからなる第一のサイドウォール形成膜(図示せず)を、同様のCVD法を用いて、約100Åの厚さに成膜する。続いて、この第一のサイドウォール形成膜のさらに上面に、窒化シリコンからなる第二のサイドウォール形成膜(図示せず)を、同様のCVD法を用いて、約700Åの厚さに成膜する。そして、図2(d)に示すように、上述の第一及び第二のサイドウォール形成膜をエッチバックすることで、ゲート電極3の両側であってLDD拡散層5の上面に、第一のサイドウォール6aと第二のサイドウォール6bとからなるサイドウォール6を形成する。
【0020】
次いで、公知のイオン注入法を用いて、ゲート電極3及びサイドウォール6をイオン注入マスクとして、シリコン基板1にn型領域を形成するためのPイオンを注入することで、ゲート電極3を挟む両側の一方におけるシリコン基板1の凹部1a内にソース領域7aを形成するとともに、ゲート電極3を挟む両側の他方におけるシリコン基板1の上層部にドレイン領域7bを形成する。
【0021】
そして、ゲート電極3の上面に、公知のCVD法などを用いて、酸化シリコンからなる絶縁層(図示せず)を形成し、当該絶縁層に設けたコンタクト開口部にアルミニウムなどの配線用金属(図示せず)を形成することで、MOS型トランジスタを備えた半導体装置100Aを完成させる。
このような半導体装置100Aにおいて、ソース領域6aをシリコン基板1の凹部1a内に形成するとともに、ドレイン領域6bをシリコン基板1の上層部に形成したことによって、ソース・ドレイン領域間距離を縦方向に拡張することができるため、短チャネル効果を緩和させることが可能となる。
【0022】
また、エッチング工程において凹部1aを形成するようにしたことによって、凹部1aの幅、つまり、ソース領域6aの寸法を精密に制御することができるため、MOS型トランジスタのさらなる微細化及び高性能化を実現することが可能となる。
<第二実施形態>
図3は、本発明の半導体装置の他の実施形態を示す断面図である。
【0023】
本実施形態における半導体装置100Bは、図3に示すように、シリコン基板(半導体基板)1上にゲート絶縁膜2を介して形成されているゲート電極3と、当該ゲート電極3を挟んだ両側におけるシリコン基板1の凹部1a内に、それぞれLDD拡散層5を介して形成されているソース領域7a及びドレイン領域7bと、ソース領域7aに接続されたLDD拡散層5とドレイン領域7bに接続されたLDD拡散層5との間におけるゲート電極3の下方に形成されたパンチスルーストッパー層(LDD拡散層とは逆極性の不純物層)8と、から構成されたMOS型トランジスタを備えている。
【0024】
次に、本実施形態における半導体装置の他の製造方法について、図4を参照して説明する。
まず、図4(a)に示すように、厚さ約725μmであるp型のシリコン基板1の上層部に、Bイオン或いはBF2 イオンを注入することでパンチスルーストッパー層8を形成する。次いで、このシリコン基板1の上面に、熱酸化膜法を用いて、酸化シリコンからなるゲート絶縁膜2を、約50Åの厚さに成膜する。続いて、ゲート絶縁膜2のさらに上面に、化学的気相成長(CVD:Chemical Vapor Deposition)法を用いて、多結晶シリコンからなるゲート電極形成膜30を約2500Åの厚さに成膜する。
【0025】
次に、図4(b)に示すように、公知のフォトリソグラフィ技術を利用して、シリコン基板1上に形成されたゲート電極形成膜30のうち、ゲート電極形成予定部位Gは覆い、ソース領域形成予定部位S及びドレイン領域形成予定部位Dは露出するように、レジストのパターン(図示せず)を形成した状態で、シリコン基板1の途中(シリコン基板1の表面から約500Åの深さ)まで垂直方向にエッチングを施す。このとき、ゲート電極3が形成されるとともに、シリコン基板1のソース領域形成予定部位S及びドレイン領域形成予定部位Dに凹部1aが形成される。
【0026】
次いで、上述のレジストを除去した後に、図4(c)に示すように、前工程でシリコン基板1に形成された凹部1a内に、LDD拡散層5を形成するためのPイオンを、シリコン基板1に対して垂直に注入する。すると、ゲート電極3直下のチャネル領域には、ゲート電極3がマスクとなってPイオンが侵入できないが、ゲート電極3が形成されていないソース領域形成予定部位S及びドレイン領域形成予定部位Dである凹部1a内には、LDD拡散層5が形成される。
【0027】
次いで、シリコン基板1の全上面に、酸化シリコンからなる第一のサイドウォール形成膜(図示せず)を、同様のCVD法を用いて、約100Åの厚さに成膜する。次いで、この第一のサイドウォール形成膜のさらに上面に、窒化シリコンからなる第二のサイドウォール形成膜(図示せず)を、同様のCVD法を用いて、約700Åの厚さに成膜する。そして、図4(d)に示すように、上述の第一及び第二のサイドウォール形成膜をエッチバックすることにより、ゲート電極3の両側であってLDD拡散層5の上面に、第一のサイドウォール6a及び第二のサイドウォール6bからなるサイドウォール6を形成する。
【0028】
次いで、公知のイオン注入法を用いて、ゲート電極3及びサイドウォール6をイオン注入マスクとして、シリコン基板1に設けられた凹部1a内にn型領域を形成するためのPイオンを注入し、ソース領域7a及びドレイン領域7bを形成する。
そして、ゲート電極3の上面に、公知のCVD法などを用いて、酸化シリコンからなる絶縁層(図示せず)を形成し、当該絶縁層に設けたコンタクト開口部にアルミニウムなどの配線用金属(図示せず)を形成することで、MOS型トランジスタを備えた半導体装置100Bを完成させる。
【0029】
このような半導体装置100Bにおいて、ソース領域7a及びドレイン領域7bをシリコン基板1の凹部1a内に形成したことによって、ソース・ドレイン領域7a、7bとチャネル領域との間に段差が形成されるため、パンチスルーストッパー層8をチャネル領域に影響を与えない領域に形成することができるため、オン電流を低下させずに、パンチスルー特性を抑制することが可能となる。
【0030】
また、ソース領域7a及びドレイン領域7bを形成するための凹部1aを、ゲート電極3形成時のエッチング工程と同時に形成するようにしたことによって、プロセスに要する時間及びコストを削減させることが可能となる。
さらに、ゲート電極3形成時のエッチング工程において凹部1aを形成するようにしたことによって、凹部1aの幅、つまり、ソース領域7a及びドレイン領域7bの寸法を精密に制御することができるため、MOS型トランジスタのさらなる微細化及び高性能化を実現することが可能となる。
【0031】
なお、第二の実施形態においては、LDD拡散層5のパンチスルーを抑制するための逆極性の不純物層としてパンチスルーストッパー層8を形成したが、これに限らず、Halo層を形成するようにしてもかまわない。
また、第一及び第二の実施形態においては、p型のシリコン基板1を用いた半導体装置について説明したが、これに限らず、n型のシリコン基板を用いた半導体装置に適用するようにしてもかまわない。
【0032】
さらに、第一及び第二の実施形態における各層の形成イオン及び層厚は、本発明の半導体装置を実現可能であればこれに限らず、適宜変更可能である。
さらに、第一及び第二の実施形態において説明した各膜の成膜方法は、各膜の性能を損なわずに成膜可能であればこれに限らず、例えば、CVD法に代わってMBE(Moiecular Beam Epitaxy)法などを適用するようにしてもかまわない。
【0033】
さらに、第一及び第二の実施形態においては、n型領域を形成するために、Pイオンを使用したが、これに限らず、As、Sbなどを使用してもかまわない。さらに、第一及び第二の実施形態においては、半導体基板として、シリコン基板1を適用した場合について説明したが、これに限らず、GaAs基板、InGaAs基板、InP基板、或いはSiCなどの全ての半導体材料を基板としたデバイスや、絶縁体上に半導体薄膜を形成したSOI基板などを適用するようにしてもかまわない。
【0034】
さらに、第一及び第二の実施形態においては、MOS型トランジスタについて説明したが、これに限らず、例えば、MES(Metal Semiconductor)型トランジスタや、その他のMIS(Metal Insulator Semiconductor)型トランジスタなどに適用するようにしてもかまわない。
【0035】
【発明の効果】
以上説明したように、本発明に係る第一の半導体装置によれば、半導体基板上に形成されたゲート電極と、当該ゲート電極を挟んだ両側の一方における半導体基板の凹部内に形成されたソース・ドレイン領域とを備えたことによって、ソース・ドレイン間距離を拡張することができるため、短チャネル効果を緩和させることが可能となる。
【0036】
また、本発明に係る第二の半導体装置によれば、半導体基板上に形成されたゲート電極と、当該ゲート電極を挟んだ両側における半導体基板の凹部内に形成されたソース・ドレイン領域とを備えたことによって、ソース・ドレイン領域とチャネル領域とに段差がつき、LDD拡散層とは逆極性の不純物層をチャネル領域に影響を与えない領域に形成することができるため、オン電流を低下させずに、パンチスルーを抑制することが可能となる。
【0037】
さらに、本発明に係る第一の半導体装置の製造方法によれば、第一の半導体装置を容易に実現することが可能となる。
さらに、本発明に係る第二の半導体装置の製造方法によれば、第二の半導体装置を容易に実現することが可能となる。
【図面の簡単な説明】
【図1】本発明に係る半導体装置の第一実施形態を示す断面図である。
【図2】図1に示す半導体装置の製造工程を示す断面図である。
【図3】本発明に係る半導体装置の第二実施形態を示す断面図である。
【図4】図3に示す半導体装置の製造工程を示す断面図である。
【図5】従来の半導体装置の一実施形態を示す断面図である。
【符号の説明】1、11 半導体基板。2、12 ゲート絶縁膜。3、13ゲート電極。4、14 Halo層。5、15 LDD拡散層。6、16 サイドウォール。7a、17a ソース領域。7b、17b ドレイン領域。8、パンチスルーストッパー層(LDD拡散層とは逆極性の不純物層)
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に、トランジスタの短チャネル特性を改善させるために有効な技術に関する。
【0002】
【従来の技術】
近年、MOS型トランジスタ(MOSFET:Metal Oxide Semiconductor Field Effect Transistor) の微細化が進むにつれ、チャネル長の減少に伴うソース・ドレイン間の短絡(短チャネル効果)が問題視されてきている。
そこで、短チャネル効果によるパンチスルーを抑制するために、図5に示すように、半導体基板11に設けられた溝11a内部にゲート絶縁膜12を介して形成されたゲート電極13と、このゲート電極13の両側における半導体基板11の上層部にLDD拡散層14を介して形成されたソース領域16a及びドレイン領域16bと、からなるMOS型トランジスタを構成したことによって、実効チャネル長を縦方向に拡張させた半導体装置が提案されている(例えば、特許文献1参照)。なお、図5中の符号15は、サイドウォールを指す。
【0003】
また、LDD拡散層のパンチスルーを抑制するために、このLDD拡散層の下面に、LDD拡散層とは逆極性の不純物層(例えば、ソース・ドレイン領域間を接続するようにチャネル領域の下面に形成されるパンチスルーストッパー層や、ソース・ドレイン領域とチャネル領域との境界に形成されるHalo層)を形成することで、パンチスルーを抑制させた半導体装置が提案されている(例えば、特許文献2参照)。
【0004】
【特許文献1】
特開平6−224424号公報。
【特許文献2】
特開平11ー214687号公報。
【0005】
【発明が解決しようとする課題】
しかしながら、上述の特許文献1に記載の半導体装置においては、ゲート絶縁膜12及びゲート電極13を形成する前の半導体基板11上に、LOCOS法を用いてLOCOS酸化膜(図示せず)を形成した後、このLOCOS酸化膜を除去することで溝11aを形成する工程が必要であり、プロセスに要する時間及びコストが増大してしまうという不具合があった。
【0006】
また、LOCOS法を用いたLOCOS酸化膜は、その幅を制御することが困難であり、プロセスによって溝11aの幅(つまり、実効チャネル長)にばらつきが生じてしまい、MOS型トランジスタのさらなる微細化を実現するためには未だ改善の余地があった。
さらに、半導体基板11に形成された溝11aは、LOCOS溝であるため、LOCOS形成に伴うSiへの応力によってSi基板中に結晶欠陥が発生しやすいと想定されており、この溝11a内部に形成されるゲート絶縁膜12の膜質や信頼性に問題があると懸念されている。
【0007】
一方、上述の特許文献2に記載の半導体装置においては、LDD拡散層のパンチスルーを抑制する逆極性の不純物層がチャネル領域に影響しやすく、パンチスルーのさらなる抑制を実現するために逆極性の不純物層を形成するイオン注入量を増大させると、トランジスタの閾値も上昇し、オン電流を低下させてしまうという不具合があった。
【0008】
そこで、本発明は、上記事情に鑑みてなされたものであり、トランジスタのさらなる微細化及び高性能化を容易に実現可能とした半導体装置及びその製造方法を提供することを課題としている。
【0009】
【課題を解決するための手段】
このような課題を解決するために、本発明に係る第一の半導体装置は、半導体基板上に形成されたゲート電極と、当該ゲート電極を挟んだ両側の一方における前記半導体基板の凹部内に形成されたソース・ドレイン領域と、を備えたことを特徴としている。
【0010】
また、本発明に係る第二の半導体装置は、半導体基板上に形成されたゲート電極と、当該ゲート電極を挟んだ両側における前記半導体基板の凹部内に形成されたソース・ドレイン領域と、を備えたことを特徴としている。
さらに、本発明に係る第一の半導体装置の製造方法は、半導体基板上に順次積層されたゲート絶縁膜及びゲート電極形成膜のうち、ゲート電極形成予定部位は覆い、ソース・ドレイン領域形成予定部位は露出した状態で前記半導体基板をエッチングし、ゲート電極を挟んだ両側の一方における前記半導体基板に凹部を形成する工程と、前記凹部内にソース・ドレイン領域を形成する工程と、を備えたことを特徴としている。
【0011】
さらに、本発明に係る第二の半導体装置の製造方法は、半導体基板上に順次積層されたゲート絶縁膜及びゲート電極形成膜のうち、ゲート電極形成予定部位は覆い、ソース・ドレイン領域形成予定部位は露出した状態で前記半導体基板をエッチングし、ゲート電極を挟んだ両側における前記半導体基板に凹部を形成する工程と、前記凹部内にソース・ドレイン領域を形成する工程と、を備えたことを特徴としている。
【0012】
本発明に係る第一の半導体装置によれば、半導体基板上に形成したゲート電極と、当該ゲート電極を挟んだ両側の一方における半導体基板の凹部内に形成されたソース・ドレイン領域とを備えたことによって、ソース・ドレイン領域間距離が拡張されるため、短チャネル効果を緩和させることが可能となる。
また、本発明に係る第二の半導体装置によれば、半導体基板上に形成したゲート電極と、当該ゲート電極を挟んだ両側における半導体基板の凹部内に形成されたソース・ドレイン領域とを備えたことによって、ソース・ドレイン領域とチャネル領域との間に段差がつき、LDD拡散層のパンチスルーを抑制させる逆極性の不純物層をチャネル領域に影響を与えない領域に形成することができるため、オン電流を低下させずに、パンチスルーを抑制することが可能となる。
【0013】
さらに、本発明に係る第一の半導体装置の製造方法によれば、ソース・ドレイン領域間距離が拡張され、短チャネル効果を緩和可能なトランジスタを容易に実現することが可能となる。
また、ゲート絶縁膜及びゲート電極形成膜のエッチング工程において、ゲート電極を挟んだ両側の一方における半導体基板に凹部を形成するようにしたことによって、ゲート絶縁膜界面のシリコン結晶を欠陥させることなく、且つ、ゲート絶縁膜質への影響を与えることなく高精度に凹部を形成することができるため、半導体装置の微細化及び高性能化を実現することが可能となる。
【0014】
さらに、本発明に係る第二の半導体装置の製造方法によれば、チャネル領域に影響を与えない領域に逆極性の不純物層が形成され、オン電流を低下させずに、パンチスルーを抑制可能なトランジスタを容易に実現することが可能となる。
【0015】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
<第一実施形態>
図1は、本発明の半導体装置の一実施形態を示す断面図である。
本実施形態における半導体装置100Aは、図1に示すように、シリコン基板(半導体基板)1上にゲート絶縁膜2を介して形成されているゲート電極3と、当該ゲート電極3を挟んだ両側の一方におけるシリコン基板1の凹部1a内にHalo層4及びLDD拡散層5からなる不純物積層体を介して形成されているソース領域7aと、当該ゲート電極3を挟んだ両側の他方におけるシリコン基板1の上層部にHalo層4及びLDD拡散層5からなる不純物積層体を介して形成されているドレイン領域7bと、ゲート電極3の両側であってLDD拡散層5の上面に形成されたサイドウォール6と、から構成されたMOS型トランジスタを備えている。
【0016】
次に、本実施形態における半導体装置の一製造方法について、図2を参照して説明する。
まず、厚さ約725μmであるp型のシリコン基板1の上面に、熱酸化膜法を用いて、酸化シリコンからなる厚さ約50Åのゲート絶縁膜2を成膜した後、化学的気相成長(CVD:Chemical Vapor Deposition)法を用いて、多結晶シリコンからなる厚さ約2500Åのゲート電極形成膜(図示せず)を順次成膜しておく。そして、図2(a)に示すように、公知のフォトリソグラフィ技術を利用して、シリコン基板1上に形成されたゲート電極形成膜(図示せず)のうち、ゲート電極形成予定部位Gは覆い、ソース領域形成予定部位S及びドレイン領域形成予定部位Dは露出するようにレジストのパターン(図示せず)を形成した状態でエッチングを行い、ゲート電極3を形成する。
【0017】
次に、図2(b)に示すように、シリコン基板1の全上面において、ゲート電極形成予定部位G及びドレイン領域形成予定部位Dは覆い、ソース領域形成予定部位Sは露出するようにレジストのパターン(図示せず)を形成した状態でエッチングを行い、ソース領域形成予定部位Sとなるシリコン基板1に凹部1aを形成する。
【0018】
次いで、上述のレジストを除去した後に、図2(c)に示すように、ゲート電極3をイオン注入マスクとして、Halo層4を形成するためのBイオン或いはBF2 イオンを、ゲート電極3の下方に入り込むようにシリコン基板1に対して斜めに注入する。続いて、同様に、ゲート電極3をイオン注入マスクとして、LDD拡散層5を形成するためのPイオンを、シリコン基板1に対して垂直に注入する。すると、ゲート電極3直下のチャネル領域には、ゲート電極3がマスクとなってPイオンが侵入できないが、ゲート電極3が形成されていないソース領域形成予定部位S及びドレイン領域形成予定部位Dにおけるシリコン基板1の上層部には、Halo層4及びLDD拡散層5が順次積層される。
【0019】
次いで、シリコン基板1の全上面に、酸化シリコンからなる第一のサイドウォール形成膜(図示せず)を、同様のCVD法を用いて、約100Åの厚さに成膜する。続いて、この第一のサイドウォール形成膜のさらに上面に、窒化シリコンからなる第二のサイドウォール形成膜(図示せず)を、同様のCVD法を用いて、約700Åの厚さに成膜する。そして、図2(d)に示すように、上述の第一及び第二のサイドウォール形成膜をエッチバックすることで、ゲート電極3の両側であってLDD拡散層5の上面に、第一のサイドウォール6aと第二のサイドウォール6bとからなるサイドウォール6を形成する。
【0020】
次いで、公知のイオン注入法を用いて、ゲート電極3及びサイドウォール6をイオン注入マスクとして、シリコン基板1にn型領域を形成するためのPイオンを注入することで、ゲート電極3を挟む両側の一方におけるシリコン基板1の凹部1a内にソース領域7aを形成するとともに、ゲート電極3を挟む両側の他方におけるシリコン基板1の上層部にドレイン領域7bを形成する。
【0021】
そして、ゲート電極3の上面に、公知のCVD法などを用いて、酸化シリコンからなる絶縁層(図示せず)を形成し、当該絶縁層に設けたコンタクト開口部にアルミニウムなどの配線用金属(図示せず)を形成することで、MOS型トランジスタを備えた半導体装置100Aを完成させる。
このような半導体装置100Aにおいて、ソース領域6aをシリコン基板1の凹部1a内に形成するとともに、ドレイン領域6bをシリコン基板1の上層部に形成したことによって、ソース・ドレイン領域間距離を縦方向に拡張することができるため、短チャネル効果を緩和させることが可能となる。
【0022】
また、エッチング工程において凹部1aを形成するようにしたことによって、凹部1aの幅、つまり、ソース領域6aの寸法を精密に制御することができるため、MOS型トランジスタのさらなる微細化及び高性能化を実現することが可能となる。
<第二実施形態>
図3は、本発明の半導体装置の他の実施形態を示す断面図である。
【0023】
本実施形態における半導体装置100Bは、図3に示すように、シリコン基板(半導体基板)1上にゲート絶縁膜2を介して形成されているゲート電極3と、当該ゲート電極3を挟んだ両側におけるシリコン基板1の凹部1a内に、それぞれLDD拡散層5を介して形成されているソース領域7a及びドレイン領域7bと、ソース領域7aに接続されたLDD拡散層5とドレイン領域7bに接続されたLDD拡散層5との間におけるゲート電極3の下方に形成されたパンチスルーストッパー層(LDD拡散層とは逆極性の不純物層)8と、から構成されたMOS型トランジスタを備えている。
【0024】
次に、本実施形態における半導体装置の他の製造方法について、図4を参照して説明する。
まず、図4(a)に示すように、厚さ約725μmであるp型のシリコン基板1の上層部に、Bイオン或いはBF2 イオンを注入することでパンチスルーストッパー層8を形成する。次いで、このシリコン基板1の上面に、熱酸化膜法を用いて、酸化シリコンからなるゲート絶縁膜2を、約50Åの厚さに成膜する。続いて、ゲート絶縁膜2のさらに上面に、化学的気相成長(CVD:Chemical Vapor Deposition)法を用いて、多結晶シリコンからなるゲート電極形成膜30を約2500Åの厚さに成膜する。
【0025】
次に、図4(b)に示すように、公知のフォトリソグラフィ技術を利用して、シリコン基板1上に形成されたゲート電極形成膜30のうち、ゲート電極形成予定部位Gは覆い、ソース領域形成予定部位S及びドレイン領域形成予定部位Dは露出するように、レジストのパターン(図示せず)を形成した状態で、シリコン基板1の途中(シリコン基板1の表面から約500Åの深さ)まで垂直方向にエッチングを施す。このとき、ゲート電極3が形成されるとともに、シリコン基板1のソース領域形成予定部位S及びドレイン領域形成予定部位Dに凹部1aが形成される。
【0026】
次いで、上述のレジストを除去した後に、図4(c)に示すように、前工程でシリコン基板1に形成された凹部1a内に、LDD拡散層5を形成するためのPイオンを、シリコン基板1に対して垂直に注入する。すると、ゲート電極3直下のチャネル領域には、ゲート電極3がマスクとなってPイオンが侵入できないが、ゲート電極3が形成されていないソース領域形成予定部位S及びドレイン領域形成予定部位Dである凹部1a内には、LDD拡散層5が形成される。
【0027】
次いで、シリコン基板1の全上面に、酸化シリコンからなる第一のサイドウォール形成膜(図示せず)を、同様のCVD法を用いて、約100Åの厚さに成膜する。次いで、この第一のサイドウォール形成膜のさらに上面に、窒化シリコンからなる第二のサイドウォール形成膜(図示せず)を、同様のCVD法を用いて、約700Åの厚さに成膜する。そして、図4(d)に示すように、上述の第一及び第二のサイドウォール形成膜をエッチバックすることにより、ゲート電極3の両側であってLDD拡散層5の上面に、第一のサイドウォール6a及び第二のサイドウォール6bからなるサイドウォール6を形成する。
【0028】
次いで、公知のイオン注入法を用いて、ゲート電極3及びサイドウォール6をイオン注入マスクとして、シリコン基板1に設けられた凹部1a内にn型領域を形成するためのPイオンを注入し、ソース領域7a及びドレイン領域7bを形成する。
そして、ゲート電極3の上面に、公知のCVD法などを用いて、酸化シリコンからなる絶縁層(図示せず)を形成し、当該絶縁層に設けたコンタクト開口部にアルミニウムなどの配線用金属(図示せず)を形成することで、MOS型トランジスタを備えた半導体装置100Bを完成させる。
【0029】
このような半導体装置100Bにおいて、ソース領域7a及びドレイン領域7bをシリコン基板1の凹部1a内に形成したことによって、ソース・ドレイン領域7a、7bとチャネル領域との間に段差が形成されるため、パンチスルーストッパー層8をチャネル領域に影響を与えない領域に形成することができるため、オン電流を低下させずに、パンチスルー特性を抑制することが可能となる。
【0030】
また、ソース領域7a及びドレイン領域7bを形成するための凹部1aを、ゲート電極3形成時のエッチング工程と同時に形成するようにしたことによって、プロセスに要する時間及びコストを削減させることが可能となる。
さらに、ゲート電極3形成時のエッチング工程において凹部1aを形成するようにしたことによって、凹部1aの幅、つまり、ソース領域7a及びドレイン領域7bの寸法を精密に制御することができるため、MOS型トランジスタのさらなる微細化及び高性能化を実現することが可能となる。
【0031】
なお、第二の実施形態においては、LDD拡散層5のパンチスルーを抑制するための逆極性の不純物層としてパンチスルーストッパー層8を形成したが、これに限らず、Halo層を形成するようにしてもかまわない。
また、第一及び第二の実施形態においては、p型のシリコン基板1を用いた半導体装置について説明したが、これに限らず、n型のシリコン基板を用いた半導体装置に適用するようにしてもかまわない。
【0032】
さらに、第一及び第二の実施形態における各層の形成イオン及び層厚は、本発明の半導体装置を実現可能であればこれに限らず、適宜変更可能である。
さらに、第一及び第二の実施形態において説明した各膜の成膜方法は、各膜の性能を損なわずに成膜可能であればこれに限らず、例えば、CVD法に代わってMBE(Moiecular Beam Epitaxy)法などを適用するようにしてもかまわない。
【0033】
さらに、第一及び第二の実施形態においては、n型領域を形成するために、Pイオンを使用したが、これに限らず、As、Sbなどを使用してもかまわない。さらに、第一及び第二の実施形態においては、半導体基板として、シリコン基板1を適用した場合について説明したが、これに限らず、GaAs基板、InGaAs基板、InP基板、或いはSiCなどの全ての半導体材料を基板としたデバイスや、絶縁体上に半導体薄膜を形成したSOI基板などを適用するようにしてもかまわない。
【0034】
さらに、第一及び第二の実施形態においては、MOS型トランジスタについて説明したが、これに限らず、例えば、MES(Metal Semiconductor)型トランジスタや、その他のMIS(Metal Insulator Semiconductor)型トランジスタなどに適用するようにしてもかまわない。
【0035】
【発明の効果】
以上説明したように、本発明に係る第一の半導体装置によれば、半導体基板上に形成されたゲート電極と、当該ゲート電極を挟んだ両側の一方における半導体基板の凹部内に形成されたソース・ドレイン領域とを備えたことによって、ソース・ドレイン間距離を拡張することができるため、短チャネル効果を緩和させることが可能となる。
【0036】
また、本発明に係る第二の半導体装置によれば、半導体基板上に形成されたゲート電極と、当該ゲート電極を挟んだ両側における半導体基板の凹部内に形成されたソース・ドレイン領域とを備えたことによって、ソース・ドレイン領域とチャネル領域とに段差がつき、LDD拡散層とは逆極性の不純物層をチャネル領域に影響を与えない領域に形成することができるため、オン電流を低下させずに、パンチスルーを抑制することが可能となる。
【0037】
さらに、本発明に係る第一の半導体装置の製造方法によれば、第一の半導体装置を容易に実現することが可能となる。
さらに、本発明に係る第二の半導体装置の製造方法によれば、第二の半導体装置を容易に実現することが可能となる。
【図面の簡単な説明】
【図1】本発明に係る半導体装置の第一実施形態を示す断面図である。
【図2】図1に示す半導体装置の製造工程を示す断面図である。
【図3】本発明に係る半導体装置の第二実施形態を示す断面図である。
【図4】図3に示す半導体装置の製造工程を示す断面図である。
【図5】従来の半導体装置の一実施形態を示す断面図である。
【符号の説明】1、11 半導体基板。2、12 ゲート絶縁膜。3、13ゲート電極。4、14 Halo層。5、15 LDD拡散層。6、16 サイドウォール。7a、17a ソース領域。7b、17b ドレイン領域。8、パンチスルーストッパー層(LDD拡散層とは逆極性の不純物層)
Claims (4)
- 半導体基板上に形成されたゲート電極と、当該ゲート電極を挟んだ両側の一方における前記半導体基板の凹部内に形成されたソース・ドレイン領域と、を備えたことを特徴とする半導体装置。
- 半導体基板上に形成されたゲート電極と、当該ゲート電極を挟んだ両側における前記半導体基板の凹部内に形成されたソース・ドレイン領域と、を備えたことを特徴とする半導体装置。
- 半導体基板上に順次積層されたゲート絶縁膜及びゲート電極形成膜のうち、ゲート電極形成予定部位は覆い、ソース・ドレイン領域形成予定部位は露出した状態で前記半導体基板をエッチングし、ゲート電極を挟んだ両側の一方における前記半導体基板に凹部を形成する工程と、
前記凹部内にソース・ドレイン領域を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。 - 半導体基板上に順次積層されたゲート絶縁膜及びゲート電極形成膜のうち、ゲート電極形成予定部位は覆い、ソース・ドレイン領域形成予定部位は露出した状態で前記半導体基板をエッチングし、ゲート電極を挟んだ両側における前記半導体基板に凹部を形成する工程と、
前記凹部内にソース・ドレイン領域を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
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2003
- 2003-01-14 JP JP2003005858A patent/JP2004221245A/ja not_active Withdrawn
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