JP2008177278A - スタティック型半導体記憶装置 - Google Patents
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Abstract
【解決手段】第1の転送トランジスタN1は、第1のビット線に接続された第1の拡散層16bと、第1の記憶ノードに接続された第2の拡散層16aを有し、第1の拡散層16bは基板11に設けられ、第2の拡散層16aは、基板11に設けられた凹部21の底部内に設けられ、第1の転送トランジスタN1のチャネル領域CHは第2の拡散層16aと、第1の記憶ノード方向にオフセットされ、オフセット部が抵抗R1として機能する。
【選択図】 図5
Description
図1は、第1の実施形態に係る抵抗を有するSRAMの平面図を示し、図3は、図1のIII−III線に沿った断面図を示している。図1、図3において、図2と同一部分には同一符号を付している。
図5は、第2の実施形態に係るSRAMの要部を示している。尚、以下の実施形態において、第1の実施形態と同一部分には同一符号を付す。
図8は、第3の実施形態に係るSRAMの要部を示している。第2の実施形態は、パスゲートトランジスタN1とプルダウントランジスタN3間に凹部21を形成し、基板11とゲート絶縁膜GIの境界より下方にソース/ドレイン領域の一方を形成した。これに対して、第3の実施形態は、パスゲートトランジスタN1とプルダウントランジスタN3間に基板11とゲート絶縁膜GIの境界より高い領域を形成し、この領域にソース/ドレイン領域の一方を形成する。すなわち、第3の実施形態は、所謂エレベーテッドソース/ドレイン構造を有している。
図12は、第4の実施形態に係るSRAMの要部を示している。第3の実施形態は、パスゲートトランジスタN1とプルダウントランジスタN3の両方のチャネル領域及びゲート電極G1、G3間のエクステンション領域14aを有する拡散層16aをオフセットさせ、パスゲートトランジスタN1とプルダウントランジスタN3の両方に抵抗R1を形成した。これに対して、第4の実施形態は、パスゲートトランジスタN1のみオフセットしている。このため、プルダウントランジスタN3の駆動力を防止できる。
図15は、第5の実施形態に係るSRAMの要部を示している。上記第1乃至第4の実施形態は、チャネル領域及びエクステンション領域を有するソース/ドレイン領域をゲート電極に対してオフセットさせることにより、トランジスタのソース/ドレイン領域に抵抗を付加した。
図18は、第6の実施形態に係るSRAMを示している。第6の実施形態は、図1に示すトランジスタN1、N2、N3、N4、P1、P2を所謂フィン型電界効果トランジスタ(以下、フィントランジスタと称す)により構成した場合を示している。図18において、図1と同一部分には同一符号を付している。
Claims (5)
- 相補データを記憶する第1、第2の記憶ノードを有する記憶部と、
前記第1の記憶ノードと第1のビット線との間に接続された第1の転送トランジスタと、
前記第2の記憶ノードと第2のビット線との間に接続された第2の転送トランジスタとを有するスタティック型半導体記憶装置であって、
前記第1、第2の転送トランジスタは、前記第1、第2のビット線に接続されたエクステンション領域を有する第1の拡散層と、前記第1、第2の記憶ノードに接続されたエクステンション領域を有する第2の拡散層をそれぞれ有し、前記第1の拡散層は基板の表面領域内に設けられ、前記第2の拡散層は、前記基板に設けられた凹部の底部内に設けられることを特徴とするスタティック型半導体記憶装置。 - 相補データを記憶する第1、第2の記憶ノードを有する記憶部と、
前記第1の記憶ノードと第1のビット線との間に接続された第1の転送トランジスタと、
前記第2の記憶ノードと第2のビット線との間に接続された第2の転送トランジスタとを有するスタティック型半導体記憶装置であって、
前記第1、第2の転送トランジスタは、前記第1、第2のビット線に接続されたエクステンション領域を有する第1の拡散層と、前記第1、第2の記憶ノードに接続されたエクステンション領域を有する第2の拡散層をそれぞれ有し、前記第1の拡散層は基板の表面領域内に設けられ、前記第2の拡散層は、前記基板上に設けられた半導体層内に設けられることを特徴とするスタティック型半導体記憶装置。 - 相補データを記憶する第1、第2の記憶ノードを有する記憶部と、
前記第1の記憶ノードと第1のビット線との間に接続された第1の転送トランジスタと、
前記第2の記憶ノードと第2のビット線との間に接続された第2の転送トランジスタとを有するスタティック型半導体記憶装置であって、
前記第1、第2の転送トランジスタは、ゲート電極に対して対称に第1、第2の拡散層をそれぞれ有し、前記第1、第2のビット線に接続される前記第1の拡散層のみ、それぞれシリサイド層を有し、前記第1、第2の記憶ノードに接続される前記第2の拡散層は前記第1の拡散層より高い抵抗値を有することを特徴とするスタティック型半導体記憶装置。 - 相補データを記憶する第1、第2の記憶ノードを有する記憶部と、
前記第1の記憶ノードと第1のビット線との間に接続された第1の転送トランジスタと、
前記第2の記憶ノードと第2のビット線との間に接続された第2の転送トランジスタとを有するスタティック型半導体記憶装置であって、
前記第1、第2の転送トランジスタは、フィンと、前記フィンに絶縁膜を介して設けられたゲート電極と、前記ゲート電極の両側に位置する前記フィン内に形成されたソース/ドレイン領域をそれぞれ有し、前記ゲート電極は、前記フィンの長手方向中央部から前記第1、第2のビット線方向にオフセットされて配置され、前記第1、第2の記憶ノードに接続される前記ソース/ドレイン領域は、前記第1、第2のビット線に接続される前記ドレイン/ソース領域より高い抵抗値を有することを特徴とするスタティック型半導体記憶装置。 - 前記第1、第2の転送トランジスタのチャネル領域は、それぞれ前記第1、第2の記憶ノード方向に第2の拡散層とオフセットされ、前記チャネル領域と第2の拡散層の間の領域が抵抗として機能することを特徴とする請求項1又は2記載のスタティック型半導体記憶装置。
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