JP2009152468A - 半導体装置 - Google Patents

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Abstract

【課題】
電流方向を反転した時の特性が異なるＭＯＳトランジスタを含む半導体装置を提供する。
【解決手段】
半導体基板に形成された、第１導電型を有する複数の活性領域と、第１導電型を有する複数の活性領域の１つである第１活性領域の中間位置を横断して形成され、下方に第１チャネルを画定する第１絶縁ゲート電極と、第１絶縁ゲート電極の両側の第１活性領域中に形成され、第１導電型と逆の第２導電型を有する、一対の第１電流端子領域と、を有する半導体装置であって、第１絶縁ゲート電極の平面視形状が、一対の電流端子領域の一方に向かって凸の凸部と、他方に向かって凹の凹部とを有し、凸部と凹部とがチャネル幅方向で整合しており、第１電流端子領域の一方から他方に第２導電型キャリアを輸送するときの電気抵抗値と、第１電流端子領域の他方から一方に第２導電型キャリアを輸送するときの電気抵抗値が異なる。
【選択図】 図１

Description

本発明は、半導体装置に関し、特に電流方向を反転した動作を行うトランジスタを含む半導体装置に関する。
ＳＲＡＭセルを例にとって説明する。
ＳＲＡＭセルにおいては、ｎチャネルＭＯＳトランジスタからなる駆動トランジスタとｐチャネルＭＯＳトランジスタからなる負荷トランジスタが直列に接続されたインバータが２つ並列に配置される。負荷トランジスタのソース端子は電源電圧ＶDDに、駆動トランジスタのソース端子は接地電位ＶSSに接続される。
各インバータを構成する２つのトランジスタの相互接続点は、それぞれ他方のインバータを構成する２つのトランジスタのゲート端子に接続されると共に、ｎチャネルＭＯＳトランジスタからなる転送トランジスタを介してビット線に接続される。転送トランジスタのゲート端子は、共にワード線ＷＬに接続される。
メモリセルに記憶されているデータを読み出す場合には、ビット線をプリチャージし、ワード線ＷＬに高レベル信号を与えて２つの転送トランジスタをオン状態にする。駆動トランジスタのドレイン端子の電位状態が、それぞれ転送トランジスタを介してビット線に現れる。ビット線に現れた電位状態は、それぞれ差動増幅器の反転及び非反転入力端子に入力され、増幅されて外部に取り出される。
通常、転送トランジスタのオン状態の抵抗は、駆動トランジスタのそれよりも大きくなるように設計される。転送トランジスタのオン状態の抵抗が小さいと、データを読み出す場合に、駆動トランジスタのドレイン端子の電位が読出動作開始前にプリチャージされたビット線の電位の影響を受けて変動し、記憶されているデータが破壊されることがあるからである。
駆動トランジスタのオン状態の抵抗に対する転送トランジスタのオン状態の抵抗の比をセル比という。セル比は、通常３程度以上に設定される。通常、セル比を大きくするために、駆動トランジスタのチャネル幅を転送トランジスタのそれよりも大きくする。駆動トランジスタのチャネル幅を大きくすればセル比は大きくなり、読出動作は安定になるが、トランジスタの占める面積が大きくなり、高集積化の要請に反する。
一方、転送トランジスタのチャネル幅を小さくしてもよいが、ＭＯＳトランジスタとして機能させるためには一定の幅を必要とし、その幅よりも小さくすることは困難である。
特開平０７−９９２５４号は、安定なデータ読出しを可能とするよう、転送トランジスタに不純物濃度の低い抵抗領域を付加したＳＲＡＭを提案する。
特開平０８−７８５３７号は、トランジスタの面積を増大することなく安定な読出しを可能とするよう、駆動トランジスタと転送トランジスタのゲート電極の仕事関数を異ならせたＳＲＡＭを提案する。
ＩＥＤＭ ２００１ ｐ．２１１は、ウェル中に不純物濃度を下げた補償ウェル領域を形成し、ＭＯＳトランジスタのソース側とドレイン側を比対称な構成としたＳＲＡＭを報告する。
特開平０７−９９２５４号公報 特開平０８−７８５３７号公報 ＩＥＤＭ ２００１ ｐ．２１１ 半導体装置の高集積化、構成素子の微細化に伴い、トランジスタの閾値もばらつく傾向がある。ＳＲＡＭの動作を安定化する更なる技術が求められている。
本発明の１つの目的は、電流方向を反転した時の特性が異なるＭＯＳトランジスタを含む半導体装置を提供することである。
本発明の他の目的は、動作特性の安定なＳＲＡＭ型半導体装置を提供することである。
本発明の１観点によれば、
半導体基板と、
前記半導体基板に形成された、第１導電型の複数の活性領域と、
前記第１導電型を有する複数の活性領域の１つである第１活性領域の中間位置を横断して形成され、下方に第１チャネルを画定する第１絶縁ゲート電極と、
前記第１絶縁ゲート電極の両側の第１活性領域中に形成され、前記第１導電型と逆の第２導電型を有する、一対の第１電流端子領域と、
を有する半導体装置であって、
前記第１絶縁ゲート電極の平面視形状が、前記一対の電流端子領域の一方に向かって凸の凸部と、他方に向かって凹の凹部とを有し、凸部と凹部とがチャネル幅方向で整合しており、
前記第１電流端子領域の一方から他方に第２導電型キャリアを輸送するときの電気抵抗値と、前記第１電流端子領域の他方から一方に第２導電型キャリアを輸送するときの電気抵抗値が異なる半導体装置
が提供される。
本発明の他の観点によれば、
一対のインバータ回路であって、各インバータ回路が第１導電型のロードＭＯＳトランジスタと第２導電型のドライバＭＯＳトランジスタとが接続ノードで接続された直列接続を有し、一方のインバータ回路の接続ノードが他方のインバータ回路のゲート電極に接続され、さらに各接続ノードに接続された、第２導電型の転送ＭＯＳトランジスタを有するＳＲＡＭ型半導体装置であって、
前記転送ＭＯＳトランジスタが、
第１導電型の活性領域の中間位置を横断して形成され、下方にチャネルを画定する絶縁ゲート電極と、
前記絶縁ゲート電極の両側の活性領域中に形成され、前記第１導電型と逆の第２導電型を有する、一対の第１電流端子領域と、
を有し、
前記絶縁ゲート電極の平面視形状が、前記一対の第１電流端子領域の一方に向かって凸の凸部と、他方に向かって凹の凹部とを有し、凸部と凹部とがチャネル幅方向で整合しており、
前記第１電流端子領域の一方から他方に第２導電型キャリアを輸送するときの電気抵抗値と、前記第１電流端子領域の他方から一方に第２導電型キャリアを輸送するときの電気抵抗値が異なる、
ＳＲＡＭ型半導体装置
が提供される。
電流方向を反転した時、特性の変化するトランジスタが得られる。
ＳＲＡＭの動作が安定化する。
本発明者は、ＳＲＡＭについて考察を重ねた。
図１Ａに示すように、ＳＲＡＭセルは、それぞれがＰＭＯＳロード（負荷）トランジスタＬＤとＮＭＯＳドライバ（駆動）トランジスタＤＲとを含む一対のインバータで構成され、相補型の入出力（接続）ノードＮＤを有するラッチと、入出力ノードに一方の電流端子が接続された転送（トランスファ）トランジスタＴＲとを有する。図中数字１，２を付して、正論理側と負論理側を示す。
ＳＲＡＭセルに記憶した情報を読み出す場合、ビット線ＢＬをハイ（“Ｈ”）状態とし、ワード線をＨにして転送トランジスタＴＲをオンにする。“Ｈ”状態のビット線ＢＬの電荷が転送トランジスタＴＲ、ドライバトランジスタＤＲを介して、接地電位ＶＳＳに流れる。ドライバトランジスタＤＲのオン電流Ｉｏｎ（ＤＲ）の転送トランジスタＴＲのオン電流Ｉｏｎ（ＴＲ）に対する比、Ｉｏｎ（ＤＲ）／Ｉｏｎ（ＴＲ）が大きいほど、ビット線ＢＬからノードＮＤに流れ込む読出し電流ＩｒによりノードＮＤの電圧が上昇することを抑制できる。すなわち、メモリセルに保持されている情報を、読出し動作により反転破壊することを抑制できる。
図１Ｂは、図１Ａ同様のＳＲＡＭセルの情報書込み時の状態を示す。ビット線ＢＬをロー（“Ｌ”）状態とし、ワード線をＨにして転送トランジスタＴＲをオンにする。電源電圧ＶＤＤからロードトランジスタＬＤ，転送トランジスタＴＲを介してビット線ＢＬに電流が流れ、ノードＮＤの電圧を下げる。転送トランジスタＴＲのオン電流Ｉｏｎ（ＴＲ）のロードトランジスタＬＤのオン電流Ｉｏｎ（ＬＤ）に対する比、Ｉｏｎ（ＴＲ）／Ｉｏｎ（ＬＤ）が大きいほど、ノードＮＤからビット線ＢＬに流れ込む電流Ｉｗにより、ノードＮＤの電位を下げやすくなるため、メモリセルの書込み特性を向上できる。
ロードトランジスタとドライバトランジスタは一定方向に電流を流す。転送トランジスタは読出し時と書込み時に、逆方向の電流を流す。読出し時の電流に対する抵抗は高い方が好ましく、書込み時の電流に対する抵抗は低い方が好ましい。
なお、転送トランジスタはＮＭＯＳトランジスタであり、キャリアは電子である。電子の輸送方向は、電流方向と逆である。従って、図１Ａ，１Ｂに示す転送トランジスタＴＲ１の抵抗は、読出し時ドライバトランジスタＤＲ１からビット線ＢＬに電子が流れる方向で高く（図１Ａ）、書込み時ビット線ＢＬ１からロードトランジスタＬＤ１に電子が流れる方向で低いことが好ましい。
このような非対称な特性を有するＭＯＳトランジスタは、例えば、ゲート電極構造の両側のソース／ドレイン領域の不純物濃度を変えることなどで実現可能である。但し、マスク枚数を増加する必要が生じる。マスク枚数の増加は製造コストの増加、歩留まりの低下につながる。
本発明者は、ゲート電極の平面視形状を非対称とすることにより、電流方向を反転したときの特性を異ならせることを考察した。
図１Ｃに示すように、ゲート電極Ｇの平面視形状をソースＳに向かって凸、ドレインＤに向かって凹になるようにする。ゲート電極Ｇをマスクとしてエクステンションのイオン注入を行ない、活性化熱処理において注入した不純物を拡散させると、ゲート電極下方にも不純物分布が広がる。ゲート電極の平面視形状により、ソースＳ側では拡散前面Ｄｓが収束するように移動し、ドレインＤ側では拡散前面Ｄｄが発散するように移動する。相対的に、収束する側の不純物濃度が高くなり、発散する側の不純物濃度が低くなる。不純物濃度の高い側からキャリアを輸送する時の抵抗は、不純物濃度が低い側からキャリアを輸送する時の抵抗より低くなる。すなわち、電流方向を反転すると、特性の変わるＭＯＳトランジスタが得られるであろう。
近年の微細化ＭＯＳトランジスタにおいては、ウェルと同導電型の不純物を基板法線方向から傾けた複数方向からイオン注入して、エクステンションを包むようなポケット（またはハロ）領域を形成することも行われる。ポケット領域は、エクステンション領域の周縁部を抑制すると共に、チャネルの不純物濃度を上げ、閾値を変化させる。
図１Ｄに示すように、ゲート電極の平面視形状がソースＳに向かって凹、ドレインＤに向かって凸の場合、凸側から斜めイオイン注入すると、不純物はゲート電極頂部下方に効率的に注入される。凹側から斜めイオン注入すると、ゲート電極が影を作る領域があり、ゲート電極頂部下方の不純物濃度は相対的に低くなる。ポケット領域の不純物濃度は、チャネルの閾値を増加し、電流に対する抵抗値を増加する。ポケット領域の不純物濃度の差が、電流方向を反転した時の特性の差になって表れる。以下、第１の実施例を説明する。
図２Ａに示すように、シリコン基板１に素子分離領域形状の溝をエッチングし、絶縁物を埋め込み、不要部を化学機械研磨（ＣＭＰ）等で除去してシャロートレンチアイソレーションによる素子分離領域ＳＴＩを形成する。素子分離領域ＳＴＩは、複数の活性領域ＡＲを画定する。ＳＲＡＭにおいては、負荷トランジスタのｐチャネルＭＯＳトランジスタ（ＰＭＯＳＬＤ）、駆動トランジスタのｎチャネルＭＯＳトランジスタ（ＮＭＯＳＤＲ）、転送トランジスタのｎチャネルＭＯＳトランジスタ（ＮＭＯＳＴＲ）の３種類のトランジスタが存在する。以下、これらの３種類のトランジスタを例にとって説明する。
図２Ｂに示すように、活性領域表面を熱酸化し、犠牲酸化膜３を形成する。レジストパターンで領域を分けてそれぞれ複数回のイオン注入を行ない、ｎ型ウェルＮＷ，ｐ型ウェルＰＷを形成する。なお、複数回のイオン注入は、チャネルストップ用イオン注入、ウェル形成用イオン注入、閾値調整用イオン注入等である。
図２Ｃに示すように、犠牲酸化膜３を希弗酸等で除去し、露出した活性領域表面を熱酸化し、必要に応じて窒素導入を行い、ゲート絶縁膜４を形成する。
多電源電圧用に、複数膜厚のゲート絶縁膜を形成することもできる。厚さの異なる３種類のゲート絶縁膜を形成する場合、例えば、厚い熱酸化膜を形成し、厚い酸化膜は不要の領域で熱酸化膜を除去し、次に中程度の厚さの熱酸化膜を形成し、不要領域は除去し、次に薄い熱酸化膜を形成すればよい。
ゲート絶縁膜４を覆って、シリコン基板１上方に、例えば厚さ１００ｎｍ〜１５０ｎｍ程度の多結晶シリコン膜５を例えば基板温度６５０℃のＣＶＤで堆積する。多結晶シリコン膜５の上にゲート電極形状のレジストパターンを形成し、多結晶シリコン膜５をエッチングして、ゲート電極Ｇを残す。ゲート電極Ｇは、ＰＭＯＳＬＤ用の対称形状ゲート電極Ｇｓｐ，ＮＭＯＳＤＲ用の対称形状ゲート電極Ｇｓｎ、ＮＭＯＳＴＲ用の非対称ゲート電極Ｇａｓｎを含む。ここで、ゲート電極Ｇの平面視形状が重要である。
図２Ｄは、３種類のゲート電極Ｇｓｐ，Ｇｓｎ，Ｇａｓｎの平面形状の例を示す。活性領域は全て水平方向辺と垂直方向辺で画定される矩形とし、電流輸送方向を水平方向とする。ＰＭＯＳＬＤのゲート電極Ｇｓｐ，ＮＭＯＳＤＲのゲート電極Ｇｓｎは、活性領域を垂直方向に横断する。活性領域上の形状は直線的ストライプ形状（矩形）であり、右側、左側が対称な対称形状である。ＮＭＯＳＴＲのゲート電極Ｇａｓｎは活性領域上で右側に凸、左側に凹の非対称形状である。反転「く」の字形（又は「Ｖ」の字形）で例示する。図１Ｃに示したように、連続的に傾きを変える弓形（又は曲率を有する形状）でもよい。電流方向（水平方向）の幅は一定でよいが、チャネル幅方向で変えてもよい。
凸の形状は、ゲート電極端から不純物が拡散する時、拡散前面が収束する形状であればよい。凸部でのチャネル両端部におけるゲート電極辺の延長がなす角度が、８０度〜１７９度であればよく、８０度〜１２０度がより好ましい。円弧状の形状で、正弦波近似できる場合は、振幅が半周期の０．０１倍〜０．６倍とすることができる。
凹の辺形状は凸の辺形状とすれば、チャネル長は一定となる。凹部でのチャネル両端部におけるゲート電極の延長がなす角度を凸部での対応する角度より大きくしてもよい。この場合、チャネル長がチャネル中央部でチャネル端部より小さくなり、チャネル中央部の影響が強くなる。
図２Ｅに示すように、ＰＭＯＳＬＤ用活性領域及び他のＰＭＯＳトランジスタ用活性領域（ＮＷ）をレジストマスクＰＲ１１で覆い、ＮＭＯＳＤＲ用活性領域、ＮＭＯＳＴＲ用活性領域、及び他のＮＭＯＳトランジスタ用活性領域（ＰＷ）において、ゲート電極をマスクとしたイオン注入を行なう。
必要に応じて、ゲート電極をマスクとして、ｐ型不純物Ｂを基板法線方向から例えば３０度程度傾けた斜め方向（対照的な４方向）からイオン注入して、ｐ型ポケット領域Ｐｋｔｐを形成する。エクステンション領域の拡散を抑制しすぎないように、ポケット領域のイオン注入を行なう場合も、ポケット領域の不純物濃度は低めにするのがよい。ポケット不純物としてＩｎやＩｎとＢの組み合わせを用いてもよい。
ゲート電極をマスクとして、ｎ型不純物Ｐを基板法線方向からイオン注入してｎ型エクステンション領域Ｅｘｔｎを形成する。なお、エクステンション領域の拡散を容易にするよう、拡散係数の小さいＡｓより、拡散係数の大きいＰを用いるのが好ましい。但し、後述の活性化アニールで十分拡散するようであればＡｓを用いてもよい。その後、レジストマスクＰＲ１１は除去する。ゲート電極をマスクとしてイオン注入するが、注入された不純物は注入条件に応じた広がりを有する。
図３Ａは、ゲート電極下方に分布するｎ型エクステンション領域Ｅｘｔｎの平面視形状を示す。ゲート電極凸部頂上Ｂからオーバーラップ長ＯＬ１のエクステンション領域Ｅｘｔｎ１がゲート電極凸部下方に入り込み、ゲート電極凹部頂上Ａからオ−バーラップ長ＯＬ２のエクステンション領域Ｅｘｔｎ２がゲート電極凹部下方に入り込む。
図３Ｂは、ＡとＢを結ぶチャネル領域中央線に沿うエクステンションＥｘｔｎの不純物分布を示すグラフである。凸部側エクステンション領域Ｅｘｔｎ１の幅と凹部側エクステンション領域Ｅｘｔｎ２の幅とはほぼ同等となる。
図２Ｆに示すように、ＮＭＯＳＤＲ用活性領域、ＮＭＯＳＴＲ用活性領域、及び他のＮＭＯＳトランジスタ用活性領域をレジストマスクＰＲ１２で覆い、ＰＭＯＳＬＤ用活性領域、及び他のＰＭＯＳトランジスタ用活性領域にゲート電極をマスクとしてイオン注入を行なう。
必要に応じて、ゲート電極をマスクとして、ｎ型不純物Ｐ（またはＡｓ或いはＳｂ）を基板法線方向から、例えば３０度程度傾けた斜め方向（対照的な４方向）からイオン注入して、ｎ型ポケット領域Ｐｋｔｎを形成する。
ゲート電極をマスクとして、ｐ型不純物Ｂ（またはＢＦ２）を基板法線方向からイオン注入してｐ型エクステンション領域Ｅｘｔｐを形成する。その後、レジストマスクＰＲ１２は除去する。
図２Ｇに示すように、酸化シリコン膜等の絶縁膜をＣＶＤ等で堆積し、リアクティブイオンエッチング（ＲＩＥ）等の異方性エッチングを行って、平坦部では除去し、ゲート電極Ｇ側壁上にのみサイドウォールスペーサＳＷを残す。その後、ＮＭＯＳトランジスタ領域をレジストマスクで覆い、ＰＭＯＳ領域にｐ型不純物Ｂを高濃度でイオン注入し、高濃度（低抵抗）のソース／ドレイン領域ＳＤｐを形成する。同様、ＰＭＯＳトランジスタ領域をレジストマスクで覆い、ＮＭＯＳ領域にｎ型不純物Ｐを高濃度でイオン注入し、高濃度（低抵抗）のソース／ドレイン領域ＳＤｎを形成する。
図２Ｈに示すように、例えば１０００℃以上の温度で、強めの活性化アニールを行い、不純物を活性化すると共に、少なくともＮＭＯＳ領域のエクステンション領域の拡散を積極的に生じさせる。
図３Ｃは、拡散後のエクステンション領域Ｅｘｔの平面視形状を概略的に示す平面図である。凸部側ではゲート電極端から拡散する不純物が収束するように移動するので不純物濃度が高くなり、拡散幅がより大きくなる。ゲート電極端辺が一定の曲率を有する場合はチャネル幅全体で拡散幅の増加が生じる。「く」（又は「Ｖ」）の字形状の場合は中央部で拡散幅の増加が生じる。凹部側ではゲート電極端から拡散する不純物が拡散するように移動するので不純物濃度が低くなり、拡散幅がより小さくなる。「く」（又は「Ｖ」）の字形状の場合はチャネル中央部で離れるように拡散するので、チャネル中央部で不純物濃度が低くなり、拡散幅がより小さくなる。
なお、エクステンション領域の拡散はチャネル幅方向端部ではあまり生じないことを実験的に確認した。従って、主にチャネル中央部を対象として考察すればよい。
図３Ｄは、ＡとＢを結ぶチャネル領域中央線に沿うエクステンション領域Ｅｘｔの不純物分布を示すグラフである。凸部側エクステンション領域Ｅｘｔｎ１の幅が凹部側エクステンション領域Ｅｘｔｎ２の幅より大きくなる。
図３Ｃに示すように、凸部側エクステンション領域Ｅｘｔｎ１のオーバーラップ長ＯＬ１が凹部側エクステンション領域Ｅｘｔｎ２のオーバーラップ長ＯＬ２より大きくなる。
エクステンション領域Ｅｘｔｎ１からエクステンション領域Ｅｘｔｎ２に電子流を流すときの抵抗は、エクステンション領域Ｅｘｔｎ２からエクステンション領域Ｅｘｔｎ１に電子流を流すときの抵抗より小さくなる。
図２Ｉに示すように、必要に応じてソース／ドレイン領域ＳＤ，ゲート電極Ｇ表面上にシリサイド層ＳＬを形成する。シリコン基板１上に、窒化シリコン層等のエッチストッパ層ＥＳ、ＰＳＧ等の酸化シリコン等の層間絶縁膜ＩＬをＣＶＤ等で形成し、必要に応じて化学機械研磨（ＣＭＰ）で表面を平坦化する。層間絶縁膜ＩＬ，エッチストッパＥＳを貫通するコンタクト孔を形成し、Ｗプラグ等の導電性プラグＣＰを埋め込む。さらに、必要な上層配線を形成する。
以上の実施例によれば、凸部側と凹部側とでエクステンション領域の幅が異なることになり、電流方向を反転した時の特性が異なることになる。ＳＲＡＭの転送トランジスタとして好ましい特性を実現できる。
図３Ｅは、本実施例を適用したＳＲＡＭセルの平面図である。垂直方向に長い４つの活性領域ＡＲが水平方向に並び、活性領域と交差してゲート電極Ｇが配置されている。外側の活性領域には転送トランジスタＴＲ１（ＴＲ２）と駆動トランジスタＤＲ１（ＤＲ２）が形成されている。転送トランジスタＴＲのゲート電極は、駆動トランジスタＤＲの反対側に向かって凸の平面形状を有する。内側の活性領域には負荷トランジスタＬＤ１（ＬＤ２）が形成されている。駆動トランジスタＤＲ、負荷トランジスタＬＤのゲート電極形状は、直線的なストライプ形状であり、電流方向に関して対称的である。
転送トランジスタＴＲの抵抗は、読出し時ドライバトランジスタＤＲ１からビット線ＢＬに電子が流れる方向で高く、書込み時ビット線ＢＬからロードトランジスタＬＤに電子が流れる方向で低い。
以上の実施例では、エクステンション領域がゲート電極下に入り込む部分をソース側とドレイン側で変えることにより電流方向による抵抗を変化させた。ポケット領域を用いて、同様の特性の変化を得ることもできる。以下、第２の実施例を説明する。
図２Ａ−２Ｄの工程を第１の実施例同様に行う。図２Ｄの工程におけるゲート電極のパターニングにおいて、転送トランジスタのゲート電極の凸の方向を反転させる。但し、この方向は他のトランジスタとの相対的関係において定まるので、図示の形状はこのままでもよい。
図２Ｅに示すＮＭＯＳトランジスタに対するポケット領域形成用イオン注入において、ゲート電極の形状、斜めイオン注入の角度等を選択し、ゲート電極の凹部側でイオン注入の影ができるようなイオン注入を行なう。斜めイオン注入の角度は例えば約２０度〜約４５度程度にする。
図４Ａにその概略を示す。ゲート電極の凹部側頂上Ａ下方において、左側からの斜めイオン注入は障害物なしに行なわれる。上下からの斜めイオン注入は、ゲート電極に一部遮られる。右側からのイオン注入は全てゲート電極に遮られる。ゲート電極の凸部側頂上Ｂ下方において、右側及び上下からの斜めイオン注入は障害物なしに行なわれる。左側からのイオン注入は全てゲート電極に遮られる。すなわち、凸部下方と較べて、凹部下方ではイオン注入が抑制される。
図４Ｂは、ＡとＢを結ぶチャネル領域中央線に沿う断面でのポケット領域Ｐｋｔｐの不純物分布を示す断面図である。凸部頂上Ｂにおけるゲート電極下方のポケット領域Ｐｋｔｐ１は、凹部頂上Ａにおけるゲート電極下方のポケット領域Ｐｋｔｐ２と較べて、より高濃度で、より深く侵入し、チャネルの閾値をより高くする。
ポケットのイオン注入と併せ、エクステンション領域のイオン注入を行なう。
図４Ｃは、ＡとＢを結ぶチャネル領域中央線に沿う断面でのエクステンション領域の不純物分布を示すグラフである。ポケット領域の不純物濃度の差を受けて、凸部頂上Ｂ側で、不純物の補償がより多く生じ、凸部側エクステンション領域Ｅｘｔｎ１の幅は、凹部側エクステンション領域Ｅｘｔｎ２の幅より小さくなる。
この場合、ゲート電極の凹部側から凸部側に電子流を輸送した時の抵抗は、凸部側から凹部側に電子流を流す時より小さくなる。
図２Ｆ，２Ｇの工程を第１に実施例同様に行う。図２Ｈに示す不純物活性化工程は、エクステンションの拡散を抑制するように必要最小程度にするのが好ましい。或いは、エクステンション不純物の拡散を抑制するために不活性不純物（Ｆ，Ｃ，或いは、Ｎ等）を追加注入してもよい。その他の点は第１の実施例同様である。
図４Ｄは、ＳＲＡＭセルの平面図である。垂直方向に長い４つの活性領域ＡＲが水平方向に並び、活性領域と交差してゲート電極Ｇが配置されている。外側の活性領域には転送トランジスタＴＲ１（ＴＲ２）と駆動トランジスタＤＲ１（ＤＲ２）が形成されている。転送トランジスタＴＲのゲート電極は、駆動トランジスタＤＲに向かって凸の平面形状を有する。内側の活性領域には負荷トランジスタＬＤ１（ＬＤ２）が形成されている。
転送トランジスタＴＲの抵抗は、読出し時ドライバトランジスタＤＲ１からビット線ＢＬに電子が流れる方向で高く、書込み時ビット線ＢＬからロードトランジスタＬＤに電子が流れる方向で低い。
以上、実施例に従って本発明を説明したが、本発明はこれらに限られるものではない。例えば、ゲート電極の平面形状は図示した「く」（又は「Ｖ」）の字（逆「く」の字を含む）に限らない。一方に向かって凸となる形状で、拡散を進行させたとき、拡散前面が一方の側で収束し、他方の側で発散するような形状、または一方の側で他方の側よりも斜めイオン注入に対して影を生じさせるものであれば良い。
適用する回路はＳＲＡＭに限らない。電流方向によって特性を変化させたいトランジスタに、実施例を適用することができる。
ゲート電極の平面形状、ポケット領域、エクステンション領域のイオン注入、不純物活性化工程の他は、公知の技術のいずれを用いてもよい。例えば、特許文献１，２の実施例の欄に記載した技術を用いることができる。
以下、本発明の特徴を付記する。
（付記１）
半導体基板と、
前記半導体基板に形成された、第１導電型の複数の活性領域と、
前記第１導電型を有する複数の活性領域の１つである第１活性領域の中間位置を横断して形成され、下方に第１チャネルを画定する第１絶縁ゲート電極と、
前記第１絶縁ゲート電極の両側の第１活性領域中に形成され、前記第１導電型と逆の第２導電型を有する、一対の第１電流端子領域と、
を有する半導体装置であって、
前記第１絶縁ゲート電極の平面視形状が、前記一対の電流端子領域の一方に向かって凸の凸部と、他方に向かって凹の凹部とを有し、凸部と凹部とがチャネル幅方向で整合しており、
前記第１電流端子領域の一方から他方に第２導電型キャリアを輸送するときの電気抵抗値と、前記第１電流端子領域の他方から一方に第２導電型キャリアを輸送するときの電気抵抗値が異なる半導体装置。
（付記２）
前記第１導電型を有する複数の活性領域の、他の１つである第２活性領域の中間位置を横断して形成された第２絶縁ゲート電極と、
前記第２絶縁ゲート電極の両側の第２活性領域中に形成され、第２導電型を有する、一対の第２電流端子領域と、
をさらに有し、前記第２絶縁ゲート電極の平面視形状は前記第２活性領域上で直線的ストライプ形状である、付記１記載の半導体装置。
（付記３）
前記第１電流端子領域は第１エクステンション領域と第１低抵抗ソース／ドレイン領域とを含み、前記第１絶縁ゲート電極の凸部下方に入り込む第１エクステンション領域のオーバラップ長が、前記凹部下方に入り込む第１エクステンション領域のオーバラップ長より大きく、前記凸部側から前記凹部側に第２導電型キャリアを輸送するときの電気抵抗値が、前記凹部側から前記凸部側に第２導電型キャリアを輸送するときの電気抵抗値より低い、付記１又は２記載の半導体装置。
（付記４）
前記第１電流端子領域は第１エクステンション領域と第１低抵抗ソース／ドレイン領域とを含み、
前記第１チャネルは、前記第１エクステンション領域先端部を囲む、第１導電型のポケット領域を含み、
前記第１絶縁ゲート電極の凸部下方のポケット領域における不純物濃度が、前記第１絶縁ゲート電極の凹部下方のポケット領域における不純物濃度より高く、
前記凸部側から前記凹部側に第２導電型キャリアを輸送するときの電気抵抗値が、前記凹部側から前記凸部側に第２導電型キャリアを輸送するときの電気抵抗値より高い、
付記１又は２記載の半導体装置。
（付記５）
一対のインバータ回路であって、各インバータ回路が第１導電型のロードＭＯＳトランジスタと第２導電型のドライバＭＯＳトランジスタとが接続ノードで接続された直列接続を有し、一方のインバータ回路の接続ノードが他方のインバータ回路のゲート電極に接続され、さらに各接続ノードに接続された、第２導電型の転送ＭＯＳトランジスタを有するＳＲＡＭ型半導体装置であって、
前記転送ＭＯＳトランジスタが、
第１導電型の活性領域の中間位置を横断して形成され、下方にチャネルを画定する絶縁ゲート電極と、
前記絶縁ゲート電極の両側の活性領域中に形成され、前記第１導電型と逆の第２導電型を有する、一対の第１電流端子領域と、
を有し、
前記絶縁ゲート電極の平面視形状が、前記一対の第１電流端子領域の一方に向かって凸の凸部と、他方に向かって凹の凹部とを有し、凸部と凹部とがチャネル幅方向で整合しており、
前記第１電流端子領域の一方から他方に第２導電型キャリアを輸送するときの電気抵抗値と、前記第１電流端子領域の他方から一方に第２導電型キャリアを輸送するときの電気抵抗値が異なる、
ＳＲＡＭ型半導体装置。
（付記６）
前記第１導電型がｐ型、前記第２導電型がｎ型であり、前記ロードＭＯＳトランジスタがＰＭＯＳトランジスタ、前記ドライバＭＯＳトランジスタと前記転送ＭＯＳトランジスタとがＮＭＯＳトランジスタであり、前記ドライバＭＯＳトランジスタ及び前記ロードＭＯＳトランジスタは活性領域上で直線的ストライプ形状の絶縁ゲート電極を有する付記５記載のＳＲＡＭ型半導体装置。
（付記７）
前記第１電流端子領域は第１エクステンション領域と第１低抵抗領域とを含み、
前記絶縁ゲート電極の凸部下方に入り込む第１エクステンション領域のオーバラップ長が、前記凹部下方に入り込む第１エクステンション領域のオーバラップ長より大きく、
前記凸部側から前記凹部側に第２導電型キャリアを輸送するときの電気抵抗値が、前記凹部側から前記凸部側に第２導電型キャリアを輸送するときの電気抵抗値より低い、
付記５又は６記載のＳＲＡＭ型半導体装置。
（付記８）
前記第１電流端子領域は第１エクステンション領域と第１低抵抗ソース／ドレイン領域とを含み、
前記チャネルは、前記第１エクステンション領域先端部を囲む、第１導電型のポケット領域を含み、
前記第１絶縁ゲート電極の凸部下方のポケット領域における不純物濃度が、前記第１絶縁ゲート電極の凹部下方のポケット領域における不純物濃度より高く、前記凸部側から前記凹部側に第２導電型キャリアを輸送するときの電気抵抗値が、前記凹部側から前記凸部側に第２導電型キャリアを輸送するときの電気抵抗値より高い、
付記５又は６記載のＳＲＡＭ型半導体装置。
図１Ａ，１Ｂは本発明者の考察を説明するための、ＳＲＡＭセルの等価回路図、図１Ｃ，１Ｄは、本発明者の考察による転送トランジスタのゲート電極の平面図である。 ／ ／ 図２Ａ−２Ｉは、第１の実施例による半導体装置の製造工程を示す断面図及び平面図である。 図３Ａ−３Ｅは、第１の実施例を説明するための概略平面図及びグラフである。 図４Ａ−４Ｄは、第２の実施例による半導体装置を説明するための概略平面図、断面図、及びグラフである。
符号の説明
ＬＤ 負荷（ロード）トランジスタ、
ＤＲ 駆動（ドライバ）トランジスタ、
ＴＲ 転送トランジスタ、
ＢＬ ビット線、
ＷＬ ワード線、
Ｇ ゲート電極、
Ｓ ソース、
Ｄ ドレイン、
ＡＲ 活性領域、
ＳＴＩ 素子分離領域、
ＮＷ ｎ型ウェル、
ＰＷ ｐ型ウェル、
１ シリコン基板、
３ 犠牲酸化膜、
４ ゲート絶縁膜、
５ 多結晶シリコン膜、
Ｅｘｔ エクステンション領域、
Ｐｋｔ ポケット領域、
ＳＤ 低抵抗ソース／ドレイン領域、
ＳＷ サイドウォールスペーサ、
ＯＬ オーバーラップ長。

Claims (7)

  1. 半導体基板と、
    前記半導体基板に形成された、第１導電型の複数の活性領域と、
    前記第１導電型を有する複数の活性領域の１つである第１活性領域の中間位置を横断して形成され、下方に第１チャネルを画定する第１絶縁ゲート電極と、
    前記第１絶縁ゲート電極の両側の第１活性領域中に形成され、前記第１導電型と逆の第２導電型を有する、一対の第１電流端子領域と、
    を有する半導体装置であって、
    前記第１絶縁ゲート電極の平面視形状が、前記一対の電流端子領域の一方に向かって凸の凸部と、他方に向かって凹の凹部とを有し、凸部と凹部とがチャネル幅方向で整合しており、
    前記第１電流端子領域の一方から他方に第２導電型キャリアを輸送するときの電気抵抗値と、前記第１電流端子領域の他方から一方に第２導電型キャリアを輸送するときの電気抵抗値が異なる半導体装置。
  2. 前記第１導電型を有する複数の活性領域の、他の１つである第２活性領域の中間位置を横断して形成された第２絶縁ゲート電極と、
    前記第２絶縁ゲート電極の両側の第２活性領域中に形成され、第２導電型を有する、一対の第２電流端子領域と、
    をさらに有し、前記第２絶縁ゲート電極の平面視形状は前記第２活性領域上で直線的ストライプ形状である、請求項１記載の半導体装置。
  3. 前記第１電流端子領域は第１エクステンション領域と第１低抵抗ソース／ドレイン領域とを含み、前記第１絶縁ゲート電極の凸部下方に入り込む第１エクステンション領域のオーバラップ長が、前記凹部下方に入り込む第１エクステンション領域のオーバラップ長より大きく、前記凸部側から前記凹部側に第２導電型キャリアを輸送するときの電気抵抗値が、前記凹部側から前記凸部側に第２導電型キャリアを輸送するときの電気抵抗値より低い、請求項１又は２記載の半導体装置。
  4. 前記第１電流端子領域は第１エクステンション領域と第１低抵抗ソース／ドレイン領域とを含み、
    前記第１チャネルは、前記第１エクステンション領域先端部を囲む、第１導電型のポケット領域を含み、
    前記第１絶縁ゲート電極の凸部下方のポケット領域における不純物濃度が、前記第１絶縁ゲート電極の凹部下方のポケット領域における不純物濃度より高く、
    前記凸部側から前記凹部側に第２導電型キャリアを輸送するときの電気抵抗値が、前記凹部側から前記凸部側に第２導電型キャリアを輸送するときの電気抵抗値より高い、
    請求項１又は２記載の半導体装置。
  5. 一対のインバータ回路であって、各インバータ回路が第１導電型のロードＭＯＳトランジスタと第２導電型のドライバＭＯＳトランジスタとが接続ノードで接続された直列接続を有し、一方のインバータ回路の接続ノードが他方のインバータ回路のゲート電極に接続され、さらに各接続ノードに接続された、第２導電型の転送ＭＯＳトランジスタを有するＳＲＡＭ型半導体装置であって、
    前記転送ＭＯＳトランジスタが、
    第１導電型の活性領域の中間位置を横断して形成され、下方にチャネルを画定する絶縁ゲート電極と、
    前記絶縁ゲート電極の両側の活性領域中に形成され、前記第１導電型と逆の第２導電型を有する、一対の第１電流端子領域と、
    を有し、
    前記絶縁ゲート電極の平面視形状が、前記一対の第１電流端子領域の一方に向かって凸の凸部と、他方に向かって凹の凹部とを有し、凸部と凹部とがチャネル幅方向で整合しており、
    前記第１電流端子領域の一方から他方に第２導電型キャリアを輸送するときの電気抵抗値と、前記第１電流端子領域の他方から一方に第２導電型キャリアを輸送するときの電気抵抗値が異なる、
    ＳＲＡＭ型半導体装置。
  6. 前記第１導電型がｐ型、前記第２導電型がｎ型であり、前記ロードＭＯＳトランジスタがＰＭＯＳトランジスタ、前記ドライバＭＯＳトランジスタと前記転送ＭＯＳトランジスタとがＮＭＯＳトランジスタであり、前記ドライバＭＯＳトランジスタ及び前記ロードＭＯＳトランジスタは活性領域上で直線的ストライプ形状の絶縁ゲート電極を有する請求項５記載のＳＲＡＭ型半導体装置。
  7. 前記第１電流端子領域は第１エクステンション領域と第１低抵抗領域とを含み、
    前記絶縁ゲート電極の凸部下方に入り込む第１エクステンション領域のオーバラップ長が、前記凹部下方に入り込む第１エクステンション領域のオーバラップ長より大きく、
    前記凸部側から前記凹部側に第２導電型キャリアを輸送するときの電気抵抗値が、前記凹部側から前記凸部側に第２導電型キャリアを輸送するときの電気抵抗値より低い、
    請求項５又は６記載のＳＲＡＭ型半導体装置。
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