JPH08241929A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH08241929A JPH08241929A JP7070410A JP7041095A JPH08241929A JP H08241929 A JPH08241929 A JP H08241929A JP 7070410 A JP7070410 A JP 7070410A JP 7041095 A JP7041095 A JP 7041095A JP H08241929 A JPH08241929 A JP H08241929A
- Authority
- JP
- Japan
- Prior art keywords
- region
- channel region
- gate electrode
- transistors
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 15
- 230000005669 field effect Effects 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 238000002955 isolation Methods 0.000 claims description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims 1
- 239000010408 film Substances 0.000 description 23
- 235000012431 wafers Nutrition 0.000 description 13
- 238000009792 diffusion process Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 10
- 239000012535 impurity Substances 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 230000000694 effects Effects 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 230000001771 impaired effect Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
- H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
- Y10S257/904—FET configuration adapted for use as static memory cell with passive components,, e.g. polysilicon resistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ソース・ドレイン領域およびチャネル領域を
構成する活性領域に対してゲート電極（ワード線を含
む）が位置ずれを起こすことがあっても、ペアのトラン
ジスタ間では特性に差が生じないようにする。 【構成】 駆動トランジスタＱｄ１、Ｑｄ２におけるよ
うに、チャネル領域の近傍で活性領域２３の形状が（点
又は線）対称をなすようにする。或は、トランスファト
ランジスタＱｔ１、Ｑｔ２における場合のように、チャ
ネル領域の近傍でワード線２１の形状が（点又は線）対
称をなすようにする。 【効果】 ゲート電極（ワード線）が位置ずれを起こす
ことがあっても、ペアトランジスタ間ではチャネル領域
の形状が同等になるので特性に差は生じない。
構成する活性領域に対してゲート電極（ワード線を含
む）が位置ずれを起こすことがあっても、ペアのトラン
ジスタ間では特性に差が生じないようにする。 【構成】 駆動トランジスタＱｄ１、Ｑｄ２におけるよ
うに、チャネル領域の近傍で活性領域２３の形状が（点
又は線）対称をなすようにする。或は、トランスファト
ランジスタＱｔ１、Ｑｔ２における場合のように、チャ
ネル領域の近傍でワード線２１の形状が（点又は線）対
称をなすようにする。 【効果】 ゲート電極（ワード線）が位置ずれを起こす
ことがあっても、ペアトランジスタ間ではチャネル領域
の形状が同等になるので特性に差は生じない。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、製造上位置合わせずれを起こすことがあっ
てもウェハ全体で回路特性の均一性が損なわれることの
ないようになされたレイアウトパターンを有する半導体
集積回路装置に関するものである。
関し、特に、製造上位置合わせずれを起こすことがあっ
てもウェハ全体で回路特性の均一性が損なわれることの
ないようになされたレイアウトパターンを有する半導体
集積回路装置に関するものである。
【０００２】
【従来の技術】従来、半導体集積回路装置ではフリップ
フロップ回路をはじめ記憶装置のセンスアンプ回路やス
タティック・ランダム・アクセス・メモリ（以下、ＳＲ
ＡＭ）のメモリセル等において、回路上対をなす電界効
果トランジスタ（以下、ペア・トランジスタ）が数多く
使用されている。そして、これらペア・トランジスタの
特性の差は集積回路の歩留り、性能、特性ばらつき等に
影響を与える。
フロップ回路をはじめ記憶装置のセンスアンプ回路やス
タティック・ランダム・アクセス・メモリ（以下、ＳＲ
ＡＭ）のメモリセル等において、回路上対をなす電界効
果トランジスタ（以下、ペア・トランジスタ）が数多く
使用されている。そして、これらペア・トランジスタの
特性の差は集積回路の歩留り、性能、特性ばらつき等に
影響を与える。
【０００３】以下にＳＲＡＭのメモリセルを例に挙げ
て、図１０（ａ）、図１１（ａ）、（ｂ）、図１２、図
１３、図１４を参照して従来技術について説明する。図
１０（ａ）には抵抗負荷型ＳＲＡＭセルの回路図が示さ
れている。ＳＲＡＭセルは、２個の駆動用トランジスタ
と２個の負荷素子から成る１個のフリップフロップおよ
び２個のトランスファトランジスタで構成されている。
て、図１０（ａ）、図１１（ａ）、（ｂ）、図１２、図
１３、図１４を参照して従来技術について説明する。図
１０（ａ）には抵抗負荷型ＳＲＡＭセルの回路図が示さ
れている。ＳＲＡＭセルは、２個の駆動用トランジスタ
と２個の負荷素子から成る１個のフリップフロップおよ
び２個のトランスファトランジスタで構成されている。
【０００４】セルアレイ内においては、１組の相補型デ
ータ線ＤＬ１、ＤＬ２と１組のワード線ＷＬ１、ＷＬ２
との交差部にあって、トランスファトランジスタＱｔ
１、Ｑｔ２によってデータ線とワード線に接続されてい
る。セル内の駆動用トランジスタＱｄ１、Ｑｄ２のソー
ス端子は接地配線ＶSSに接続され、ドレイン端子はセル
ノードＮ１、Ｎ２においてトランスファトランジスタＱ
ｔ１、Ｑｔ２のソース・ドレイン端子の一端および負荷
素子である高抵抗素子Ｒ１、Ｒ２の一端にそれぞれ接続
されている。
ータ線ＤＬ１、ＤＬ２と１組のワード線ＷＬ１、ＷＬ２
との交差部にあって、トランスファトランジスタＱｔ
１、Ｑｔ２によってデータ線とワード線に接続されてい
る。セル内の駆動用トランジスタＱｄ１、Ｑｄ２のソー
ス端子は接地配線ＶSSに接続され、ドレイン端子はセル
ノードＮ１、Ｎ２においてトランスファトランジスタＱ
ｔ１、Ｑｔ２のソース・ドレイン端子の一端および負荷
素子である高抵抗素子Ｒ１、Ｒ２の一端にそれぞれ接続
されている。
【０００５】Ｑｄ１のゲート端子はノードＮ２に接続さ
れ、Ｑｄ２のゲート端子はノードＮ１に接続されてい
る。また高抵抗素子Ｒ１、Ｒ２の他端は電源配線ＶCCに
接続されている。これによって駆動用トランジスタＱｄ
１、Ｑｄ２、負荷素子Ｒ１、Ｒ２から成るフリップフロ
ップが構成される。ここでは駆動用トランジスタＱｄ
１、Ｑｄ２、トランスファトランジスタＱｔ１、Ｑｔ２
はすべてｎチャネルＭＯＳトランジスタで構成されてい
る。
れ、Ｑｄ２のゲート端子はノードＮ１に接続されてい
る。また高抵抗素子Ｒ１、Ｒ２の他端は電源配線ＶCCに
接続されている。これによって駆動用トランジスタＱｄ
１、Ｑｄ２、負荷素子Ｒ１、Ｒ２から成るフリップフロ
ップが構成される。ここでは駆動用トランジスタＱｄ
１、Ｑｄ２、トランスファトランジスタＱｔ１、Ｑｔ２
はすべてｎチャネルＭＯＳトランジスタで構成されてい
る。
【０００６】ＳＲＡＭセルは、双安定回路であるフリッ
プフロップの二つの安定状態に対応して、例えば、ノー
ドＮ１がｈｉｇｈレベルでノードＮ２がｌｏｗレベルの
ときその状態をデータ“１”、ノードＮ１がｌｏｗレベ
ルでノードＮ２がｈｉｇｈレベルのときその状態をデー
タ“０”として記憶する。
プフロップの二つの安定状態に対応して、例えば、ノー
ドＮ１がｈｉｇｈレベルでノードＮ２がｌｏｗレベルの
ときその状態をデータ“１”、ノードＮ１がｌｏｗレベ
ルでノードＮ２がｈｉｇｈレベルのときその状態をデー
タ“０”として記憶する。
【０００７】図１１（ａ）、（ｂ）は、ＳＲＡＭ単位セ
ルの従来の平面レイアウト図の一例である。図１１
（ａ）、（ｂ）は、それぞれＭＯＳＦＥＴ部（ａ）と高
抵抗素子部（ｂ）とを分けて描いた平面レイアウト図で
あり、実際には高抵抗素子部（ｂ）はＭＯＳＦＥＴ部
（ａ）の上に重なって配置される。また、この単位セル
に隣接するセルは、この単位セルをその長辺と短辺でそ
れぞれ鏡面反転したものになっている。従ってコンタク
ト孔はそれぞれ隣接するセルと共用しておりその半分が
描かれている。
ルの従来の平面レイアウト図の一例である。図１１
（ａ）、（ｂ）は、それぞれＭＯＳＦＥＴ部（ａ）と高
抵抗素子部（ｂ）とを分けて描いた平面レイアウト図で
あり、実際には高抵抗素子部（ｂ）はＭＯＳＦＥＴ部
（ａ）の上に重なって配置される。また、この単位セル
に隣接するセルは、この単位セルをその長辺と短辺でそ
れぞれ鏡面反転したものになっている。従ってコンタク
ト孔はそれぞれ隣接するセルと共用しておりその半分が
描かれている。
【０００８】駆動用トランジスタＱｄ１、Ｑｄ２のソー
ス領域は、コンタクト孔２０を介して接地配線１０に接
続されており、そのドレイン領域はトランスファトラン
ジスタＱｔ１、Ｑｔ２のソース・ドレイン領域にｎ+ 型
拡散層８を共用して接続されている。駆動用トランジス
タＱｄ１、Ｑｄ２およびトランスファトランジスタＱｔ
１、Ｑｔ２のソース・ドレイン領域（ｎ+ 型拡散層８）
およびチャネル領域は、フィールド酸化膜によって画定
された活性領域２６内に形成されている。このｎ+ 型拡
散層８はダイレクトコンタクト１６により駆動用トラン
ジスタＱｄ１、Ｑｄ２のゲート電極５に接続されてい
る。さらに、このゲート電極５にはコンタクト孔１８を
介して多結晶シリコン高抵抗１２（Ｒ１、Ｒ２）が接続
されている。
ス領域は、コンタクト孔２０を介して接地配線１０に接
続されており、そのドレイン領域はトランスファトラン
ジスタＱｔ１、Ｑｔ２のソース・ドレイン領域にｎ+ 型
拡散層８を共用して接続されている。駆動用トランジス
タＱｄ１、Ｑｄ２およびトランスファトランジスタＱｔ
１、Ｑｔ２のソース・ドレイン領域（ｎ+ 型拡散層８）
およびチャネル領域は、フィールド酸化膜によって画定
された活性領域２６内に形成されている。このｎ+ 型拡
散層８はダイレクトコンタクト１６により駆動用トラン
ジスタＱｄ１、Ｑｄ２のゲート電極５に接続されてい
る。さらに、このゲート電極５にはコンタクト孔１８を
介して多結晶シリコン高抵抗１２（Ｒ１、Ｒ２）が接続
されている。
【０００９】多結晶シリコン高抵抗１２の両端に隣接す
る多結晶シリコン層は不純物導入によって低抵抗化され
その一方は電源配線１３として配置されている。トラン
スファトランジスタＱｔ１、Ｑｔ２のソース・ドレイン
領域の一方はコンタクト孔１９を介して相補型のデータ
線１５（ＤＬ１、ＤＬ２）に接続されている。トランス
ファトランジスタＱｔ１、Ｑｔ２のゲート電極はそれぞ
れワード線２２（ＷＬ１、ＷＬ２）が兼用している。
る多結晶シリコン層は不純物導入によって低抵抗化され
その一方は電源配線１３として配置されている。トラン
スファトランジスタＱｔ１、Ｑｔ２のソース・ドレイン
領域の一方はコンタクト孔１９を介して相補型のデータ
線１５（ＤＬ１、ＤＬ２）に接続されている。トランス
ファトランジスタＱｔ１、Ｑｔ２のゲート電極はそれぞ
れワード線２２（ＷＬ１、ＷＬ２）が兼用している。
【００１０】この種メモリセルにおいては、できるだけ
小さなセルサイズを得るために、ソース・ドレイン領域
およびチャネル領域を画定する活性領域のパターンとゲ
ート電極パターンとはすべて直交するのではなく、その
交差する部分以外の領域で一方のパターンが屈曲して配
置されている。セル内フリップフロップのバランスを確
保するため、この従来技術では対をなすそれぞれ２個の
駆動用トランジスタ、負荷素子、トランスファトランジ
スタがそれぞれ同一のゲート長、ゲート幅、抵抗長、抵
抗幅を有するように設計されている。さらにメモリセル
の中心点に対して各素子がそれぞれ対称的に配置されて
いる。
小さなセルサイズを得るために、ソース・ドレイン領域
およびチャネル領域を画定する活性領域のパターンとゲ
ート電極パターンとはすべて直交するのではなく、その
交差する部分以外の領域で一方のパターンが屈曲して配
置されている。セル内フリップフロップのバランスを確
保するため、この従来技術では対をなすそれぞれ２個の
駆動用トランジスタ、負荷素子、トランスファトランジ
スタがそれぞれ同一のゲート長、ゲート幅、抵抗長、抵
抗幅を有するように設計されている。さらにメモリセル
の中心点に対して各素子がそれぞれ対称的に配置されて
いる。
【００１１】図１２には図１１のＡ−Ａ′線における断
面図が示されている。不純物濃度約１０15ｃｍ-3のｎ型
シリコン基板１上のメモリセル形成領域に不純物濃度１
０16〜１０17ｃｍ-3程度のｐ型ウェル２が形成されてお
り、その表面の素子分離領域には選択酸化により厚さ２
００〜５００ｎｍのフィールド酸化膜３が形成されてい
る。基板表面の素子領域には、５〜２０ｎｍのゲート酸
化膜４を介して、厚さ５０〜２００ｎｍのｎ型にドープ
された多結晶シリコン膜、厚さ１０〜２００ｎｍのタン
グステンシリサイド膜、厚さ５０〜１００ｎｍのシリコ
ン膜から成る三層膜のゲート電極５が形成されており、
その側面に酸化膜によるサイドウォール６が設けられて
いる。
面図が示されている。不純物濃度約１０15ｃｍ-3のｎ型
シリコン基板１上のメモリセル形成領域に不純物濃度１
０16〜１０17ｃｍ-3程度のｐ型ウェル２が形成されてお
り、その表面の素子分離領域には選択酸化により厚さ２
００〜５００ｎｍのフィールド酸化膜３が形成されてい
る。基板表面の素子領域には、５〜２０ｎｍのゲート酸
化膜４を介して、厚さ５０〜２００ｎｍのｎ型にドープ
された多結晶シリコン膜、厚さ１０〜２００ｎｍのタン
グステンシリサイド膜、厚さ５０〜１００ｎｍのシリコ
ン膜から成る三層膜のゲート電極５が形成されており、
その側面に酸化膜によるサイドウォール６が設けられて
いる。
【００１２】シリサイド膜上のシリコン膜は、後工程の
サイドウォール形成時のエッチバックやコンタクト孔開
口時のドライエッチングによるダメージからシリサイド
膜を保護するために設けられたものである。ゲート電極
５とサイドウォール６をマスクとしたイオン注入により
不純物濃度１０20〜１０21ｃｍ-3程度のｎ+ 型拡散層８
が形成されており、これに接続してサイドウォール６直
下には不純物濃度１０17〜１０18ｃｍ-3程度のｎ- 型拡
散層７が形成されている。
サイドウォール形成時のエッチバックやコンタクト孔開
口時のドライエッチングによるダメージからシリサイド
膜を保護するために設けられたものである。ゲート電極
５とサイドウォール６をマスクとしたイオン注入により
不純物濃度１０20〜１０21ｃｍ-3程度のｎ+ 型拡散層８
が形成されており、これに接続してサイドウォール６直
下には不純物濃度１０17〜１０18ｃｍ-3程度のｎ- 型拡
散層７が形成されている。
【００１３】ゲート電極５の上には絶縁膜９を介して厚
さ１５０〜３００ｎｍのタングステンシリサイド膜によ
る接地配線１０が形成され、接地配線１０の上には絶縁
膜１１を介して厚さ５０〜２００ｎｍの多結晶シリコン
高抵抗１２および電源配線１３が形成されている。さら
にその上には絶縁膜１４を介してアルミ配線によるデー
タ線１５が形成されている。ゲート電極５はダイレクト
コンタクト１６によりｎ+ 型拡散層１７に接続されてお
り、接地配線１０はコンタクト孔（２０：図示されてい
ない）を介してｎ+ 型拡散層（８）に接続されており、
多結晶シリコン高抵抗１２はコンタクト孔１８を介して
ゲート電極５に接続されている。また、データ線１５は
コンタクト孔１９を介してｎ+ 型拡散層に接続されてい
る。
さ１５０〜３００ｎｍのタングステンシリサイド膜によ
る接地配線１０が形成され、接地配線１０の上には絶縁
膜１１を介して厚さ５０〜２００ｎｍの多結晶シリコン
高抵抗１２および電源配線１３が形成されている。さら
にその上には絶縁膜１４を介してアルミ配線によるデー
タ線１５が形成されている。ゲート電極５はダイレクト
コンタクト１６によりｎ+ 型拡散層１７に接続されてお
り、接地配線１０はコンタクト孔（２０：図示されてい
ない）を介してｎ+ 型拡散層（８）に接続されており、
多結晶シリコン高抵抗１２はコンタクト孔１８を介して
ゲート電極５に接続されている。また、データ線１５は
コンタクト孔１９を介してｎ+ 型拡散層に接続されてい
る。
【００１４】
【発明が解決しようとする課題】従来の電界効果トラン
ジスタを用いたメモリセルでは、製造工程中のパターン
の位置合わせ等において位置ずれが発生した場合、ペア
・トランジスタに特性差が生じフリップフロップがアン
バランスとなって、セル動作の安定性が確保できなくな
るという問題点があった。
ジスタを用いたメモリセルでは、製造工程中のパターン
の位置合わせ等において位置ずれが発生した場合、ペア
・トランジスタに特性差が生じフリップフロップがアン
バランスとなって、セル動作の安定性が確保できなくな
るという問題点があった。
【００１５】例えば、図１３は図１１（ａ）のパターン
を短辺方向に３セル分を並べた平面レイアウト図であ
り、活性領域２６に対してゲート電極５およびワード線
２２がＸ方向にずれて形成された場合が示されている。
図中には点線でずれのない本来のゲートパターン（ワー
ド線パターン）も示されている。セル内での一対の駆動
用トランジスタおよびトランスファトランジスタのチャ
ネル領域３９、４０および４１、４２はそれぞれ図中の
斜線の様に形成される。
を短辺方向に３セル分を並べた平面レイアウト図であ
り、活性領域２６に対してゲート電極５およびワード線
２２がＸ方向にずれて形成された場合が示されている。
図中には点線でずれのない本来のゲートパターン（ワー
ド線パターン）も示されている。セル内での一対の駆動
用トランジスタおよびトランスファトランジスタのチャ
ネル領域３９、４０および４１、４２はそれぞれ図中の
斜線の様に形成される。
【００１６】図示されたように、この場合、駆動用のペ
ア・トランジスタでチャネル領域の形状が異なってしま
い、しきい値やオン電流に差が生じてしまう。トランス
ファトランジスタのペアについても同様である。これら
の特性差の程度は位置合わせのずれの大きさによって異
なるため、ウェハ面内やウェハ間で位置合わせずれの大
きさが異なる場合、それぞれにおいてペア・トランジス
タの特性差にばらつきが発生する。
ア・トランジスタでチャネル領域の形状が異なってしま
い、しきい値やオン電流に差が生じてしまう。トランス
ファトランジスタのペアについても同様である。これら
の特性差の程度は位置合わせのずれの大きさによって異
なるため、ウェハ面内やウェハ間で位置合わせずれの大
きさが異なる場合、それぞれにおいてペア・トランジス
タの特性差にばらつきが発生する。
【００１７】また、図１４においては、ゲート電極５お
よびワード線２２がウェハ内の一点を中心として矢印の
方向に回転したことにより、活性領域２６に対してずれ
て形成された場合が示されている。この場合も斜線部の
チャネル領域４３、４４間、およびチャネル領域４５、
４６間において形状差が生じ、駆動用およびトランスフ
ァ用のそれぞれのペア・トランジスタで特性に差が出て
しまう。さらにこの場合、回転の中心からの距離によっ
てペア・トランジスタのチャネル領域の形状差の程度が
異なってくるため、ウェハ上の位置によってペア・トラ
ンジスタの特性差にばらつきが発生することになる。
よびワード線２２がウェハ内の一点を中心として矢印の
方向に回転したことにより、活性領域２６に対してずれ
て形成された場合が示されている。この場合も斜線部の
チャネル領域４３、４４間、およびチャネル領域４５、
４６間において形状差が生じ、駆動用およびトランスフ
ァ用のそれぞれのペア・トランジスタで特性に差が出て
しまう。さらにこの場合、回転の中心からの距離によっ
てペア・トランジスタのチャネル領域の形状差の程度が
異なってくるため、ウェハ上の位置によってペア・トラ
ンジスタの特性差にばらつきが発生することになる。
【００１８】これらペア・トランジスタの特性差が大き
くなると、ＳＲＡＭセル内でフリップフロップの二つの
安定状態のアンバランスが大きくなり一方の安定性が悪
化する。このため、データの読み出し時や外部ノイズの
発生時にデータが反転（データ破壊）しやすくなる。特
に電源電圧が低い場合にこれが顕著になりＳＲＡＭセル
の電源電圧マージンが悪化する。
くなると、ＳＲＡＭセル内でフリップフロップの二つの
安定状態のアンバランスが大きくなり一方の安定性が悪
化する。このため、データの読み出し時や外部ノイズの
発生時にデータが反転（データ破壊）しやすくなる。特
に電源電圧が低い場合にこれが顕著になりＳＲＡＭセル
の電源電圧マージンが悪化する。
【００１９】さらに、素子の微細化に対し位置合わせず
れの大きさが同様にスケーリングされない場合、トラン
ジスタ特性に対し相対的にペア・トランジスタの特性差
が大きくなってくる。従って、ペア・トランジスタの特
性差に敏感に左右されるセルの安定性は、微細化された
場合位置合わせずれにより大きく損なわれる。ペア・ト
ランジスタの特性差はウェハ内、ウェハ間における位置
合わせずれの程度の違いによりばらつきをもつが、チッ
プ内のワーストケースのペア・トランジスタの特性差で
ＳＲＡＭチップとしての特性や歩留りが決まってしまう
ため、特性差ばらつきが大きくなると歩留りが低下する
ことになる。
れの大きさが同様にスケーリングされない場合、トラン
ジスタ特性に対し相対的にペア・トランジスタの特性差
が大きくなってくる。従って、ペア・トランジスタの特
性差に敏感に左右されるセルの安定性は、微細化された
場合位置合わせずれにより大きく損なわれる。ペア・ト
ランジスタの特性差はウェハ内、ウェハ間における位置
合わせずれの程度の違いによりばらつきをもつが、チッ
プ内のワーストケースのペア・トランジスタの特性差で
ＳＲＡＭチップとしての特性や歩留りが決まってしまう
ため、特性差ばらつきが大きくなると歩留りが低下する
ことになる。
【００２０】従って、本発明の目的とするところは、製
造工程中に位置合わせずれを起こすことがあっても、ペ
ア・トランジスタ間で特性にばらつきを生じさせないよ
うにすることであり、このことにより、動作安定性が高
く、歩留り高く製造することが可能な半導体集積回路装
置を提供しようとするものである。
造工程中に位置合わせずれを起こすことがあっても、ペ
ア・トランジスタ間で特性にばらつきを生じさせないよ
うにすることであり、このことにより、動作安定性が高
く、歩留り高く製造することが可能な半導体集積回路装
置を提供しようとするものである。
【００２１】
【課題を解決するための手段】上記の目的を達成するた
め、本発明によれば、ゲート電極（５、２１、５１）
と、これに交差する、チャネル領域とソース・ドレイン
領域を有する活性半導体層領域（２３、２４、２５、５
２）とを備え、前記ゲート電極と前記活性半導体層領域
との相対位置がずれてこれらが形成された場合には、チ
ャネル領域の平面形状が四角形からそれ以外の形状へと
変化する電界効果トランジスタを少なくとも一対有する
半導体集積回路装置において、前記ゲート電極と前記活
性半導体層領域との相対位置がずれてこれらが形成され
たことにより前記一対の電界効果トランジスタのチャネ
ル領域の形状が四角形以外の形状となったとき、両トラ
ンジスタのチャネル領域の形状が同一であるか互いに鏡
像の関係にあることを特徴とする半導体集積回路装置、
が提供される。
め、本発明によれば、ゲート電極（５、２１、５１）
と、これに交差する、チャネル領域とソース・ドレイン
領域を有する活性半導体層領域（２３、２４、２５、５
２）とを備え、前記ゲート電極と前記活性半導体層領域
との相対位置がずれてこれらが形成された場合には、チ
ャネル領域の平面形状が四角形からそれ以外の形状へと
変化する電界効果トランジスタを少なくとも一対有する
半導体集積回路装置において、前記ゲート電極と前記活
性半導体層領域との相対位置がずれてこれらが形成され
たことにより前記一対の電界効果トランジスタのチャネ
ル領域の形状が四角形以外の形状となったとき、両トラ
ンジスタのチャネル領域の形状が同一であるか互いに鏡
像の関係にあることを特徴とする半導体集積回路装置、
が提供される。
【００２２】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［第１の実施例］図１（ａ）、（ｂ）は、本発明の第１
の実施例のＳＲＡＭセルの平面レイアウト図である。図
１（ａ）、（ｂ）は、それぞれＭＯＳＦＥＴ部（ａ）と
高抵抗素子部（ｂ）とに分けて描いた平面レイアウト図
であり、実際には高抵抗素子部（ｂ）はＭＯＳＦＥＴ部
（ａ）の上に重なって配置されている。また、この単位
セルに隣接するセルは、この単位セルをその長辺と短辺
でそれぞれ鏡面反転したものになっている。従ってコン
タクト孔はそれぞれ隣接するセルと共用しておりその半
分が描かれている。
て説明する。 ［第１の実施例］図１（ａ）、（ｂ）は、本発明の第１
の実施例のＳＲＡＭセルの平面レイアウト図である。図
１（ａ）、（ｂ）は、それぞれＭＯＳＦＥＴ部（ａ）と
高抵抗素子部（ｂ）とに分けて描いた平面レイアウト図
であり、実際には高抵抗素子部（ｂ）はＭＯＳＦＥＴ部
（ａ）の上に重なって配置されている。また、この単位
セルに隣接するセルは、この単位セルをその長辺と短辺
でそれぞれ鏡面反転したものになっている。従ってコン
タクト孔はそれぞれ隣接するセルと共用しておりその半
分が描かれている。
【００２３】各素子の配置は、図１１（ａ）、（ｂ）に
示した従来例のものと同様である。また、図１のＡ−
Ａ′線における断面図は従来技術の図１２と同様であ
る。そこで、重複する説明については適宜省略する。本
実施例においては、図１に示すように、ＳＲＡＭセルの
駆動用トランジスタＱｄ１とトランスファトランジスタ
Ｑｔ１とのソース・ドレイン領域およびチャネル領域
は、活性領域２３に形成されている。駆動用トランジス
タＱｄ２とトランスファトランジスタＱｔ２のソース・
ドレイン領域およびチャネル領域も同様に活性領域２３
に形成されている。
示した従来例のものと同様である。また、図１のＡ−
Ａ′線における断面図は従来技術の図１２と同様であ
る。そこで、重複する説明については適宜省略する。本
実施例においては、図１に示すように、ＳＲＡＭセルの
駆動用トランジスタＱｄ１とトランスファトランジスタ
Ｑｔ１とのソース・ドレイン領域およびチャネル領域
は、活性領域２３に形成されている。駆動用トランジス
タＱｄ２とトランスファトランジスタＱｔ２のソース・
ドレイン領域およびチャネル領域も同様に活性領域２３
に形成されている。
【００２４】駆動用トランジスタＱｄ１のソース領域を
画定するフィールドライン２３ａ、２３ｂはチャネル領
域を画定するフィールドライン２３ｃ、２３ｄと角度
θ、２π−θをなして接しており、ドレイン領域を画定
するフィールドライン２３ｅ、２３ｆはチャネル領域を
画定するフィールドライン２３ｃ、２３ｄと角度２π−
θ、θをなして接している。さらに、ソース領域、ドレ
イン領域は、チャネル領域の近傍において、チャネル領
域の中心に対して点対称の形状に形成される。駆動用ト
ランジスタＱｄ２も同様のパターンに形成される。
画定するフィールドライン２３ａ、２３ｂはチャネル領
域を画定するフィールドライン２３ｃ、２３ｄと角度
θ、２π−θをなして接しており、ドレイン領域を画定
するフィールドライン２３ｅ、２３ｆはチャネル領域を
画定するフィールドライン２３ｃ、２３ｄと角度２π−
θ、θをなして接している。さらに、ソース領域、ドレ
イン領域は、チャネル領域の近傍において、チャネル領
域の中心に対して点対称の形状に形成される。駆動用ト
ランジスタＱｄ２も同様のパターンに形成される。
【００２５】トランスファトランジスタＱｔ１のゲート
電極（ワード線２１）においては、チャネル領域を確定
するゲートライン２１ａ、２１ｂが、素子分離領域上に
延びるゲートライン２１ｃ、２１ｄおよび２１ｅ、２１
ｆとそれぞれ角度φおよび２π−φをなして接してい
る。そしてチャネル領域近傍ではチャネル領域両側のゲ
ートパターン（ワード線パターン）がチャネル領域に対
して線対称に配置されている。トランスファトランジス
タＱｔ２についても同様のパターンに構成されている。
なお、本実施例において、θおよびφは１３５°に選定
されている。
電極（ワード線２１）においては、チャネル領域を確定
するゲートライン２１ａ、２１ｂが、素子分離領域上に
延びるゲートライン２１ｃ、２１ｄおよび２１ｅ、２１
ｆとそれぞれ角度φおよび２π−φをなして接してい
る。そしてチャネル領域近傍ではチャネル領域両側のゲ
ートパターン（ワード線パターン）がチャネル領域に対
して線対称に配置されている。トランスファトランジス
タＱｔ２についても同様のパターンに構成されている。
なお、本実施例において、θおよびφは１３５°に選定
されている。
【００２６】図２は、図１（ａ）に示したパターンを短
辺方向に３セル分を並べた平面レイアウト図であり、活
性領域２３に対してゲート電極５およびワード線２１が
Ｘ方向にずれて形成された場合が示されている。図中に
は点線でずれのない本来のゲート（ワード線）パターン
も示されている。この位置ずれがおきたとき、一対の駆
動用トランジスタのチャネル領域３１、３２の平面形状
はそれぞれ四角形から他の図形へと変化するが互いに同
一の形状を保った状態で変化する。また、トランスファ
トランジスタのチャネル領域３３、３４もそれぞれ四角
形から他の図形へと変化するが、互いに鏡像関係の状態
を保って形成される。このように、一定の範囲内の位置
合わせずれであれば、位置合わせずれによるチャネル領
域の変形がそれぞれ同じように起こるため、ペア・トラ
ンジスタで特性差の発生は抑制される構造になってい
る。
辺方向に３セル分を並べた平面レイアウト図であり、活
性領域２３に対してゲート電極５およびワード線２１が
Ｘ方向にずれて形成された場合が示されている。図中に
は点線でずれのない本来のゲート（ワード線）パターン
も示されている。この位置ずれがおきたとき、一対の駆
動用トランジスタのチャネル領域３１、３２の平面形状
はそれぞれ四角形から他の図形へと変化するが互いに同
一の形状を保った状態で変化する。また、トランスファ
トランジスタのチャネル領域３３、３４もそれぞれ四角
形から他の図形へと変化するが、互いに鏡像関係の状態
を保って形成される。このように、一定の範囲内の位置
合わせずれであれば、位置合わせずれによるチャネル領
域の変形がそれぞれ同じように起こるため、ペア・トラ
ンジスタで特性差の発生は抑制される構造になってい
る。
【００２７】また、図３には、ゲート電極５およびワー
ド線２１がウェハ内のある一点を中心として矢印の方向
に回転したことにより、活性領域２３に対してずれて形
成された場合が示されている。この場合、チャネル領域
は斜線部のように形成されるが、従来例の場合に比較し
て、駆動用およびトランスファ用それぞれのペア・トラ
ンジスタにおいてチャネル領域の差は小さく、特性差の
発生は抑制される。
ド線２１がウェハ内のある一点を中心として矢印の方向
に回転したことにより、活性領域２３に対してずれて形
成された場合が示されている。この場合、チャネル領域
は斜線部のように形成されるが、従来例の場合に比較し
て、駆動用およびトランスファ用それぞれのペア・トラ
ンジスタにおいてチャネル領域の差は小さく、特性差の
発生は抑制される。
【００２８】図１に示した本実施例および図１１に示し
た従来例のレイアウトは、マスクパターン上のものであ
り、実際にウェハ上に加工されたパターンは、例えば図
４（ａ）、（ｂ）に示すようにパターンの屈曲部で一部
曲線を含んだものになる。図４（ａ）は第１の実施例
に、図４（ｂ）は従来例に対応しており、活性領域２
３、２６に対してそれぞれゲート電極５およびワード線
２１、２２が−Ｘ方向に位置合わせずれを起こした場合
を示している。また、図中でそれぞれ斜線部がトランジ
スタのチャネル領域を表している。実際のパターンにお
いても従来技術ではペア・トランジスタのチャネル領域
形状に差が生じるのに対し、本発明の実施例ではこの差
が生じにくくなっている。
た従来例のレイアウトは、マスクパターン上のものであ
り、実際にウェハ上に加工されたパターンは、例えば図
４（ａ）、（ｂ）に示すようにパターンの屈曲部で一部
曲線を含んだものになる。図４（ａ）は第１の実施例
に、図４（ｂ）は従来例に対応しており、活性領域２
３、２６に対してそれぞれゲート電極５およびワード線
２１、２２が−Ｘ方向に位置合わせずれを起こした場合
を示している。また、図中でそれぞれ斜線部がトランジ
スタのチャネル領域を表している。実際のパターンにお
いても従来技術ではペア・トランジスタのチャネル領域
形状に差が生じるのに対し、本発明の実施例ではこの差
が生じにくくなっている。
【００２９】本発明の第１の実施例の駆動用ペア・トラ
ンジスタと、図１１に示した従来例の駆動用ペア・トラ
ンジスタを、同一ウェハ上に０．１μｍ程度の位置合わ
せずれで試作し、それぞれのペア・トランジスタのオン
電流の差を測定した。その結果、従来例ではは約６％の
オン電流差が生じたのに対し、本実施例では約３．５％
に差を低減させることができた。これは、ＳＲＡＭセル
で動作可能な電源電圧の下限を計算上０．３Ｖ程度低下
させることに相当する。さらにウェハ内でのオン電流差
のばらつきも従来例に対し本発明の実施例ではσで約１
５％低減するというデータが得られており、本発明の効
果が確認されている。
ンジスタと、図１１に示した従来例の駆動用ペア・トラ
ンジスタを、同一ウェハ上に０．１μｍ程度の位置合わ
せずれで試作し、それぞれのペア・トランジスタのオン
電流の差を測定した。その結果、従来例ではは約６％の
オン電流差が生じたのに対し、本実施例では約３．５％
に差を低減させることができた。これは、ＳＲＡＭセル
で動作可能な電源電圧の下限を計算上０．３Ｖ程度低下
させることに相当する。さらにウェハ内でのオン電流差
のばらつきも従来例に対し本発明の実施例ではσで約１
５％低減するというデータが得られており、本発明の効
果が確認されている。
【００３０】［第２の実施例］図５（ａ）は、本発明の
第２の実施例であるＳＲＡＭのＭＯＳＦＥＴ部のレイア
ウト図である。本実施例においても、ＭＯＳＦＥＴ部上
には図１（ｂ）と同様の高抵抗部が配置されている。本
実施例の図１に示した第１の実施例と相違する点は、駆
動用トランジスタおよびトランスファ用トランジスタの
チャネル領域およびソース・ドレイン領域を画定する活
性領域２４の形状が第１の実施例の場合と異なっている
点である。
第２の実施例であるＳＲＡＭのＭＯＳＦＥＴ部のレイア
ウト図である。本実施例においても、ＭＯＳＦＥＴ部上
には図１（ｂ）と同様の高抵抗部が配置されている。本
実施例の図１に示した第１の実施例と相違する点は、駆
動用トランジスタおよびトランスファ用トランジスタの
チャネル領域およびソース・ドレイン領域を画定する活
性領域２４の形状が第１の実施例の場合と異なっている
点である。
【００３１】本実施例においては、駆動用トランジスタ
のソース領域を画定するフィールドライン２４ｃはチャ
ネル領域を画定するフィールドライン２４ａと角度θ′
をなして接しており、ドレイン領域を画定するフィール
ドライン２４ｄはチャネル領域を画定するフィールドラ
イン２４ｂと角度θ′をなして接している。
のソース領域を画定するフィールドライン２４ｃはチャ
ネル領域を画定するフィールドライン２４ａと角度θ′
をなして接しており、ドレイン領域を画定するフィール
ドライン２４ｄはチャネル領域を画定するフィールドラ
イン２４ｂと角度θ′をなして接している。
【００３２】本実施例においては、本来のソース領域、
ドレイン領域は、チャネル領域近傍において本来のチャ
ネル領域の中心に対して点対称に配置されている。図５
（ｂ）には、図５（ａ）に示した正規位置から、ゲート
電極５およびワード線２１が活性領域２４に対してＸ方
向に位置合わせずれを起こした場合が示されている。図
５（ｂ）において、トランジスタのチャネル領域は斜線
部で表されており、この実施例においてもチャネル領域
３５とチャネル領域３６とは同一の形状に変化してお
り、位置合わせずれによる駆動用のペア・トランジスタ
間の特性差の発生は抑制される（トランスファ用のペア
・トランジスタについては第１の実施例の場合と同
じ）。
ドレイン領域は、チャネル領域近傍において本来のチャ
ネル領域の中心に対して点対称に配置されている。図５
（ｂ）には、図５（ａ）に示した正規位置から、ゲート
電極５およびワード線２１が活性領域２４に対してＸ方
向に位置合わせずれを起こした場合が示されている。図
５（ｂ）において、トランジスタのチャネル領域は斜線
部で表されており、この実施例においてもチャネル領域
３５とチャネル領域３６とは同一の形状に変化してお
り、位置合わせずれによる駆動用のペア・トランジスタ
間の特性差の発生は抑制される（トランスファ用のペア
・トランジスタについては第１の実施例の場合と同
じ）。
【００３３】［第３の実施例］図６（ａ）は、本発明の
第３の実施例であるＳＲＡＭのＭＯＳＦＥＴ部のレイア
ウト図である。本実施例においても、ＭＯＳＦＥＴ部上
には図１（ｂ）と同様の高抵抗部が配置されている。本
実施例の第１および第２の実施例と相違する点は、駆動
用トランジスタおよびトランスファ用トランジスタのチ
ャネル領域およびソース・ドレイン領域を画定する活性
領域２５の形状が第１、第２の実施例の場合と異なって
いる点である。
第３の実施例であるＳＲＡＭのＭＯＳＦＥＴ部のレイア
ウト図である。本実施例においても、ＭＯＳＦＥＴ部上
には図１（ｂ）と同様の高抵抗部が配置されている。本
実施例の第１および第２の実施例と相違する点は、駆動
用トランジスタおよびトランスファ用トランジスタのチ
ャネル領域およびソース・ドレイン領域を画定する活性
領域２５の形状が第１、第２の実施例の場合と異なって
いる点である。
【００３４】本実施例においては、駆動用トランジスタ
のソース領域を画定するフィールドライン２５ｂはチャ
ネル領域を画定するフィールドライン２５ａと角度θ″
をなして接しており、ドレイン領域を画定するフィール
ドライン２５ｃはチャネル領域を画定するフィールドラ
イン２５ａと角度θ″をなして接している。
のソース領域を画定するフィールドライン２５ｂはチャ
ネル領域を画定するフィールドライン２５ａと角度θ″
をなして接しており、ドレイン領域を画定するフィール
ドライン２５ｃはチャネル領域を画定するフィールドラ
イン２５ａと角度θ″をなして接している。
【００３５】本実施例においては、本来のソース領域、
ドレイン領域は、チャネル領域近傍において本来のチャ
ネル領域の中心に対して線対称に配置されている。図６
（ｂ）には、図６（ａ）に示した正規位置から、ゲート
電極５およびワード線２１が活性領域２５に対してＸ方
向に位置合わせずれを起こした場合が示されている。図
６（ｂ）において、トランジスタのチャネル領域は斜線
部で表されており、この実施例においてはチャネル領域
３７とチャネル領域３８とは同一の形状で形状変化を起
こしており、位置合わせずれによる駆動用のペア・トラ
ンジスタ間の特性差の発生は抑制される。
ドレイン領域は、チャネル領域近傍において本来のチャ
ネル領域の中心に対して線対称に配置されている。図６
（ｂ）には、図６（ａ）に示した正規位置から、ゲート
電極５およびワード線２１が活性領域２５に対してＸ方
向に位置合わせずれを起こした場合が示されている。図
６（ｂ）において、トランジスタのチャネル領域は斜線
部で表されており、この実施例においてはチャネル領域
３７とチャネル領域３８とは同一の形状で形状変化を起
こしており、位置合わせずれによる駆動用のペア・トラ
ンジスタ間の特性差の発生は抑制される。
【００３６】［第４の実施例］次に、図７（ａ）、
（ｂ）、図８、図９および図１０（ｂ）を参照して本発
明の第４の実施例について説明する。本実施例では、Ｓ
ＲＡＭセルは負荷素子としてｐチャネルの薄膜トランジ
スタ（以下、ＴＦＴ）を用いて構成されている。この場
合の回路図は図１０（ｂ）に示されている。ＴＦＴＱｌ
１、Ｑｌ２はソース端子が電源配線ＶCCに、ドレイン端
子がノードＮ１、Ｎ２にそれぞれ接続されており、ゲー
ト端子はそれぞれ他方のＴＦＴのドレイン端子即ちノー
ドＮ２、Ｎ１に接続されている。
（ｂ）、図８、図９および図１０（ｂ）を参照して本発
明の第４の実施例について説明する。本実施例では、Ｓ
ＲＡＭセルは負荷素子としてｐチャネルの薄膜トランジ
スタ（以下、ＴＦＴ）を用いて構成されている。この場
合の回路図は図１０（ｂ）に示されている。ＴＦＴＱｌ
１、Ｑｌ２はソース端子が電源配線ＶCCに、ドレイン端
子がノードＮ１、Ｎ２にそれぞれ接続されており、ゲー
ト端子はそれぞれ他方のＴＦＴのドレイン端子即ちノー
ドＮ２、Ｎ１に接続されている。
【００３７】図７（ａ）、（ｂ）はＴＦＴを負荷素子と
した単位セルの平面レイアウト図である。ＭＯＳＦＥＴ
部（ａ）とＴＦＴ部（ｂ）とに分けて描かれているが、
実際にはＴＦＴ部（ｂ）はＭＯＳＦＥＴ部（ａ）の上に
重なって配置されている。本実施例において、ＭＯＳＦ
ＥＴ部は、図１（ａ）に示された第１の実施例のＭＯＳ
ＦＥＴ部と同様に構成されている。この単位セルに隣接
するセルは、この単位セルをその長辺と短辺でそれぞれ
鏡面反転したものになっている。従ってコンタクト孔は
それぞれ隣接するセルと共用しており、そのためその半
分のみが描かれている。また、この図でデータ線は省略
されているが、そのレイアウトは図１の場合と同じであ
る。
した単位セルの平面レイアウト図である。ＭＯＳＦＥＴ
部（ａ）とＴＦＴ部（ｂ）とに分けて描かれているが、
実際にはＴＦＴ部（ｂ）はＭＯＳＦＥＴ部（ａ）の上に
重なって配置されている。本実施例において、ＭＯＳＦ
ＥＴ部は、図１（ａ）に示された第１の実施例のＭＯＳ
ＦＥＴ部と同様に構成されている。この単位セルに隣接
するセルは、この単位セルをその長辺と短辺でそれぞれ
鏡面反転したものになっている。従ってコンタクト孔は
それぞれ隣接するセルと共用しており、そのためその半
分のみが描かれている。また、この図でデータ線は省略
されているが、そのレイアウトは図１の場合と同じであ
る。
【００３８】図７（ｂ）に示すように、ＴＦＴＱｌ１、
Ｑｌ２は、ゲート電極５１を有しており、そして、この
ゲート電極直下にチャネル領域が形成されるトップゲー
トタイプに構成されている。すなわち、ゲート電極５１
下には、多結晶シリコン層５２が形成されており、その
ゲート電極直下の部分はチャネル領域に、それ以外の部
分は不純物が導入されて低抵抗多結晶シリコン層５２ａ
になされている。低抵抗多結晶シリコン層５２ａは、Ｔ
ＦＴＱｌ１、Ｑｌ２のソース・ドレイン領域を構成する
領域であり、そしてこのソース・ドレイン領域の一方は
セル短辺方向に延びる電源配線１３として配置され、他
方はコンタクト孔１８において他方のＴＦＴのゲート電
極５１と駆動用トランジスタのゲート電極５に接続され
ている。
Ｑｌ２は、ゲート電極５１を有しており、そして、この
ゲート電極直下にチャネル領域が形成されるトップゲー
トタイプに構成されている。すなわち、ゲート電極５１
下には、多結晶シリコン層５２が形成されており、その
ゲート電極直下の部分はチャネル領域に、それ以外の部
分は不純物が導入されて低抵抗多結晶シリコン層５２ａ
になされている。低抵抗多結晶シリコン層５２ａは、Ｔ
ＦＴＱｌ１、Ｑｌ２のソース・ドレイン領域を構成する
領域であり、そしてこのソース・ドレイン領域の一方は
セル短辺方向に延びる電源配線１３として配置され、他
方はコンタクト孔１８において他方のＴＦＴのゲート電
極５１と駆動用トランジスタのゲート電極５に接続され
ている。
【００３９】ＴＦＴＱｌ１のゲート電極５１において
は、チャネル領域を画定するゲートライン５１ａ、５１
ｂと、ゲート配線のパターンを確定するゲートライン５
１ｃ、５１ｄおよび５１ｅ、５１ｆとは、それぞれ角度
ψ、２π−ψをなして接している。そしてチャネル領域
両側のゲート配線パターンがチャネル領域の近傍におい
てチャネル領域に対して点対称に配置されている。ＴＦ
ＴＱｌ２も同様なパターンに構成されている。
は、チャネル領域を画定するゲートライン５１ａ、５１
ｂと、ゲート配線のパターンを確定するゲートライン５
１ｃ、５１ｄおよび５１ｅ、５１ｆとは、それぞれ角度
ψ、２π−ψをなして接している。そしてチャネル領域
両側のゲート配線パターンがチャネル領域の近傍におい
てチャネル領域に対して点対称に配置されている。ＴＦ
ＴＱｌ２も同様なパターンに構成されている。
【００４０】図８は、図７のＡ−Ａ′線における断面図
である。不純物濃度約１０15ｃｍ-3のｎ型シリコン基板
１上のメモリセル形成領域に不純物濃度１０16〜１０17
ｃｍ-3程度のｐ型ウェル２が形成されており、その表面
にはフィールド酸化膜３から順に接地配線１０までが従
来例で述べたような手順で形成されている。その後、接
地配線１０の上に絶縁膜１１を介して厚さ５０〜１００
ｎｍの多結晶シリコン層５２が形成され、その上には厚
さ１０〜３０ｎｍのＴＦＴのゲート酸化膜５３が、さら
にその上には厚さ５０〜１５０ｎｍの多結晶シリコン膜
によるＴＦＴのゲート電極５１が形成されている。
である。不純物濃度約１０15ｃｍ-3のｎ型シリコン基板
１上のメモリセル形成領域に不純物濃度１０16〜１０17
ｃｍ-3程度のｐ型ウェル２が形成されており、その表面
にはフィールド酸化膜３から順に接地配線１０までが従
来例で述べたような手順で形成されている。その後、接
地配線１０の上に絶縁膜１１を介して厚さ５０〜１００
ｎｍの多結晶シリコン層５２が形成され、その上には厚
さ１０〜３０ｎｍのＴＦＴのゲート酸化膜５３が、さら
にその上には厚さ５０〜１５０ｎｍの多結晶シリコン膜
によるＴＦＴのゲート電極５１が形成されている。
【００４１】ＴＦＴのチャネル領域およびソース・ドレ
イン領域となる多結晶シリコン層５２は、グレインサイ
ズを大きくしてＴＦＴの電気特性を向上させるため、ア
モルファスシリコンを５００〜６００℃でアニールして
形成されている。ソース・ドレイン領域および電源配線
１３となる低抵抗多結晶シリコン層５２ａは、ゲート電
極５１をマスクにした不純物イオン注入により形成され
ている。ＴＦＴの上には絶縁膜１４を介してアルミ配線
によるデータ線１５が形成されている。また、データ線
１５はコンタクト孔１９を介してｎ+ 型拡散層に接続さ
れている。
イン領域となる多結晶シリコン層５２は、グレインサイ
ズを大きくしてＴＦＴの電気特性を向上させるため、ア
モルファスシリコンを５００〜６００℃でアニールして
形成されている。ソース・ドレイン領域および電源配線
１３となる低抵抗多結晶シリコン層５２ａは、ゲート電
極５１をマスクにした不純物イオン注入により形成され
ている。ＴＦＴの上には絶縁膜１４を介してアルミ配線
によるデータ線１５が形成されている。また、データ線
１５はコンタクト孔１９を介してｎ+ 型拡散層に接続さ
れている。
【００４２】図９は、図７（ｂ）に示したパターンを短
辺方向に３セル分を並べた平面レイアウト図であり、チ
ャネル領域およびソース・ドレイン領域の形成される多
結晶シリコン層５２のパターンに対しゲート電極５１の
パターンがＸ方向にずれて形成された状態が実線で示さ
れている（点線は本来の位置）。このとき、セル内でペ
アとなるＴＦＴのチャネル領域はそれぞれ図中の斜線の
ように形成される。すなわち、両トランジスタのチャネ
ル領域は同一の形状に変化して形成されており、従っ
て、一定量の位置合わせずれの範囲内であれば、位置合
わせずれによるペア・ＴＦＴの特性差を抑えることがで
きる。
辺方向に３セル分を並べた平面レイアウト図であり、チ
ャネル領域およびソース・ドレイン領域の形成される多
結晶シリコン層５２のパターンに対しゲート電極５１の
パターンがＸ方向にずれて形成された状態が実線で示さ
れている（点線は本来の位置）。このとき、セル内でペ
アとなるＴＦＴのチャネル領域はそれぞれ図中の斜線の
ように形成される。すなわち、両トランジスタのチャネ
ル領域は同一の形状に変化して形成されており、従っ
て、一定量の位置合わせずれの範囲内であれば、位置合
わせずれによるペア・ＴＦＴの特性差を抑えることがで
きる。
【００４３】本実施例では、基板表面に形成される駆動
用トランジスタとトランスファトランジスタは、第１の
実施例の場合と同様に構成されており、したがって、本
実施例によれば、先の実施例の効果に加えて、上層に形
成されるペアの薄膜トランジスタの特性差をも低減する
ことができ、位置合わせずれに対してＳＲＡＭセルのよ
り高い安定性を実現することができる。
用トランジスタとトランスファトランジスタは、第１の
実施例の場合と同様に構成されており、したがって、本
実施例によれば、先の実施例の効果に加えて、上層に形
成されるペアの薄膜トランジスタの特性差をも低減する
ことができ、位置合わせずれに対してＳＲＡＭセルのよ
り高い安定性を実現することができる。
【００４４】
【発明の効果】以上説明したように、本発明による半導
体集積回路装置は、活性半導体層領域とゲート電極との
相対位置がずれて形成されることがあっても、ペアとな
るトランジスタ同士では、チャネル領域が互いに同一形
状乃至鏡像関係の形状を保って変化するようにしたもの
であるので、本発明によれば、製造上の位置合わせずれ
により生じるペア・トランジスタチャネル間の特性差
を、ウェハ内、ウェハ間を通して抑制することができ
る。したがって、本発明によれば、動作安定性の高い半
導体集積回路装置を高い歩留りで製造することが可能に
なる。
体集積回路装置は、活性半導体層領域とゲート電極との
相対位置がずれて形成されることがあっても、ペアとな
るトランジスタ同士では、チャネル領域が互いに同一形
状乃至鏡像関係の形状を保って変化するようにしたもの
であるので、本発明によれば、製造上の位置合わせずれ
により生じるペア・トランジスタチャネル間の特性差
を、ウェハ内、ウェハ間を通して抑制することができ
る。したがって、本発明によれば、動作安定性の高い半
導体集積回路装置を高い歩留りで製造することが可能に
なる。
【図１】本発明の第１の実施例を示すＳＲＡＭセルの平
面レイアウト図。
面レイアウト図。
【図２】本発明の第１の実施例の効果を説明するための
ＳＲＡＭセルの平面レイアウト図。
ＳＲＡＭセルの平面レイアウト図。
【図３】本発明の第１の実施例の効果を説明するための
ＳＲＡＭセルの平面レイアウト図。
ＳＲＡＭセルの平面レイアウト図。
【図４】本発明の第１の実施例および従来例のウェハ上
での現実のパターンを示す平面図。
での現実のパターンを示す平面図。
【図５】本発明の第２の実施例を示すＳＲＡＭセルの平
面レイアウト図。
面レイアウト図。
【図６】本発明の第３の実施例を示すＳＲＡＭセルの平
面レイアウト図。
面レイアウト図。
【図７】本発明の第４の実施例を示すＳＲＡＭセルの平
面レイアウト図。
面レイアウト図。
【図８】図７のＡ−Ａ′線での断面図。
【図９】本発明の第４の実施例の効果を説明するための
ＳＲＡＭセルの平面レイアウト図。
ＳＲＡＭセルの平面レイアウト図。
【図１０】ＳＲＡＭセルの等価回路図。
【図１１】従来のＳＲＡＭセルの平面レイアウト図。
【図１２】図１および図１１のＡ−Ａ′線での断面図。
【図１３】従来例の問題点を説明するためのＳＲＡＭセ
ルの平面レイアウト図。
ルの平面レイアウト図。
【図１４】従来例の問題点を説明するためのＳＲＡＭセ
ルの平面レイアウト図。
ルの平面レイアウト図。
１ ｎ型シリコン基板 ２ ｐ型ウェル ３ フィールド酸化膜 ４ ゲート酸化膜 ５ ゲート電極 ６ サイドウォール ７ ｎ- 型拡散層 ８、１７ ｎ+ 型拡散層 ９、１１、１４ 絶縁膜 １０ 接地配線 １２ 多結晶シリコン高抵抗 １３ 電源配線 １５ データ線 １６ ダイレクトコンタクト １８、１９、２０ コンタクト孔 ２１、２２ ワード線 ２１ａ〜２１ｆ ゲートライン ２３、２４、２５、２６ 活性領域 ２３ａ〜２３ｆ、２４ａ〜２４ｄ、２５ａ〜２５ｃ フ
ィールドライン ３１〜４６ チャネル領域 ５１ ゲート電極 ５１ａ〜５１ｆ ゲートライン ５２ 多結晶シリコン層（チャネル領域） ５２ 低抵抗多結晶シリコン層（ソース・ドレイン領
域、電源配線） ５３ ゲート酸化膜
ィールドライン ３１〜４６ チャネル領域 ５１ ゲート電極 ５１ａ〜５１ｆ ゲートライン ５２ 多結晶シリコン層（チャネル領域） ５２ 低抵抗多結晶シリコン層（ソース・ドレイン領
域、電源配線） ５３ ゲート酸化膜
Claims (5)
- 【請求項１】 ゲート電極と、これに交差する、チャネ
ル領域とソース・ドレイン領域を有する活性半導体層領
域とを備え、前記ゲート電極と前記活性半導体層領域と
の相対位置がずれてこれらが形成された場合には、チャ
ネル領域の平面形状が四角形からそれ以外の形状へと変
化する電界効果トランジスタを少なくとも一対有する半
導体集積回路装置において、前記ゲート電極と前記活性
半導体層領域との相対位置がずれてこれらが形成された
ことにより前記一対の電界効果トランジスタのチャネル
領域の形状が四角形以外の形状となったとき、両トラン
ジスタのチャネル領域の形状が同一であるか互いに鏡像
の関係にあることを特徴とする半導体集積回路装置。 - 【請求項２】 前記ゲート電極と前記活性半導体層領域
の内、一方はチャネル領域の近傍で直線的な形状をして
おり、他方は、本来のチャネル領域と接する部分で本来
のチャネル領域を画定する辺とは１８０°以外の角度で
交わる辺を有しており、かつ、チャネル領域の近傍にお
いて、本来のチャネル領域の中心または中心線に対し点
対称または線対称の形状をなしていることを特徴とする
請求項１記載の半導体集積回路装置。 - 【請求項３】 前記１８０°以外の角度が１３５°であ
ることを特徴とする請求項２記載の半導体集積回路装
置。 - 【請求項４】 前記活性半導体層領域が、素子領域を分
離する素子分離領域によって画定された領域であること
を特徴とする請求項１記載の半導体集積回路装置。 - 【請求項５】 前記活性半導体層領域が、絶縁膜上に形
成された多結晶シリコン層或は単結晶シリコン層により
形成された領域であることを特徴とする請求項１記載の
半導体集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7070410A JP2748885B2 (ja) | 1995-03-06 | 1995-03-06 | 半導体集積回路装置 |
| US08/610,309 US5811858A (en) | 1995-03-06 | 1996-03-04 | Semiconductor integrated circuit device having gate or active area patterned to allow for misalignment |
| KR1019960005747A KR100210555B1 (ko) | 1995-03-06 | 1996-03-06 | 반도체 집적 회로 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7070410A JP2748885B2 (ja) | 1995-03-06 | 1995-03-06 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08241929A true JPH08241929A (ja) | 1996-09-17 |
| JP2748885B2 JP2748885B2 (ja) | 1998-05-13 |
Family
ID=13430682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7070410A Expired - Fee Related JP2748885B2 (ja) | 1995-03-06 | 1995-03-06 | 半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5811858A (ja) |
| JP (1) | JP2748885B2 (ja) |
| KR (1) | KR100210555B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6303422B1 (en) | 1998-06-15 | 2001-10-16 | Nec Corporation | Semiconductor memory and manufacturing method thereof |
| US7615813B2 (en) | 2000-02-17 | 2009-11-10 | Kabushiki Kaisha Toshiba | Semiconductor device using fuse/anti-fuse system |
| US8221942B2 (en) | 2009-01-22 | 2012-07-17 | Sony Corporation | Pattern correction method, exposure mask, manufacturing method of exposure mask, and manufacturing method of semiconductor device |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3134927B2 (ja) * | 1998-05-01 | 2001-02-13 | 日本電気株式会社 | 半導体装置及びｓｒａｍセルの製造方法 |
| KR100392153B1 (ko) * | 1998-07-27 | 2003-07-22 | 세이코 엡슨 가부시키가이샤 | 반도체 메모리 장치 및 그 제조 방법 |
| FR2787240B1 (fr) * | 1998-12-14 | 2002-08-09 | St Microelectronics Sa | Procede de realisation d'une resistance dans un circuit integre et dispositif integre correspondant de memoire vive statique a quatre transistors et deux resistances |
| US6501138B1 (en) * | 1999-04-16 | 2002-12-31 | Seiko Epson Corporation | Semiconductor memory device and method for manufacturing the same |
| US6320237B1 (en) | 1999-11-08 | 2001-11-20 | International Business Machines Corporation | Decoupling capacitor structure |
| US6684520B1 (en) | 2000-02-25 | 2004-02-03 | Xilinx, Inc. | Mask-alignment detection circuit in x and y directions |
| US6563320B1 (en) * | 2000-02-25 | 2003-05-13 | Xilinx, Inc. | Mask alignment structure for IC layers |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60214560A (ja) * | 1984-04-10 | 1985-10-26 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH0426157A (ja) * | 1990-05-22 | 1992-01-29 | Fujitsu Ltd | 半導体記憶装置 |
| JPH04137070U (ja) * | 1991-06-12 | 1992-12-21 | 日本電気株式会社 | 半導体記憶装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4724530A (en) * | 1978-10-03 | 1988-02-09 | Rca Corporation | Five transistor CMOS memory cell including diodes |
| US5166763A (en) * | 1988-07-20 | 1992-11-24 | Mitsubishi Denki Kabushiki Kaisha | Static type semiconductor memory device and method of manufacturing thereof |
| US5060035A (en) * | 1989-07-13 | 1991-10-22 | Mitsubishi Denki Kabushiki Kaisha | Silicon-on-insulator metal oxide semiconductor device having conductive sidewall structure |
-
1995
- 1995-03-06 JP JP7070410A patent/JP2748885B2/ja not_active Expired - Fee Related
-
1996
- 1996-03-04 US US08/610,309 patent/US5811858A/en not_active Expired - Lifetime
- 1996-03-06 KR KR1019960005747A patent/KR100210555B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60214560A (ja) * | 1984-04-10 | 1985-10-26 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH0426157A (ja) * | 1990-05-22 | 1992-01-29 | Fujitsu Ltd | 半導体記憶装置 |
| JPH04137070U (ja) * | 1991-06-12 | 1992-12-21 | 日本電気株式会社 | 半導体記憶装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6303422B1 (en) | 1998-06-15 | 2001-10-16 | Nec Corporation | Semiconductor memory and manufacturing method thereof |
| US7615813B2 (en) | 2000-02-17 | 2009-11-10 | Kabushiki Kaisha Toshiba | Semiconductor device using fuse/anti-fuse system |
| US8221942B2 (en) | 2009-01-22 | 2012-07-17 | Sony Corporation | Pattern correction method, exposure mask, manufacturing method of exposure mask, and manufacturing method of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100210555B1 (ko) | 1999-07-15 |
| US5811858A (en) | 1998-09-22 |
| JP2748885B2 (ja) | 1998-05-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6613634B2 (en) | Method of manufacturing a semiconductor device using oblique ion injection | |
| US6606276B2 (en) | SRAM device using MIS transistors | |
| JPWO2007063990A1 (ja) | 半導体装置およびその製造方法 | |
| US5336914A (en) | Static semiconductor memory device | |
| KR100221439B1 (ko) | 반도체 메모리 | |
| KR100357020B1 (ko) | 스태틱형 반도체 기억 장치 | |
| US5777920A (en) | Semiconductor memory device and method of manufacturing the same | |
| US6791200B2 (en) | Semiconductor memory device | |
| US6812534B2 (en) | Static semiconductor memory device | |
| JP2748885B2 (ja) | 半導体集積回路装置 | |
| JP2998679B2 (ja) | 半導体記憶装置及びその製造方法 | |
| US5844837A (en) | Static memory device including supplemental gate capacitance | |
| KR100542750B1 (ko) | 반도체 장치의 제조 방법. | |
| US6445017B2 (en) | Full CMOS SRAM cell | |
| KR100377082B1 (ko) | 반도체 장치 | |
| JP2001358231A (ja) | 半導体記憶装置 | |
| JPH11145468A (ja) | 半導体装置およびその製造方法 | |
| JP3058119B2 (ja) | 半導体装置の製造方法 | |
| JPH08148582A (ja) | 半導体メモリセルとその製造方法 | |
| JP2877069B2 (ja) | スタティック型半導体メモリ装置 | |
| JP3219062B2 (ja) | 半導体記憶装置 | |
| JP2000036542A (ja) | 半導体集積回路装置およびその製造方法 | |
| US20020008266A1 (en) | Semiconductor memory device | |
| JPWO2007063988A1 (ja) | 半導体装置およびその製造方法 | |
| KR19990087994A (ko) | 반도체장치및그의제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |