KR100392153B1 - 반도체 메모리 장치 및 그 제조 방법 - Google Patents
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Abstract
SRAM의 제 1 및 제 2 메모리 셀은, 제 1, 제 2 및 제 3 전도층을 구비한다. 제 1 전도층은 제 1 부하 트랜지스터 및 제 1 드라이버 트랜지스터의 게이트 전극으로 된다. 제 2 전도층은 필드 산화 영역 상에서 제 1 전도층으로부터 분기한 것이고, 제 2 드라이버 트랜지스터 활성 영역과 전기적으로 접속되어 있다. 제 3 전도층은 제 2 부하 트랜지스터 및 제 2 드라이버 트랜지스터의 게이트 전극으로 된다. 제 3 전도층은 제 1 부하 트랜지스터 활성 영역과 전기적으로 접속되어 있다. 제 2 메모리 셀의 제 1, 제 2 및 제 3 전도층의 패턴은, 제 1 메모리 셀의 제 1, 제 2 및 제 3 전도층의 패턴을 실리콘 기판의 주표면에 수직인 축을 중심으로 하여 180도 회전시킨 패턴이다.
Description
본 발명은 반도체 메모리 장치, 특히 SRAM 및 그 제조 방법에 관한 것이다.
SRAM의 한가지 타입으로서, 각 메모리 셀이 2 개의 부하 트랜지스터, 2개의 드라이버 트랜지스터 및 2개의 전송 트랜지스터로 구성된 6 트랜지스터형이 있다. 각 메모리 셀, 특히 인접하는 각 메모리 셀의 활성 영역은 필드 산화막 등으로 된 소자 분리 영역으로 분리된다.
그런데, 소자 분리 영역간에 전류가 흐르는 현상을 펀치스루라고 한다. 펀치스루는 SRAM의 오동작의 원인이 된다. 셀 사이즈 축소화의 요청에 의해 소자 분리 영역의 폭도 축소되고 있다. 소자 분리 영역의 폭이 축소되면, 펀치스루가 발생하기 쉬워진다.
본 발명은 위에서 언급한 과제를 해결하기 위해 이루어진 것으로, 메모리 셀간의 펀치스루를 막을 수 있는 반도체 메모리 장치 및 그 제조 방법을 제공하는 것을 과제로 한다.
도 1은 본 발명의 제 1 실시 형태에 관계된 SRAM의 메모리 셀 어레이의 소자 형성층의 일부를 도시한 평면도.
도 2는 본 발명의 제 1 실시 형태에 관계된 SRAM의 웰의 패턴을 도시한 평면도.
도 3은 본 발명의 제 1 실시 형태에 관계된 SRAM에 사용되는 실리콘 기판의 주표면에, 웰의 패턴을 형성한 상태를 도시한 평면도.
도 4는 본 발명의 제 1 실시 형태에 관계된 SRAM의 활성 영역 및 필드 산화 영역의 패턴을 도시한 평면도.
도 5는 본 발명의 제 1 실시 형태에 관계된 SRAM에 사용되는 실리콘 기판의 주표면에, 활성 영역 및 필드 산화 영역의 패턴을 형성한 상태를 도시한 평면도.
도 6은 본 발명의 제 1 실시 형태에 관계된 SRAM의 워드선 및 메모리 셀 형성 영역의 제 1 전도층, 제 2 전도층, 제 3 전도층의 패턴을 도시한 평면도.
도 7은 본 발명의 제 1 실시 형태에 관계된 SRAM에 사용되는 실리콘 기판의 주표면에, 워드선 및 메모리 셀 형성 영역의 제 1 전도층, 제 2 전도층, 제 3 전도층의 패턴을 형성한 상태를 도시한 평면도.
도 8은 본 발명의 제 1 실시 형태에 관계된 SRAM의 드레인 콘택트층, 콘택트층의 패턴을 도시한 평면도.
도 9는 본 발명의 제 1 실시 형태에 관계된 SRAM에 사용되는 실리콘 기판의 주표면에, 드레인 콘택트층의 패턴을 형성한 상태를 도시한 평면도.
도 10은 본 발명의 제 1 실시 형태에 관계된 SRAM의 배선층, 콘택트층의 패턴을 도시한 평면도.
도 11은 본 발명의 제 1 실시 형태에 관계된 SRAM에 사용된 실리콘 기판의 주표면에, 배선층의 패턴을 형성한 상태를 도시한 평면도.
도 12는 본 발명의 제 1 실시 형태에 관계된 SRAM의 비트선의 패턴을 도시한 평면도.
도 13은 본 발명의 제 1 실시 형태에 관계된 SRAM의 메모리 셀 어레이의 배선층의 일부를 도시한 평면도.
도 14는 본 발명의 제 1 실시 형태에 관계된 SRAM의 등가 회로도.
도 15는 도 1에 도시한 SRAM의 메모리 셀을 A-A 선에 따라 절단한 단면도.
도 16은 도 1에 도시한 SRAM의 메모리 셀을 B-B 선에 따라 절단한 단면도.
도 17은 도 1에 도시한 활성 영역의 단부를 도시한 평면도.
도 18은 본 발명의 제 2 실시 형태에 관계된 SRAM의 메모리 셀 어레이의 소자 형성층의 일부를 도시한 평면도.
도 19는 도 18에 도시한 SRAM의 메모리 셀을 G-G 선에 따라 절단한 단면도.
도 20은 본 발명의 제 3 실시 형태에 관계된 SRAM의 메모리 셀 어레이의 소자 형성층의 일부를 도시한 평면도.
* 도면의 주요 부분에 대한 부호의 설명 *
12a - 12i : 활성 영역 13 : 필드 산화 영역
15a - 15d : 메모리 셀 형성 영역 16a : 제 1 전도층
16b : 제 2 전도층 16c : 제 3 전도층
18a, 18b : 접촉부 28 : 실리콘 기판
본 발명은 주표면을 가진 반도체 기판과, 주표면에 형성된 제 1 및 제 2 부하 트랜지스터, 및 제 1 및 제 2 드라이버 트랜지스터를 구비한 반도체 메모리 장치로서, 제 1 및 제 2 메모리 셀, 및 제 2 소자 분리 영역을 구비한다.
(a) 제 1 및 제 2 메모리 셀은, 각각이 주표면에 형성되어, 제 1 부하 트랜지스터의 활성 영역이 되는 제 1 부하 트랜지스터 활성 영역과, 주표면에 형성되어, 제 2 부하 트랜지스터의 활성 영역이 되는 제 2 부하 트랜지스터 활성 영역과, 주표면에 형성되어, 제 1 드라이버 트랜지스터의 활성 영역이 되는 제 1 드라이버 트랜지스터 활성 영역과, 주표면에 형성되어, 제 2 드라이 트랜지스터의 활성 영역이 되는 제 2 드라이버 트랜지스터 활성 영역과, 주표면에 형성되어, 제 1 부하 트랜지스터 활성 영역과 제 1 드라이버 트랜지스터 활성 영역을 분리하는 제 1 소자 분리 영역과, 제 1 부하 트랜지스터 활성 영역 상으로부터 제 1 드라이버 트랜지스터 활성 영역 상까지 뻗어 있고, 또한 제 1 부하 트랜지스터 및 제 1 드라이버 트랜지스터의 게이트 전극이 되는 제 1 전도층과, 제 1 소자 분리 영역 상에서 제 1 전도층으로부터 분기하여, 제 2 드라이버 트랜지스터 활성 영역과 전기적으로 접속되는 제 2 전도층과, 제 1 부하 트랜지스터 활성 영역과 전기적으로 접속되고, 제 2 부하 트랜지스터 활성 영역을 통과하고, 또한 제 2 드라이버 트랜지스터 활성 영역 상까지 뻗어 있고, 제 2 부하 트랜지스터 및 제 2 드라이버 트랜지스터의 게이트 전극이 되는 제 3 전도층을 포함한다.
(b) 제 2 소자 분리 영역은, 주표면에 형성되어, 제 1 메모리 셀의 제 1 및 제 2 부하 트랜지스터 활성 영역과 제 2 메모리 셀의 제 1 및 제 2 부하 트랜지스터 활성 영역을 분리한다.
(c) 본 발명에 따른 반도체 메모리 장치는, 제 2 메모리 셀의 제 1, 제 2 및 제 3 전도층의 패턴이, 제 1 메모리 셀의 제 1, 제 2 및 제 3 전도층의 패턴을 반도체 기판의 주표면에 수직인 축을 중심으로 하여 180도 회전시킨 패턴인 것을 특징으로 한다.
이 180도 회전된 패턴에 의해, 제 2 메모리 셀의 제 1 및 제 2 부하 트랜지스터 활성 영역과 제 1 메모리 셀의 제 1 및 제 2 부하 트랜지스터 활성 영역과의 패턴 사이의 펀치스루를 막을 수 있다.
즉, 제 1 메모리 셀의 제 1 및 제 2 부하 트랜지스터 활성 영역중의 드레인 영역과, 제 2 메모리 셀의 제 1 및 제 2 부하 트랜지스터 활성 영역 중의 드레인 영역의 거리는, 제 2 소자 분리 영역의 폭과 제 3 전도층의 폭의 합과 거의 동일한 값으로 할 수 있다. 결국, 상기 거리는 제 3 전도층의 존재에 의해 길어질 수 있고, 이 영역 사이에서 펀치스루를 막을 수 있는 것이다.
본 발명은 제 1 및 제 2 부하 트랜지스터 및 제 1 및 제 2 드라이버 트랜지스터를 포함한 메모리 셀을 복수개 가진 메모리 셀 어레이를 구비한 반도체 메모리 장치로서, 아래와 같은 구성을 가지고 있다.
(a) 각각의 메모리 셀은, 주표면을 가진 반도체 기판과, 주표면에 형성되어, 제 1 부하 트랜지스터의 활성 영역이 되는 제 1 부하 트랜지스터 활성 영역과, 주표면에 형성되어, 제 2 부하 트랜지스터의 활성 영역이 되는 제 2 부하 트랜지스터 활성 영역과, 주표면에 형성되어, 제 1 드라이버 트랜지스터의 활성 영역이 되는 제 1 드라이버 트랜지스터 활성 영역과, 주표면에 형성되어, 제 2 드라이버 트랜지스터의 활성 영역이 되는 제 2 드라이버 트랜지스터 활성 영역과, 주표면에 형성되어, 제 1 부하 트랜지스터 활성 영역과 제 1 드라이버 트랜지스터 활성 영역을 분리하는 제 1 소자 분리 영역과, 제 1 부하 트랜지스터 활성 영역 상으로부터 상기 제 1 드라이버 트랜지스터 활성 영역 상까지 뻗어 있고, 또한 제 1 부하 트랜지스터 및 제 1 드라이버 트랜지스터의 게이트 전극이 되는 제 1 전도층과, 제 1 소자 분리 영역 상에서 제 1 전도층으로부터 분기하여, 제 2 드라이버 트랜지스터 활성 영역과 전기적으로 접속된 제 2 전도층과, 제 1 부하 트랜지스터 활성 영역과 전기적으로 접속되고, 제 2 부하 트랜지스터 활성 영역 상을 통과하고, 또한 제 2 드라이버 트랜지스터 활성 영역 상까지 뻗어 있으며, 제 2 부하 트랜지스터 및 제 2 드라이버 트랜지스터의 게이트 전극이 되는 제 3 전도층을 포함한다.
(b) 메모리 셀 어레이는, 상기 (2) (a) 메모리 셀을 포함한 제 1 및 제 2 행과, 제 1 행과 제 2 행을 분리하는 제 2 소자 분리 영역을 포함한다. 제 2 행의 메모리 셀의 제 1, 제 2 및 제 3 전도층의 패턴은, 제 1 행의 메모리 셀의 제 1,제 2 및 제 3 전도층의 패턴을 반도체 기판의 주표면에 수직인 축을 중심으로 하여 180도 회전시킨 패턴이다.
본 발명에 따른 반도체 메모리 장치의 구성은 메모리 셀 어레이라는 관점에서 이루어진 것이다. 펀치스루를 막을 수 있는 이유는 상기 (1)과 같다.
본 발명에 따른 반도체 메모리 장치는 이하의 구성이 바람직하다. 제 1 행의 메모리 셀의 제 2 부하 트랜지스터 활성 영역은 제 2 소자 분리 영역을 통해 제 2 행의 메모리 셀의 제 1 부하 트랜지스터 활성 영역과 대향하는 제 1 대향 영역을 가지고, 제 1 행의 메모리 셀의 제 3 전도층의 패턴은, 제 1 대향 영역 상을 횡단하고 있다. 제 2 행의 메모리 셀의 제 2 부하 트랜지스터 활성 영역은, 제 2 소자 분리 영역을 통해 제 1 행의 메모리 셀의 제 1 부하 트랜지스터 활성 영역과 대향하는 제 2 대향 영역을 가지며, 제 2 행의 메모리 셀의 제 3 전도층의 패턴은, 제 2 대향 영역 상을 횡단한다.
제 1 행의 메모리 셀의 제 3 전도층의 패턴은, 제 1 대향 영역 상을 횡단하고 있기 때문에, 제 2 행의 메모리 셀의 제 1 부하 트랜지스터 활성 영역중의 드레인 영역과, 제 1 행의 메모리 셀의 제 2 부하 트랜지스터 활성 영역중의 드레인 영역의 거리는, 횡단하고 있는 제 3 전도층의 존재에 의해 길어질 수 있다. 결국, 이 거리를 제 2 소자 분리 영역의 폭과 제 1 행의 메모리 셀의 제 3 전도층의 폭의 합과 거의 동일한 값으로 할 수 있다. 따라서, 이 영역 사이에서 펀치스루를 막을 수 있다.
또한, 제 2 행의 메모리 셀의 제 3 전도층의 패턴은, 제 2 대향 영역 상을횡단하고 있기 때문에, 제 2 행의 메모리 셀의 제 2 부하 트랜지스터 활성 영역중의 드레인 영역과, 제 1 행의 메모리 셀의 제 1 부하 트랜지스터 활성 영역중의 드레인 영역과의 거리는, 횡단하고 있는 제 3 전도층의 존재에 의해 길어질 수 있다. 결국, 이 거리를 제 2 소자 분리 영역의 폭과 제 2 행의 메모리 셀의 제 3 전도층의 폭의 합과 거의 같은 값으로 할 수 있다. 따라서, 이 영역 사이에서 펀치스루를 막을 수 있다.
본 발명에 따른 반도체 메모리 장치는, 제 1 행의 메모리 셀의 제 3 전도층의 측면에는 제 1 측벽 절연층이 형성되어 있고, 제 1 측벽 절연층은 제 1 대향 영역 상에 위치하고 있으며, 제 2 행의 메모리 셀의 제 3 전도층의 측면에는 제 2 측벽 절연층이 형성되어 있고, 제 2 측벽 절연층은 제 2 대향 영역 상에 위치하고 있는 것이 바람직하다.
본 발명에 따른 반도체 메모리 장치는, 제 1 대향 영역에서, 제 1 행의 메모리 셀의 제 3 전도층의 일부는 제 2 소자 분리 영역 상에 올려져 있고, 제 2 대향 영역에서, 제 2 행의 메모리 셀의 제 3 전도층의 일부는 제 2 소자 분리 영역 상에 올려져 있는 것이 바람직하다.
본 발명에 따른 반도체 메모리 장치에 있어서, 제 1 및 제 2 전도층의 패턴은 h 형상을 하고, 제 3 전도층의 패턴은 7 형상을 하고 있는 것이 바람직하다. h 형상이란 제 1 및 제 2 전도층의 패턴이 알파벳의「h」형상을 하며, 7 형상이란 제 3 전도층의 패턴이 숫자의 「7」형상을 하고 있음을 의미한다. 따라서, 제 1, 제 2 및 제 3 전도층의 패턴은 h7 형상을 하고 있다.
본 발명에 따른 반도체 메모리 장치의 제조 방법은, 각각이 제 1 부하 트랜지스터, 제 2 부하 트랜지스터, 제 1 드라이버 트랜지스터 및 제 2 드라이버 트랜지스터를 포함한 제 1 및 제 2 메모리 셀을 가진 반도체 메모리 장치의 제조 방법으로서, 반도체 기판의 주표면에, 제 1 소자 분리 영역, 제 2 소자 분리 영역, 제 1 부하 트랜지스터 활성 영역, 제 2 부하 트랜지스터 활성 영역, 제 1 드라이버 트랜지스터 활성 영역 및 제 2 드라이버 트랜지스터 활성 영역을 형성하는 공정을 포함하고, 제 1 드라이버 트랜지스터 및 제 2 드라이버 트랜지스터와 제 1 부하 트랜지스터 및 제 2 부하 트랜지스터와의 사이에는 제 1 소자 분리 영역이 위치하고 있으며, 제 1 메모리 셀의 제 1 부하 트랜지스터 및 제 2 부하 트랜지스터와 제 2 메모리 셀의 제 1 부하 트랜지스터 및 제 2 부하 트랜지스터와의 사이에는 제 2 소자 분리 영역이 위치하고 있고, 반도체 메모리 장치의 제조 방법은, 또한, 주표면을 덮는 전도층을 형성하는 공정과, 전도층을 패터닝하고, 제 1 및 제 2 메모리 셀의 제 1, 제 2 및 제 3 전도층을 형성하는 공정을 구비하며, 제 1 전도층은 제 1 부하 트랜지스터 활성 영역 상으로부터 제 1 드라이버 트랜지스터 활성 영역 상까지 뻗어 있고, 제 1 전도층은 제 1 부하 트랜지스터 및 제 1 드라이버 트랜지스터의 게이트 전극이 되며, 제 2 전도층은 제 1 소자 분리 영역 상에서 제 1 전도층으로부터 분기한 것이고, 또한 제 2 드라이버 트랜지스터 활성 영역 상까지 뻗어 있으며, 제 3 전도층은 제 2 부하 트랜지스터 활성 영역 상으로부터 제 2 드라이버 트랜지스터 활성 영역 상까지 뻗어 있고, 제 3 전도층은 제 2 부하 트랜지스터 및 제 2 드라이버 트랜지스터의 게이트 전극이 되고, 제 2 메모리 셀의 제 1, 제 2 및 제 3전도층의 패턴은, 제 1 메모리 셀의 제 1, 제 2 및 제 3 전도층의 패턴을 주표면에 수직인 축을 중심으로 하여 180도 회전시킨 패턴이며, 반도체 메모리 장치의 제조 방법은, 또한, 제 2 전도층을 제 2 드라이버 트랜지스터 활성 영역과 전기적으로 접속하는 공정과, 제 3 전도층을 제 1 부하 트랜지스터 활성 영역과 전기적으로 접속하는 공정을 구비한다.
본 발명에 따른 반도체 메모리 장치의 제조 방법에 있어서, 제 1 및 제 2 전도층으로 된 패턴은 h 형상을 하고, 제 3 전도층의 패턴은 7 형상을 하는 것이 바람직하다.
발명의 바람직한 실시예의 설명
[제 1 실시 형태]
{평면 구조의 설명}
도 1 및 도 13은 본 발명의 제 1 실시 형태에 관계된 SRAM의 메모리 셀 어레이의 일부를 도시한 평면도이다. 도 1은 소자 형성층을 나타낸다. 도 13은, 도 1의 소자 형성층 상에 형성된 배선층을 나타내고 있다. 먼저, 도 1에 도시한 구조를 도 2 내지 도 7을 참조하여 하층에서부터 차례로 설명한다.
도 2는 p형 웰(10a), n형 웰(10b), p형 웰(10c)의 패턴을 도시한 평면도이다. 도 3은 반도체 기판의 일예인 실리콘 기판(28)의 주표면에, p형 웰(10a), n 형 웰(10b), p형 웰(10c)의 패턴을 형성한 상태를 나타낸 평면도이다.
도 4는 활성 영역(12a 내지 12i) 및 필드 산화 영역(13)의 패턴을 나타낸 평면도이다. 활성 영역(12a 내지 12i)은, 각각, 필드 산화 영역(13)에 의해서 다른 활성 영역으로부터 분리되어 있다. 도 5는 도 3에 도시한 실리콘 기판(28)의 주표면에 도 4에 도시한 패턴을 형성한 상태를 도시한 평면도이다.
도 6은 워드선(14a, 14b) 및 4개의 메모리 셀 형성 영역(15a 내지 15d)의 제 1 전도층(16a), 제 2 전도층(16b), 제 3 전도층(16c)의 패턴을 도시한 평면도이다. 워드선(14a, 14b) 및 제 1 전도층(16a), 제 2 전도층(16b), 제 3 전도층(16c)은, 예를 들면, 폴리실리콘으로 형성되어 있다. 제 1 전도층(16a)과 제 2 전도층(16b)에서, 「h」형상을 구성하고, 제 3 전도층(16c)에서, 「7」형상을 구성하고 있다.
메모리 셀 형성 영역(15b, 15d)의 제 1 전도층(16a), 제 2 전도층(16b), 제 3 전도층(16c)의 패턴은, 메모리 셀 형성 영역(15a, 15c)의 제 1 전도층(16a), 제 2 전도층(16b), 제 3 전도층(16c)의 패턴을, 패턴이 형성된 면(실리콘 기판의 주표면)에 수직인 축을 중심으로 하여 180도 회전시킨 패턴이다.
도 7은 도 5에 도시한 실리콘 기판(28)의 주표면에, 도 6에 도시한 패턴을 형성한 상태를 도시한 평면도이다. 메모리 셀 형성 영역(15a, 15c)은 메모리 셀 어레이의 제 1 행의 일부이다. 메모리 셀 형성 영역(15b, 15d)은 메모리 셀 어레이의 제 2 행의 일부이다. 제 1 행의 메모리 셀의 활성 영역에 대한 제 1 전도층, 제 2 전도층, 제 3 전도층, 워드선의 배치 관계를, 메모리 셀 형성 영역(15a)에 주목하여 설명한다. 제 1 전도층(16a)은 활성 영역(12d) 상으로부터 활성 영역(12a)상까지 뻗어 있고, 또한 부하 트랜지스터(Q6) 및 드라이버 트랜지스터(Q4)의 게이트 전극이 된다.
제 2 전도층(16b)은 필드 산화 영역(13) 상에서 제 1 전도층(16a)으로부터 분기하여, 활성 영역(12b)과 접촉부(18b)에서 전기적으로 접속된다.
제 3 전도층(16c)은 활성 영역(12d)과 접촉부(18a)에서 전기적으로 접속되고, 활성 영역(12e) 상을 통과하며, 또한 활성 영역(12b) 상까지 뻗어 있는 하나의 선 형상을 이루고 있다. 제 3 전도층(16c)은 부하 트랜지스터(Q5) 및 드라이버 트랜지스터(Q3)의 게이트 전극이 된다.
E로 도시한 영역은 제 1 대향 영역, 즉 제 1 메모리 셀의 제 2 부하 트랜지스터 활성 영역중, 제 2 소자 분리 영역을 통해 제 2 메모리 셀의 제 1 부하 트랜지스터 활성 영역과 대향하는 영역을 도시하고 있다. 제 3 전도층(16c)의 패턴은 제 1 대향 영역 상을 횡단하고 있다.
워드선(14a)은 활성 영역(12a) 상으로부터 활성 영역(12b) 상까지 뻗어 있고, 또한 전송 트랜지스터(Q2및 Q1)의 게이트 전극이 된다.
다음에, 제 2 행의 메모리 셀의 활성 영역에 대한 제 1 전도층, 제 2 전도층, 제 3 전도층, 워드선의 배치 관계를 메모리 셀 형성 영역(15b)에 주목하여 설명한다. 제 1 전도층(16a)은 활성 영역(12e) 상으로부터 활성 영역(12h) 상까지 뻗어 있고, 또한 부하 트랜지스터(Q6) 및 드라이버 트랜지스터(Q4)의 게이트 전극이 된다.
제 2 전도층(16b)은 필드 산화 영역(13)상에서 제 1 전도층(16a)으로부터 분기하고, 접촉부(18d)에서 활성 영역(12g)과 전기적으로 접속된다.
제 3 전도층(16c)은 접촉부(18c)에서 활성 영역(12e)과 전기적으로 접속되고, 활성 영역(12d) 상을 통과하며, 또한 활성 영역(12g) 상까지 뻗어 있는 하나의 선 형상을 이루고 있다. 제 3 전도층(16c)은 부하 트랜지스터(Q5) 및 드라이버 트랜지스터(Q3)의 게이트 전극이 된다.
F로 도시한 영역은 제 2 대향 영역, 즉 제 2 메모리 셀의 제 2 부하 트랜지스터 활성 영역 중, 제 2 소자 분리 영역을 통해 제 1 메모리 셀의 제 1 부하 트랜지스터 활성 영역과 대향하는 영역을 도시하고 있다. 제 3 전도층(16c)의 패턴은 제 2 대향 영역 상을 횡단하고 있다.
워드선(14b)은 활성 영역(12h) 상으로부터 활성 영역(12g) 상까지 뻗어 있고, 또한 전송 트랜지스터(Q2및 Q1)의 게이트 전극이 된다.
이들 메모리 셀의 제 1 전도층, 제 2 전도층, 제 3 전기 전도층 및 워드선 및 접촉부는 이하의 공정으로 형성된다. 도 5에 도시한 구조를 형성한 후, 실리콘 기판의 주표면을 피복하는 폴리실리콘 등의 전도층을 형성한다. 다음에, 전도층을 패터닝하여, 제 1 전도층, 제 2 전도층, 제 3 전도층 및 워드선을 형성한다. 제 1 전도층, 제 2 전도층, 제 3 전도층 및 워드선을 마스크로 하고, 실리콘 기판의 주표면에 이온 주입하여, 소스 영역, 드레인 영역을 형성한다. 실리콘 기판의 주표면을 덮는 실리콘 산화막 등의 절연층을 형성한다. 제 2 전도층을 제 2 드라이버 트랜지스터의 활성 영역과 전기적으로 접속하기 위한 콘택트 홀 및 제 3 전도층을 제 1 부하 트랜지스터 활성 영역과 전기적으로 접속하기 위한 콘택트 홀을 절연층에 형성한다. 그리고, 콘택트 홀에 전도층을 충전(充塡)하여, 접촉부를 형성한다.
다음에, 도 1을 설명한다. 도 1은 도 7에 도시한 실리콘 기판(28)의 주표면에, 워드선(14a, 14b) 및 제 1 전도층(16a), 제 2 전도층(16b), 제 3 전도층(16c)을 마스크로 하고, 활성 영역(12a 내지 12i)에 소스 영역, 드레인 영역을 형성한 상태를 도시한 평면도이다. 활성 영역(12a 내지 12i)의 사선으로 나타낸 영역이 소스 영역, 드레인 영역이다. 활성 영역(12a 내지 12c, 12g 내지 12i)의 소스 영역, 드레인 영역은 n형이고, 활성 영역(12d 내지 12f)의 소스 영역, 드레인 영역은 p형이다.
도 1에 도시한 구조의 설명은 위에서 언급한 바와 같다. 다음에, 도 13에 도시한 구조를 도 8 내지 도 12를 참조하여 하층으로부터 차례로 설명한다.
도 8은 드레인 콘택트층(30a, 30b), 콘택트층(32)의 패턴을 도시한 평면도이다. 도 9는 도 1에 도시한 실리콘 기판(28)의 주표면에, 도 8에 도시한 패턴을 형성한 상태를 도시한 평면도이다. 단, 도 1에 도시한 구조 중 활성 영역(12a 내지 12i) 이외는 생략한다. 또한, 활성 영역(12a 내지 12i)의 소스 영역, 드레인 영역을 도시한 사선은 생략되어 있다. 또한, 도 8에 도시한 콘택트층(32)은 생략한다.
도 9를 참조하면, 드레인 콘택트층은, 활성 영역의 드레인 영역과 전기적으로 접속되어 있다. 예를 들면, 드레인 콘택트층(30a)에 주목하면, 드레인 콘택트층(30a)은 접촉부(31a)에서 활성 영역(12a)의 드레인 영역과 전기적으로 접속되고, 접촉부(31b)에서 활성 영역(12d)의 드레인 영역과 전기적으로 접속된다.
도 10은 배선층(34a 내지 34e), 콘택트층(36)의 패턴을 도시한 평면도이다.배선층(34a 내지 34e) 및 콘택트층(36)은, 예를 들면, 알루미늄이나 알루미늄에 구리 등을 섞은 알루미늄 합금으로 구성된다. 도 11은 도 9에 도시한 실리콘 기판(28)의 주표면에 도 10에 도시한 패턴을 형성한 상태를 도시한 평면도이다. 단, 도 10에 도시한 콘택트층(36)은 생략한다.
배선층(34a 내지 34e)은 활성 영역의 소스 영역과 전기적으로 접속되어 있다. 예컨대, 배선층(34a)에 주목하면, 배선층(34a)은 접촉부(40a)에서, 콘택트층(32), 콘택트층(32) 아래에 설치된 도시되지 않은 접촉부를 통해 활성 영역(12a)의 소스 영역과 전기적으로 접속된다. 배선층(34a)은 접지(Vss)와 전기적으로 접속되어 있다. 또한, 배선층(34c)에 주목하면, 배선층(34c)은 접촉부(40b)에서 활성 영역(12d)의 소스 영역과 전기적으로 접속된다. 배선층(34 c)은 전원(VDD)과 전기적으로 접속되어 있다.
도 12는 비트선(38a 내지 38d)의 패턴을 도시한 평면도이다. 비트선(38a 내지 38d)은, 예를 들면, 알루미늄이나 알루미늄에 구리 등을 섞은 알루미늄 합금으로 구성된다.
도 13은 도 11에 도시한 실리콘 기판(28)의 주표면에, 도 12에 도시한 패턴을 형성한 상태를 도시한 평면도이다. 비트선(38a 내지 38d)은 활성 영역과 전기적으로 접속되어 있다. 예컨대, 비트선(38a)에 주목하면, 비트선(38a)은 접촉부(42)에서, 콘택트층(36), 콘택트층(36) 아래에 설치된 도시되지 않는 접촉부, 콘택트층(32), 콘택트층(32) 아래에 설치된 도시하지 않는 접촉부를 통해 활성 영역(12a)과 전기적으로 접속된다.
{등가 회로의 설명}
도 14는 도 1 및 도 13에 도시한 SRAM의 메모리 셀의 등가 회로도이다. 부하 트랜지스터(Q5)와 드라이버 트랜지스터(Q3)로 인버터를 구성하고, 부하 트랜지스터(Q6)와 드라이버 트랜지스터(Q4)로 인버터를 구성한다. 이들 인버터끼리 전기적으로 접속되어, 플립플롭을 구성하고 있다.
전송 트랜지스터(Q2)의 소스/드레인은, 부하 트랜지스터(Q6)와 드라이버 트랜지스터(Q4)로 구성되는 인버터 및 비트선에 전기적으로 접속되어 있다. 전송 트랜지스터(Q2)의 게이트 전극은 워드선에 전기적으로 접속되어 있다.
부하 트랜지스터(Q5및 Q6)의 소스는 전원(VDD)에 전기적으로 접속되어 있다. 드라이버 트랜지스터(Q3및 Q4)의 소스는 접지(Vss)에 전기적으로 접속되어 있다.
전송 트랜지스터(Q1)의 소스/드레인은 부하 트랜지스터(Q5)와 드라이버 트랜지스터(Q3)로 구성된 인버터 및 비트선에 전기적으로 접속되어 있다. 전송 트랜지스터(Q1)의 게이트 전극은 워드선에 전기적으로 접속되어 있다.
{단면 구조의 설명}
도 15는 도 1에 도시한 SRAM의 메모리 셀을, A-A 선에 따라 절단한 단면도이다. 도 16은 도 1에 도시한 SRAM의 메모리 셀을, B-B 선에 따라 절단한 단면도이다.
도 15 및 도 16을 참조하여, 실리콘 기판(28)의 주표면에는, p형 웰(10a), n형 웰(10b) 및 p형 웰(10c)이 형성되어 있다. n형 웰(10b)에는, 활성 영역(12d, 12e)이 형성되어 있다. 활성 영역(12d, 12e)은 필드 산화 영역(13)에 의해 2 개의 영역으로 분리되어 있다.
도 15를 참조하면, 활성 영역(12d) 상에는 제 3 전도층(16c)이 형성되고, 제 3 전도층(16c)의 일부는 필드 산화 영역(13) 상에 위치하고 있다. 제 3 전도층(16c)의 측면에는 측벽 산화막(52)이 형성되어 있다. 측벽 산화막(52)은 제 2 대향 영역(활성 영역(12d)) 상에 위치하고 있다. 또한, p형 웰(10a)과 n형 웰(10b)에 걸쳐 형성되어 있는 필드 산화 영역(13) 상에는 제 2 전도층(16b)이 형성되어 있다.
도 16을 참조하면, 활성 영역(12e) 상에는 제 3 전도층(16c)이 형성되고, 제 3 전도층(16c)의 일부는 필드 산화 영역(13) 상에 위치하고 있다. 제 3 전도층(16c)의 측면에는 측벽 산화막(50)이 형성되어 있다. 측벽 산화막(50)은 제 1 대향 영역(활성 영역(12e)) 상에 위치하고 있다. 또한, p형 웰(10c)과 n형 웰(10b)에 걸쳐 형성되어 있는 필드 산화 영역(13) 상에는 제 2 전도층(16b)이 형성되어 있다.
{효과의 설명}
(효과 1)
도 1을 참조하여, 메모리 셀 형성 영역(15b, 15d)의 제 1 전도층(16a), 제 2 전도층(16b), 제 3 전도층(16c)의 패턴은, 메모리 셀 형성 영역(15a, 15c)의 제 1전도층(16a), 제 2 전도층(16b), 제 3 전도층(16c)의 패턴을 실리콘 기판(28)의 주표면에 수직인 축을 중심으로 하여 180도 회전시킨 패턴이다. 이 구조에 의해, 필드 산화 영역(13) 아래의 C, D로 도시한 영역에서 펀치스루를 방지할 수 있다.
즉, 메모리 셀 형성 영역(15b)의 활성 영역(12d)과 메모리 셀 형성 영역(15a)의 활성 영역(12d)은 C로 도시한 영역에서 대향하고 있다. 메모리 셀 형성 영역(15b)의 제 3 전도층(16c)의 패턴은, 제 2 대향 영역(도 7의 F로 도시한 영역) 상을 횡단하고 있다. 이 때문에, 도 15를 참조하여, 메모리 셀 형성 영역(15b)의 드레인이 되는 영역(사선으로 나타낸 영역)과 메모리 셀 형성 영역(15a)의 드레인이 되는 영역(사선으로 나타낸 영역)의 사이에는, 필드 산화 영역(13) 외에, 제 3 전도층(16c)이 있으므로, 그 만큼 거리(L)를 길게 할 수 있다. 도 1 및 도 16의 D로 도시한 영역에서도 동일한 사실을 말할 수 있다. 따라서, 필드 산화 영역(13) 아래의 C, D로 도시한 영역에서 펀치스루를 막을 수 있다.
(효과 2)
도 17은 도 1에 도시한 활성 영역(12d)의 단부(39)를 도시하고 있다. 단부(39)에서는, 도 8에 도시한 드레인 접속배선(30a)이 전기적으로 접속되거나, 도 1에 도시한 제 3 전도층(16c)이 전기적으로 접속되기도 한다.
활성 영역(12d)은 설계상, 실선(41)으로 둘러싸인 영역이 된다. 그러나, 버즈빅(bird's beak)(46) 때문에, 활성 영역(12d)은 실제적으로 점선(43)으로 둘러싸인 영역이 된다.
제 1 실시 형태에서는 단부(39)의 폭(W5)은 그 밖의 부분의 폭(W6)보다 크게되어 있다. 이와 같이 하면, 단부(39)의 면적을 크게 할 수 있고, 버즈빅(46)가 형성되더라도, 단부(39)의 면적을 드레인 접속 배선(30a)이나 제 3 전도층(16c)과 양호하게 접촉할 수 있는 면적으로 할 수 있다.
[제 2 실시 형태]
{구조의 설명}
도 18은 본 발명의 제 2 실시 형태에 관계된 SRAM의 메모리 셀 어레이의 소자 형성층의 일부를 도시한 평면도이다. 도 19는 도 18에 도시한 SRAM의 메모리 셀 어레이를 G-G 선에 따라 절단한 단면도이다. 제 1 실시 형태와의 차이는 제 2 전도층(16b)의 폭이다. 즉, 제 2 실시 형태에 있어서, 필드 산화 영역(13) 상에 위치한 제 2 전도층(16b)의 폭(W1)은 제 1 전도층(16a)의 폭(W2)보다 좁다. 그 이외의 구조는 제 1 실시 형태의 구조와 동일하므로, 동일 부호를 부여함으로써 설명을 생략한다.
{효과의 설명}
(효과 1)
도 18을 참조하면, 제 2 실시 형태에서, 필드 산화 영역(13) 상에 위치하는 제 2 전도층(16b)의 폭(W1)은 제 1 전도층(16a)의 폭(W2)보다 좁다. 따라서, 그 만큼 필드 산화 영역(13) 상에 위치하는 제 2 전도층(16b)의 폭(W1)을 좁힐 수 있다. 따라서, 메모리 셀의 β비에 불균형이 생기지 않도록, 제 1 전도층, 제 2 전도층 및 제 3 전도층을 형성할 때의 마스크 맞춤과 어긋남을 고려하면서도, 필드 산화영역(13)의 폭(W3)을 좁힐 수 있다. 이상으로부터, 제 2 실시 형태에 의하면, 메모리 셀의 β비에 불균형이 생기지 않도록 하면서 메모리 셀의 미세화를 꾀할 수 있다.
(효과 2)
도 19를 참조하면, 제 2 실시 형태는, 필드 산화 영역(13) 상에 위치하는 제 2 전도층(16b)과 활성 영역(12a)의 거리(L1)가 제 1, 제 2 및 제 3 전도층의 패턴 형성시의 얼라인먼트 에러의 값(Ae)과 측벽 절연막(48a)의 폭(W4)과의 합보다 길게 되어 있다. 예컨대, L1은 0.25μm이고, Ae는 0.1μm이며, W4는 0.1μm이다.
이와 같이 하면, 제 2 전도층(16b)이나 측벽 절연막(48a)이 활성 영역(12a)상에 위치하는 것을 확실하게 방지할 수 있다. 제 2 전도층(16b)이나 측벽 절연막(48a)이 활성 영역(12a) 상에 위치하면, 도 18에 도시한 드라이버 트랜지스터(Q4)의 게이트 폭은 설계치보다 작아진다. 이로 인해, 메모리 셀의 β비에 불균형이 생겨, SRAM의 특성이 열화되는 것이다.
또한, 제 2 실시 형태는 제 2 전도층(16b)의 폭 이외의 구조가 제 1 실시 형태의 구조와 동일하기 때문에 위에서 설명한 제 1 실시 형태와 동일한 효과를 발생한다.
{제 3 실시 형태}
도 20은 본 발명의 제 3 실시 형태에 관계된 SRAM의 메모리 셀 어레이의 소자 형성층의 일부를 도시한 평면도이다. 제 2 실시 형태와의 차이는 제 2전도층(16b)의 위치이다. 즉, 제 3 실시 형태는 제 2 전도층(16b)과 활성 영역(12d)의 거리(L5)가 제 2 전도층(16b)과 활성 영역(12a)의 거리(L6)보다 짧게 되어 있다. 그 이외의 구조는 제 2 실시 형태의 구조와 동일하기 때문에, 동일한 부호를 붙이고 설명을 생략한다.
제 2 전도층(16b)이나 측벽 절연막이 활성 영역(12d) 상에 위치하고, 부하 트랜지스터(Q6)의 게이트 폭이 작아지라도, 메모리 셀의 β비에 영향을 미치지 않는다. 이 때문에, 제 2 전도층(16b)과 활성 영역(12d)의 거리(L5)는 제 2 전도층(16b)과 활성 영역(12a)의 거리(L6)보다 짧아질 수 있다. 따라서, 필드 산화 영역(13)의 폭(W7)을 좁힐 수 있고 메모리 셀의 미세화를 꾀할 수 있다. 또한, 제 3 실시 형태는 제 2 전도층(16b)의 위치 이외의 구조가 제 2 실시 형태의 구조와 동일하기 때문에, 위에서 설명한 제 2 실시 형태와 마찬가지의 효과를 발생한다.
Claims (12)
- 주표면을 가진 반도체 기판과,상기 주표면에 형성된 제 1 및 제 2 부하 트랜지스터, 및 제 1 및 제 2 드라이버 트랜지스터를 구비한 반도체 메모리 장치로서,(a) 상기 주표면에 형성되어, 상기 제 1 부하 트랜지스터의 활성 영역이 되는 제 1 부하 트랜지스터 활성 영역과,상기 주표면에 형성되어, 상기 제 2 부하 트랜지스터의 활성 영역이 되는 제 2 부하 트랜지스터 활성 영역과,상기 주표면에 형성되어, 상기 제 1 드라이버 트랜지스터의 활성 영역이 되는 제 1 드라이버 트랜지스터 활성 영역과,상기 주표면에 형성되어, 상기 제 2 드라이버 트랜지스터의 활성 영역이 되는 제 2 드라이버 트랜지스터 활성 영역과,상기 주표면에 형성되어, 상기 제 1 부하 트랜지스터 활성 영역과 상기 제 1 드라이버 트랜지스터 활성 영역을 분리하는 제 1 소자 분리 영역과,상기 제 1 부하 트랜지스터 활성 영역 상에서부터 상기 제 1 드라이버 트랜지스터 활성 영역 상까지 뻗어 있고, 또한 상기 제 1 부하 트랜지스터 및 상기 제 1 드라이버 트랜지스터의 게이트 전극이 되는 제 1 전도층과,상기 제 1 소자 분리 영역 상에서 상기 제 1 전도층으로부터 분기하여, 상기 제 2 드라이버 트랜지스터 활성 영역과 전기적으로 접속된 제 2 전도층과,상기 제 1 부하 트랜지스터 활성 영역과 전기적으로 접속되어, 상기 제 2 부하 트랜지스터 활성 영역을 통과하고, 또한 상기 제 2 드라이버 트랜지스터 활성 영역 상까지 뻗어 있으며, 상기 제 2 부하 트랜지스터 및 상기 제 2 드라이버 트랜지스터의 게이트 전극이 되는 제 3 전도층을 각각 포함한 제 1 및 제 2 메모리 셀과,(b) 상기 주표면에 형성되어, 상기 제 1 메모리 셀의 상기 제 1 및 제 2 부하 트랜지스터 활성 영역과 상기 제 2 메모리 셀의 상기 제 1 및 제 2 부하 트랜지스터 활성 영역을 분리하는 제 2 소자 분리 영역을 구비하고,상기 제 2 메모리 셀의 상기 제 1, 제 2 및 제 3 전도층의 패턴은, 상기 제 1 메모리 셀의 상기 제 1, 제 2 및 제 3 전도층의 패턴을 상기 주표면에 수직인 축을 중심으로 하여, 180도 회전시킨 패턴인 반도체 메모리 장치.
- 제 1 항에 있어서,상기 제 1 메모리 셀의 상기 제 2 부하 트랜지스터 활성 영역은, 상기 제 2 소자 분리 영역을 통해 상기 제 2 메모리 셀의 상기 제 1 부하 트랜지스터 활성 영역과 대향하는 제 1 대향 영역을 가지고,상기 제 1 메모리 셀의 상기 제 3 전도층의 패턴은 상기 제 1 대향 영역 상을 횡단하며,상기 제 2 메모리 셀의 상기 제 2 부하 트랜지스터 활성 영역은 상기 제 2 소자 분리 영역을 통해 상기 제 1 메모리 셀의 상기 제 1 부하 트랜지스터 활성 영역과 대향하는 제 2 대향 영역을 가지고,상기 제 2 메모리 셀의 상기 제 3 전도층의 패턴은 상기 제 2 대향 영역을 횡단하는 반도체 메모리 장치.
- 제 2 항에 있어서,상기 제 1 메모리 셀의 상기 제 3 전도층의 측면에는 제 1 측벽 절연층이 형성되어 있고,상기 제 1 측벽 절연층은 상기 제 1 대향 영역 상에 위치하고 있으며,상기 제 2 메모리 셀의 상기 제 3 전도층의 측면에는 제 2 측벽 절연층이 형성되어 있고,상기 제 2 측벽 절연층은 상기 제 2 대향 영역 상에 위치하고 있는 반도체 메모리 장치.
- 제 2 항 또는 제 3 항에 있어서,상기 제 1 대향 영역에서, 상기 제 1 메모리 셀의 상기 제 3 전도층의 일부는 상기 제 2 소자 분리 영역 상에 올려져 있고,상기 제 2 대향 영역에서, 상기 제 2 메모리 셀의 상기 제 3 전도층의 일부는 상기 제 2 소자 분리 영역 상에 올려져 있는 반도체 메모리 장치.
- 제 1 항 또는 제 2 항에 있어서,상기 제 1 및 제 2 전도층으로 된 패턴은 h 형상을 하고, 상기 제 3 전도층의 패턴은 7 형상을 하고 있는 반도체 메모리 장치.
- 제 1 및 제 2 부하 트랜지스터, 및 제 1 및 제 2 드라이버 트랜지스터를 포함한 메모리 셀을 복수개 가진 메모리 셀 어레이를 구비한 반도체 메모리 장치로서,(a) 상기 메모리 셀은,주표면을 가진 반도체 기판과,상기 주표면에 형성되어, 상기 제 1 부하 트랜지스터의 활성 영역이 되는 제 1 부하 트랜지스터 활성 영역과,상기 주표면에 형성되어, 상기 제 2 부하 트랜지스터의 활성 영역이 되는 제 2 부하 트랜지스터 활성 영역과,상기 주표면에 형성되어, 상기 제 1 드라이버 트랜지스터의 활성 영역이 되는 제 1 드라이버 트랜지스터 활성 영역과,상기 주표면에 형성되어, 상기 제 2 드라이버 트랜지스터의 활성 영역이 되는 제 2 드라이버 트랜지스터 활성 영역과,상기 주표면에 형성되어, 상기 제 1 부하 트랜지스터 활성 영역과 상기 제 1 드라이버 트랜지스터 활성 영역을 분리하는 제 1 소자 분리 영역과,상기 제 1 부하 트랜지스터 활성 영역 상에서부터 상기 제 1 드라이버 트랜지스터 활성 영역 상까지 뻗어 있고, 또한 상기 제 1 부하 트랜지스터 및 상기 제1 드라이버 트랜지스터의 게이트 전극이 되는 제 1 전도층과,상기 제 1 소자 분리 영역 상에서 상기 제 1 전도층으로부터 분기하여, 상기 제 2 드라이버 트랜지스터 활성 영역과 전기적으로 접속된 제 2 전도층과,상기 제 1 부하 트랜지스터 활성 영역과 전기적으로 접속되어, 상기 제 2 부하 트랜지스터 활성 영역 상을 통과하고, 또한 상기 제 2 드라이버 트랜지스터 활성 영역 상까지 뻗어 있으며, 상기 제 2 부하 트랜지스터 및 상기 제 2 드라이버 트랜지스터의 게이트 전극이 되는 제 3 전도층을 포함하며,(b) 상기 메모리 셀 어레이는,상기 메모리 셀을 포함한 제 1 및 제 2 행과,상기 제 1 행과 상기 제 2 행을 분리하는 제 2 소자 분리 영역을 포함하고,상기 제 2 행의 상기 메모리 셀의 상기 제 1, 제 2 및 제 3 전도층의 패턴은, 상기 제 1 행의 상기 메모리 셀의 상기 제 1, 제 2 및 제 3 전도층의 패턴을 상기 주표면에 수직인 축을 중심으로 하여, 180도 회전시킨 패턴인 반도체 메모리 장치.
- 제 6 항에 있어서,상기 제 1 행의 상기 메모리 셀의 상기 제 2 부하 트랜지스터 활성 영역은, 상기 제 2 소자 분리 영역을 통해 상기 제 2 행의 상기 메모리 셀의 상기 제 1 부하 트랜지스터 활성 영역과 대향하는 제 1 대향 영역을 가지고,상기 제 1 행의 상기 메모리 셀의 상기 제 3 전도층의 패턴은 상기 제 1 대향 영역 상을 횡단하며,상기 제 2 행의 상기 메모리 셀의 상기 제 2 부하 트랜지스터 활성 영역은, 상기 제 2 소자 분리 영역을 통해 상기 제 1 행의 상기 메모리 셀의 상기 제 1 부하 트랜지스터 활성 영역과 대향하는 제 2 대향 영역을 가지고,상기 제 2 행의 상기 메모리 셀의 상기 제 3 전도층의 패턴은 상기 제 2 대향 영역 상을 횡단하는 반도체 메모리 장치.
- 제 7 항에 있어서,상기 제 1 행의 상기 메모리 셀의 상기 제 3 전도층의 측면에는 제 1 측벽 절연층이 형성되어 있고,상기 제 1 측벽 절연층은 상기 제 1 대향 영역 상에 위치하고 있으며,상기 제 2 행의 상기 메모리 셀의 상기 제 3 전도층의 측면에는 제 2 측벽 절연층이 형성되어 있고,상기 제 2 측벽 절연층은 상기 제 2 대향 영역 상에 위치하고 있는 반도체 메모리 장치.
- 제 7 항 또는 제 8 항에 있어서,상기 제 1 대향 영역에서, 상기 제 1 행의 상기 메모리 셀의 상기 제 3 전도층의 일부는 상기 제 2 소자 분리 영역 상에 올려져 있고,상기 제 2 대향 영역에서, 상기 제 2 행의 상기 메모리 셀의 상기 제 3 전도층의 일부는 상기 제 2 소자 분리 영역 상에 올려져 있는 반도체 메모리 장치.
- 제 6 항 또는 제 7 항에 있어서,상기 제 1 및 제 2 전도층으로 된 패턴은 h 형상을 하고, 상기 제 3 전도층의 패턴은 7 형상을 하고 있는 반도체 메모리 장치.
- 제 1 부하 트랜지스터, 제 2 부하 트랜지스터, 제 1 드라이버 트랜지스터, 및 제 2 드라이버 트랜지스터를 각각 포함하는 제 1 및 제 2 메모리 셀을 가진 반도체 메모리 장치의 제조 방법으로서,반도체 기판의 주표면에, 제 1 소자 분리 영역, 제 2 소자 분리 영역, 제 1 부하 트랜지스터 활성 영역, 제 2 부하 트랜지스터 활성 영역, 제 1 드라이버 트랜지스터 활성 영역 및 제 2 드라이버 트랜지스터 활성 영역을 형성하는 공정을 포함하고,상기 제 1 드라이버 트랜지스터 및 상기 제 2 드라이버 트랜지스터와 상기 제 1 부하 트랜지스터 및 상기 제 2 부하 트랜지스터와의 사이에는 상기 제 1 소자 분리 영역이 위치하고 있으며,상기 제 1 메모리 셀의 상기 제 1 부하 트랜지스터 및 상기 제 2 부하 트랜지스터와 상기 제 2 메모리 셀의 상기 제 1 부하 트랜지스터 및 상기 제 2 부하 트랜지스터와의 사이에는 상기 제 2 소자 분리 영역이 위치하고 있고,반도체 메모리 장치의 제조 방법은, 또한,상기 주표면을 덮는 전도층을 형성하는 공정과,상기 전도층을 패터닝하고, 상기 제 1 및 상기 제 2 메모리 셀의 제 1, 제 2 및 제 3 전도층을 형성하는 공정을 포함하고,상기 제 1 전도층은 상기 제 1 부하 트랜지스터 활성 영역 상에서부터 상기 제 1 드라이버 트랜지스터 활성 영역 상까지 뻗어 있고,상기 제 1 전도층은 상기 제 1 부하 트랜지스터 및 상기 제 1 드라이버 트랜지스터의 게이트 전극이 되며,상기 제 2 전도층은 상기 제 1 소자 분리 영역 상에서 상기 제 1 전도층으로부터 분기한 것이고, 또한 상기 제 2 드라이버 트랜지스터 활성 영역 상까지 뻗어 있으며,상기 제 3 전도층은 상기 제 2 부하 트랜지스터 활성 영역 상에서부터 상기 제 2 드라이버 트랜지스터 활성 영역 상까지 뻗어 있고,상기 제 3 전도층은 상기 제 2 부하 트랜지스터 및 상기 제 2 드라이버 트랜지스터의 게이트 전극이 되며,상기 제 2 메모리 셀의 상기 제 1, 제 2 및 제 3 전도층의 패턴은, 상기 제 1 메모리 셀의 상기 제 1, 제 2 및 제 3 전도층의 패턴을 상기 주표면에 수직인 축을 중심으로 하여, 180도 회전시킨 패턴이고,반도체 메모리 장치의 제조 방법은, 또한,상기 제 2 전도층을 상기 제 2 드라이버 트랜지스터 활성 영역과 전기적으로 접속하는 공정과,상기 제 3 전도층을 상기 제 1 부하 트랜지스터 활성 영역과 전기적으로 접속하는 공정을 포함한 반도체 메모리 장치의 제조 방법.
- 제 11 항에 있어서,상기 제 1 및 제 2 전도층으로 된 패턴은 h 형상을 하고, 상기 제 3 전도층의 패턴은 7 형상을 하고 있는 반도체 메모리 장치의 제조 방법.
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