KR100187741B1 - 반도체 메모리 장치 및 이에 이용하는 콘택트 구조 - Google Patents

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KR100187741B1
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다다시 호리이
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다카노 야스아키
산요 덴키 가부시키가이샤
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Abstract

본 발명은 메모리셀의 워드선 방향의 폭을 축소하는 것을 목적으로 하는 것이다. 전원 라인으로 되는 제1 알루미늄 배선(44)와 접지 라인으로 되는 제4 알루미늄 배선(51)을 워드선 방향으로 배치한다. 이들 제1 및 제4 알루미늄 배선(44, 51)사이에 부하 트랜지스터 P1, P2와 구동 트랜지스터 N1, N2를 배치한다. 부하 트랜지스터 P1, P2는 전원 라인과 직교하는 방향으로 배치되고, 구동 트랜지스터 N1, N2는 접지 라인에 약 45 기울어진 방향으로 배치된다. 비트선 BL1, BL2가 되는 제5 및 제6 알루미늄 배선(54, 55)가 전 원 라인 및 접지 라인과 직교하는 방향으로 배치된다. 선택 트랜지스터 S1, S2는 접지 라인의 외측에 접지 라인과 직교하는 방향으로 배치된다.

Description

반도체 메모리 장치 및 이에 이용하는 콘택트 구조
제1도는 SRAM의 메모리셀의 구성을 도시한 회로도.
제2도는 종래의 반도체 메모리 장치의 구조를 도시한 평면도.
제3도는 본 발명의 반도체 메모리 장치의 구조를 도시한 평면도.
제4도는 2개의 메모리셀을 워드선 방향으로 나란히 배치한 경우의 평면도.
제5도는 본 발명의 반도체 메모리 장치의 구조를 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
20 : 반도체 기판 21 : p-Well 영역
22, 23, 24 : P형 확산층 25, 26, 29, 32, 36 : 게이트 전극
27, 28, 30, 31, 33, 34, 35 : N형 확산층
38, 40, 43 : 개구부(매입 콘택트)
44, 45, 48, 51, 54, 55 : 알루미늄 배선
46, 47, 49, 50, 52, 53, 56, 57 : 콘탤트 홀
P1, P2 : 부하 트랜지스터 N1, N2 : 구동 트랜지스터
S1, S2 : 선택 트랜지스터 I1, I2 : 인버터
WL : 워드선 BL1, BL2 : 비트선
본 발명은 스태틱형의 반도체 메모리 장치에 관한 것으로, 특히 메모리셀의 사이즈를 축소하기 위한 패턴 배치에 관한 것이다.
반도체 메모리의 하나인 스태틱 RAM(SRAM)은 플립플롭의 논리 상태를 「1」또는 「0」에 대응시켜 데이터를 기억한다. 플리플롭을 구성하는 인버터의 방식에 따라 E/D 방식, 고저항 부하 방식 및 CMOS 방식으로 분류되지만, 현재는 소비 전력이 적은 CMOS 방식이 주류를 이루고 있다. CMOS 방식의 SRAM인 경우 N채널형의 MOS 트랜지스터를 형성하는 영역과 P채널형의 MOS 트랜지스터를 형성하는 영역를 분리할 필요가 있고 메모리셀 사이즈가 커진다는 문제를 갖고 있다.
제1도는 CMOS 방식의 SRAM의 메모리셀의 회로도이다.
P채널형의 MOS 트랜지스터 P1, P2와 N채널형의 MOS 트랜지스터 N1, N2가 전원 접지간에 각각 직렬로 접속되어 한쌍의 CMOS 인버터 I1, I2가 형성된다. 이들 인버터 I1, I2는 서로 출력과 입력이 크로스 커플링되고, 각각의 출력이 선택 트랜지스터 S1, S2에 접속된다. 각 선택 트랜지스터 S1, S2는 각 인버터 I1, I2와 한 쌍의 비트선 BL1, BL2 사이에 접속되고, 각 게이트가 공통의 워드선 WL에 접속된다. 이들 6개의 MOS 트랜지스터에 의해 하나의 메모리셀이 구성되고, 1비트의 데이터를 한쌍의 인버터 I1, I2의 2종류의 논리 상태와 대응시킴으로써 기억할 수 있게 된다.
제2도는 반도체 기판 상에 형성한 SRAM의 메모리셀의 구조를 도시한 평면도이다.
반도체 기판은 N형의 도전형을 이루고 표면 영역의 일부에 P형의 불순물이 확산되어 P-Well 영역이 형성되어 있다. 제1 및 제2의 P형 확산층(1, 2)는 서로 일정한 거리를 두고 반도체 기판의 N형 영역에 형성된다. 제1 게이트 전극(3)은 제1 및 제2의 P형 확산층(1, 2)의 사이에 게이트 절연막을 통학여 배치되고, 제1의 P형 확산층(1)을 소스로 하며, 제2의 P형 확산층(2)를 드레인으로 하는 P채널형의 부하 트랜지스터 P1, P2를 형성한다. 제1 및 제2의 N형 확산층(4, 5)는 서로 일정한 거리를 두고 반도체 기판의 P-Well 영역 내에 제1 및 제2의 P형 확산층(1, 2)와 평행하게 형성된다. 제2의 게이트 전극(6)은 제1 및 제2의 N형 확산층(4, 5)의 사이에 게이트 절연막을 통하여 배치되고, 제1 N형 확산층(4)를 드레인으로 하며, 제2 N형 확산층(5)를 소스로 하는 N채널형의 구동 트랜지스터 N1, N2를 형성한다. 제3 N형 확산층(7)은 제1 N형 확산층(4)로부터 일정한 거리를 두고 반도체 기판의 P-Well 영역 내에 형성된다. 제3 게이트 전극(8)은 제1 및 제3 N형 확산층(4, 7) 사이에 게이트 절연막을 통하여 배치되고, 제1 N형 확산층(4)를 드레인으로 하며, 제3 N형 확산층(7)을 소스로 하는 N채널형의 선택 트랜지스터 S1, S2를 형성한다. 또한, 제1 및 제2의 P형 확산층(1, 2)와 제1∼제3의 N형 확산층(4∼6)이 형성되는 영역 이외의 반도체 기판의 표면은 소자 분리를 위한 두꺼운 절연막으로 덮여 있다.
부하 트랜지스터 P1, P2, 구동 트랜지스터 N1, N2 및 선택 트랜지스터 S1, S2는 각각이 서로 마주보고 거의 대칭으로 배치된다. 제1 및 제2 게이트 전극(3, 6)은 공통으로 설치되고, 상기 공통 부분이 각각 서로 마주보는 측의 제1 및 제2 게이트 전극(3, 6) 부근까지 연장되어 후술하는 제2 배선(12)가 접속되는 접속부(9)가 형성된다. 또, 제3게이트 전극(8)은 각 선택 트랜지스터 S1, S2에서 공통으로 형성된다. 상기 공통으로 형성되는 제3 게이트 전극(8)이 워드선 WL로 된다.
제1 알루미늄 배선(10)은 전원 라인을 이루고, 제3 게이트 전극(8)과 평행하게 제1 P형 확산층(1) 위를 가로지르도록 배치되어 콘택트 홀(11)을 통하여 제1 P형 확산측(1)에 접속된다. 제2 알루미늄 배선(12)는 제2 P형 확산층(2)와 제1 N형 확산층(4) 사이에 걸쳐서 배치되고, 각 확산층(2, 4) 위에 설치되는 콘택트 홀(13, 14)를 통하여 제2 P형 확산층(2) 및 제1 N형 확산층(4)에 접속된다. 동시에, 콘택트 홀(15)를 통하여 제1 및 제2 게이트 전극(3, 6)에 연속하는 접속부(9)에 접속된다. 제3 알루미늄 배선(16)은 접지 라인을 이루고, 제1 알루미늄 배선(10) 및 제3 게이트 전극(8)과 교차하여 제2 N형 확산층(5) 위에 배치되어 콘택트 홀(17)을 통하여 제2 N형 확산층(5)에 접속된다. 그리고, 제4 알루미늄 배선(18)은 제3 알루미늄 배선(16)과 평행하게 제3 N형 확산층(7) 위에 배치되고, 콘택트 홀(19)를 통하여 제3 N형 확산층(7)에 접속된다. 상기 2개의 제4 알루미늄 배선(18)이 한쌍의 비트선 BL1, BL2로 된다.
이상의 제1 내지 제3 게이트 전극(1, 6, 8)은 1층의 다결정 실리콘에 의해 형성된다. 또, 제1 내지 제4 알루미늄 배선(10, 12, 16, 18)은 제1 및 제3 게이트 전극(1, 6, 8) 위에 2층으로 형성된다.
이상과 같은 SRAM 메모리셀에서는 2개의 부하 트랜지스터 P1, P2 및 2개의 구동 트랜지스터 N1, N2가 각각 워드선 WL이 연재하는 방향으로 종으로 나란히 배치된다. 또, 하나의 메모리셀에 대하여 접지선이 되는 제3 알루미늄 배선(16)과 비트선이 되는 제4 알루미늄 배선(18)이 합계 4개가 배치된다(실질적으로는 인접하는 메모리셀에서 접지선이 공통으로 되기 때문에 3개이다). 이 때문에 메모리셀의 워드선 방향의 폭을 좁게 하기가 곤란해진다. 특히, 하나의 워드선 WL에 복수의 메모리셀이 대응되는 반도체 메모리 장치에서는 메모리 용량을 증대시킬 때에는 메모리셀의 워드선 방향의 폭을 축소하는 것이 과제로 된다. 따라서, 메모리셀의 사이즈를 충분히 축소할 수 없고 메모리 용량을 증대할 때의 장애가 된다.
또, 제1 및 제2 게이트 전극(3, 6) 위에 제2 알루미늄 배선(12)를 적층하고 제4 알루미늄(18)을 적층하는 경우, 각 게이트 전극(3, 6)과 제2 알루미늄 배선(12)의 사이나 각 확산층(2, 4)와 제2 알루미늄 배선(12)와의 사이를 접속하기 위한 콘택트 홀이 많아지고, 메모리셀 사이즈가 커진다는 문제를 갖고 있다. 특히, 제2 알루미늄 배선(12)를 제1 및 제2 게이트 전극(3, 6)에 접속하기 위한 콘택트 홀(15)에 관해서는 반도체 기판에의 리크를 방지하기 위해 두꺼운 산화막 위에 형성해야만 하므로 활성 영역 내에 형성할 수 없고, 메모리셀 사이즈를 크게하는 요인이 되고 있다.
본 발명은 메모리셀의 워드선 방향의 폭을 축소하고 다층 배선의 콘택트 부분의 패턴 면적을 축소하여 메모리셀의 사이즈를 작게 하는 것이다.
제1 특징은 반도체 기판과, 상기 반도체 기판 상에 서로 독립하여 배치되고 각각 다른 전위가 부여되는 제1 및 제2 전력 라인과, 상기 제1 전력 라인에 대하여 병렬로 배치되는 제1 및 제2의 부하 트랜지스터와, 상기 제2 전력 라인에 대하여 병렬로 배치되는 제1 및 제2 구동 트랜지스터와, 상기 반도체 기판 위에 서로 평행하게 배치되는 한쌍의 비트선과, 상기 한쌍의 비트선에 각각 접속되는 제1 및 제2선택 트랜지스터와, 상기 제1 부하 트랜지스터 및 상기 제1 구동 트랜지스터의 게이트를 상기 제2 부하 트랜지스터, 상기 제2 구동 트랜지스터 및 상기 제1 선택 트랜지스터의 드레인에 접속한 제1 접속 수단 및 상기 제2 부하 트랜지스터 및 상기 제2 구동 트랜지스터의 게이트를 상기 제1 부하 트랜지스터, 상기 제1 구동 트랜지스터 및 상기 제2 선택 트랜지스터의 드레인에 접속하는 제2 접속 수단을 구비하고, 상기 제1 및 제2 전력 라인을 상기 제1 및 제2 부하 트랜지스터와상기 제1 및 제2 구동 트랜지스터를 끼워 평행하게 배치하며, 상기 한쌍의 비트선을 상기 제1 및 제2 전력 라인에 교차하여 배치하는데 있다.
이에 따라, 제1 및 제2 전력 라인을 제1 및 제2 부하 트랜지스터와 제1 및 제2 구동 트랜지스터를 끼워 배치하고 하나의 메모리셀에 대하여 워드선과 교차하는 방향에는 2개의 비트선만 배치하면 좋다. 따라서, 메모리셀의 워드선 방향의 폭을 축소할 수 있다.
제2 특징은 상기 제1 및 제2 전력 라인을 상기 제1 및 제2 부하 트랜지스터와 상기 제1 및 제2 구동 트랜지스터를 끼워 평행하게 배치하고, 상기 제1 및 제2 부하 트랜지스터 또는 제1 및 제2 구동 트랜지스터를 상기 제1 및 제1 전력 라인이 연재하는 방향에 대하여 수직으로 교차하는 방향으로 배치하는데 있다.
이에 따라, 제1 및 제2부하 트랜지스터를 제1전력 라인에 직교하는 방향으로 배치하여 제1 전력 라인이 연재하는 방향으로 2개의 부하 트랜지스터가 종으로 나란히 배치되는 경우가 없어진다. 이 때문에, 제1 전력 라인과 평하게 배치되는 워드선 방향의 메모리셀의 폭을 축소할 수 있다.
제3 특징은 상기 제1 및 제2의 전력 라인을 상기 제1 및 제2 부하 트랜지스터와와 상기 제1 및 제2 구동 트랜지스터를 끼워 평행하게 배치하고, 상기 제1 및 제2 부하 트랜지스터 또는 상기 제1 및 제2구동 트랜지스터를 상기 제1 및 제2 전력 라인이 연재하는 방향에 대하여 예각으로 교차하는 방향으로 배치하는데 있다.
이에 따라, 제1 및 제2 구동 트랜지스터를 제2 전력 라인에 대하여 예각으로 교차하는 방향으로 배치하여 제2 전력 라인이 연재하는 방향으로 2개의 구동 트랜지스터가 종으로 나란히 배치되고 않고 동시에, 제2 전력 라인측에 구동 트랜지스터가 불거져나오지 않게 된다. 이 때문에, 제2 전력 라인과 평행하게 배치되는 워드선 방향의 메모리셀의 폭을 축소할 수 있음가 동시에 제1 및 제2 전력 라인의 간격이 넓어지는 것을 억압할 수 있다.
제4 특징은 반도체 기판과, 상기 반도체 기판 상에 서로 독립하여 배치되고 각각 다른 전위가 부여되는 제1 및 제2 전력 라이과, 상기 제1 전력 라인에 대하여 병렬로 배치되는 제1 및 제2 부하 트랜지스터와, 상기 제2 전력 라인에 대하여 병렬로 배치되는 제1 및 제2 구동 트랜지스터와, 상기 반도체 기판 상에 배치되는 한쌍의 비트선에 각각 접속되는 제1 및 제2 선택 트랜지스터와, 상기 제1 부하 트랜지스터 및 상기 제1 구동 트랜지스터의 게이트를 상기 제2 부하 트랜지스터 및 상기 제2 구동 트랜지스터의 드레인과 상기 제1 선택 트랜지스터의 드레인에 접속하는 제1 접속 수단 및 상기 제2 부하 트랜지스터 및 상기 제2 구동 트랜지스터의 게이트를 상기 제1 부하 트랜지스터 및 상기 제1 구동 트랜지스터의 드레인과 상기 제2 선택 트랜지스터의 드레인에 접속하는 제2 접속 수단을 구비하고, 상기 제1 접속 수단은 상기 반도체 기판의 표면 영역에 섬 모양으로 형성되는 기판과 역도전형의 반도체층, 상기 반도체 층과 겹쳐 상기 반도체 기판 상에 절연막을 통하여 배치되고 상기 반도체층 위에 설치되는 제1 콘택트 홀을 통하여 상기 반도체층의 일부에 접속되는 제1 배선 및 상기 제1 배선과겹쳐 상기 반도체 기판 상에 절연막을 통하여 배치되고 상기 제1 콘택트 홀에 겹치는 위치에 설치되는 제2 콘택트 홀을 통하여 상기 제1 배선에 접속되는 제2 배선을 포함하는데 있다.
이에 따라 제1 부하 트랜지스터 및 제1 구동 트랜지스터의 게이트를 제2 부하 트랜지스터 및 제2 구동 트랜지스터의 드레인에 접속하고, 제1 선택 트랜지스터의 드레인에 접속하는 제1 접속 수단에서 매입 콘택트 구조를 채용함으로써 매입 콘택트 부분과 콘택트 홀을 겹쳐 배치하여 콘택트 홀의 수를 감소할 수 있고. 메모리셀 사이즈를 축소할 수 있다.
제5 특징은 일도전형의 반도체 기판과, 상기 반도체 기판의 표면 영역에 섬모양으로 형성되는 역도전형의 반도체층과, 상기 반도체층과 겹쳐 상기 반도체 기판 상에 절연막을 통하여 배치되고 상기 반도체층 위에 설치되는 제1 콘택트 홀을 통하여 상기 반도체층의 일부를 접속되는 제1 배선과, 상기 제1 배선과 겹쳐 상기 반도체 기판 상에 절연막을 통하여 배치되고 상기 제1 배선 상에 설치되는 제2 콘택트 홀을 통하여 상기 제1 배선에 접속되는 제2 배선을 구비한 반도체 장치의 콘택트 구조에 있어서, 상기 제2 콘택트 홀의 적어도 일부를 상기 제1 콘택트 홀과 겹치는 위치에 형성하는데 있다.
이에 따라, 반도체층과 제1 배선의 접촉부분에서 제2 배선을 제1 배선에 접속하도록 하여 제2 배선이 제1 배선을 관통하여 반도체 기판에 리크하는 것을 방지할 수 있다. 따라서, 제2 배선을 소자 분리 영역의 두꺼운 산화막 상에 제1 배선에 접속할 필요가 없어지고 각 배선의 패턴 면적을 축소할 수 있다.
제3도는 본 발명의 반도체 장치의 구조를 도시한 평면도이다. 이 도면에서는 제1도와 동일한 SRAM의 메모리셀을 도시하고 있다.
반도체 기판(20)은 N형의 도전형을 이루고, 표면 영역의일부에 P형 불순물이 확산되어 P-Well 영역(21)이 형성되어 있다. 제1 P형 확산층(22)는 P-Well 영역(21)의 단부와 평행한 방향으로 연재하여 반도체 기판(20)의 N형 영역 내에 형성된다. 제2 및 제3 p형 확산층(23, 24)는 제1 P형 확산층(22)로부터 일정한 거리를 두고 제1 P형 확산층(22)의 P-Well 영역(21)측에 형성된다. 제1 게이트 전극(25)는 제1 및 제2 P형 확산층(22, 23) 사이에 절연막을 통하여 배치되고, 제1 P형 확산층(22)를 소스로 하며, 제2 P형 확산층(23)을 드레인으로 하는 P채널형 부하 트랜지스터 P1을 형성한다. 제2 게이트 전극(26)은 제1 게이트 전극(25)와 마찬가지로 제1 및 제3 P형 확산층(22, 24) 사이에 절연막을 통하여 배치되고 제1 P형 확산층(22)를 소스로 하며, 제3 P형 확산층(24)를 드레인으로 하는 P채널형 부하 트랜지스터 P2를 형성한다. 제1 및 제2 N형 확산층(27, 28)은 서로 일정한 거리를 두고 P-Well 영역(21) 내에 제1 및 제2 P형 확산층(22, 23)의 배치 방향에 대하여 약 45 기울어진 방향으로 배치된다. 제3 게이트 전극(29)는 제1 및 제2 N형 확산층(27, 28) 사이에 절연막을 통하여 배치되고, 제1 N형 확산층(27)을 드레인으로 하며, 제2 N형 확산층(28)을 소스로 하는 N채널형 구동 트랜지스터 N1을 형성한다.
제3 및 제4 N형 확산층(30, 31)은 서로 일정한 거리를 두고 P-Well 영역(21) 내에 제1 및 제2 N형 확산층(27, 28)과 평행하게 배치된다. 제4 게이트 전극(32)는 제3 및 제4 N형 확산층(30, 31) 사이에 절연막을 통하여 배치되고, 제3 N형 확산층(30)을 드레인으로 하고 제4 N형 확산층(31)을 소스로 하는 N채널형의 구동 트랜지스터 N2를 형성한다. 제5 N형 확산층(33)은 제1 N형 확산층(27)로부터 일정한 거리를 두고 P-Well 영역(21) 내에 형성된다. 제6 및 제7 N형 확산층(34, 35)는 서로 일정한 거리를 두고 제1 및 제5형 N형 확산층(27, 33)과 병렬로 P-Well 영역(21)내에 형성된다. 제5 게이트 전극(36)은 제1 및 제5 N형 확산층(27, 33) 사이와 제6 및 제7 N형 확산층(34, 35) 사이에 절연막을 통하여 배치되고, 제1 및 제6 N형 확산층(27, 34)를 드레인으로 하고, 제5 및 제7 N형 확산층(33, 35)를 소스로 하는 N채널형 선택 트랜지스터 S1, S2를 형성한다.
제1 및 제3 게이트 전극(25, 29)는 공통으로 설치되고, 상기 공통 부분이 제3 N형 확산층(30) 상에서 폭넓게 형성되어 제1 접속부(37)을 이루고 있다. 상기 제1 접속부(37)과 제3 N형 확산층(30) 사이의 절연막에는 제1 개구부(38)이 형성되고, 상기 제1 개구부(38)을 통하여 제1 접속부(37)이 제3 N형 확산층(30)에 접속되어 소위매입 콘택트를 형성한다. 이에 따라, 부하 트랜지스터 P1 및 구동 트랜지스터 N1의 게이트가 구동 트랜지스터 N2의 드레인에 접속된다. 또, 제3 게이트 전극(29)의 한단은 제6 N형 확산층(34) 위까지 연장되고, 이 제6 N형 확산층(34) 위에 폭넓게 형성되어 제2 접속부(39)를 이루고 있다. 상기 제2 저속부(39)와 제 6 N형 확산층(34) 사이의 절연막에는 제2 개구부(40)이 형성되고, 상기 제2 개구부(40)을 통하여 제2 접속부(39)가 제6 N형 확산층(34)에 접속되며, 제1 접속부(37)과 마찬가지로 매입 콘택트를 형성한다. 이에 따라, 구동 트랜지스터 N1의 게이트가 선택 트랜지스터 S2의 드레인에 접속된다. 제2 및 제4 게이트 전극(26, 32)는 공통으로 설치되고, 상기 공통 부분이 제2 P형 확산층(23)에 인접하는 부분에서 넓게 형성되어 후술하는 제2배선(45)가 접속되는 제3 접속부(41)을 이루고 있다. 또, 제4 게이트 전극(32)의 한단은 제1 N형 확산층(27) 위까지 연장되고 상기 제1 N형 확산층(27) 위에 폭넓게 형성되어 제4 접속부(42)를 이루고 있다. 상기 제4 접속부(42)와 제1 N형 확산층(27) 사이의 절연막에는 제3 개구부(43)이 형성되고, 상기 제3 개구부(43)을 통하여 제3 접속부(42)가 제1 N형 확산층(27)에 접속되며, 제1 접속부(37)과 마찬가지로 매입 콘택트를 형성한다. 이에 따라, 구동 트랜지스터 N2의 게이트가 구동 트랜지스터 N1 및 선택 트랜지스터 S1의 드레인에 접속된다. 그런데, 제5 게이트 전극(36)은 각 선택 트랜지스터 S1, S2에서 공통으로 형성되어 워드선 WL로 된다.
제1 알루미늄 배선(44)는 전원 라인을 이루고, 제1 N형 확산층(22)와 겹치도록 배치되어 제1 N형 확산층(22)에 접속된다. 제2 알루미늄 배선(45)는 제2 P형 확산층(23)과 제2 및 제3 게이트 전극(26, 32)에 연결되는 제3 접속부(41)과의 사이에 걸치도록 배치되고, 콘택트 홀(46 및 47)을 통하여 제2 P형 확산층(23) 및 제3 접속부(41)에 각각 접속된다. 이에 따라, 부하 트랜지스터 P1의 드레인이 부하 트랜지스터 P2 및 구동 트랜지스터 N2의 게이트에 접속된다. 제3 알루미늄 배선(48)은 제3 P형 확산층(24)와 제1 및 제3 게이트 전극(25, 29)에 연결되는 제1 접속부(37)과의 사이에 걸치도록 배치되고, 콘택트 홀(49, 50)을 통하여 제3 P형 확산층(24) 및 제1 접속부(37)에 각각 접속된다. 이에 따라, 부하 트랜지스터 P2의 드레인 부하 트랜지스터 P1 및 구동 트랜지스터 N1의 게이트에 접속된다. 제4 알루미늄 배선(51)은 접지 라인을 이루고 제5 게이트 전극(36)고 병렬로 제2 및 제4 N형 확산층(28, 31) 위를 가로지르도록 배치되어 콘택트 홀(52, 53)을 통하여 제2 및 제4 N형 확산층(28, 31)에 각각 접속된다. 그리고, 제5 및 제6 알루미늄 배선(54, 55)는 제1 및 제4 배선(44, 51)과 교차하여 제5 및 제7 N형 확산층(33, 35)위에 배치되어, 콘택트 홀(56, 57)을 통하여 제5 및 제7 N형 확산층(33, 35)에 각각 접속된다. 상기 제5 및 제6 배선(54, 55)가 한쌍의 비트선 BL1, BL2로 된다.
이상의 제1 내지 제5의 게이트 전극(25, 26, 29, 32, 36)은 1층의 다결정 실리콘으로 형성된다. 또, 제1 내지 제6 알루미늄 배선(44, 45, 48, 51, 54, 55)는 제1 및 제5 게이트 전극(25, 26, 29, 32, 36) 위에 2층으로 형성된다.
이와 같이 전원 라인 및 접지 라인으로 되는 제1 및 제4 알루미늄 배선(44, 51)을 워드선 WL이 되는 제5 게이트 전극(36)과 평행하게 배치하여 워드선 WL과 직교하는 방향으로는 비트선 BL1, BL2가 되는 제5 및 제6 알루미늄 배선(54, 55)만 배치된다. 이 때문에, 워드선 WL과 교차하는 방향으로 배치되는 배선이 하나의 메모리셀당 2개가 되고, 메모리셀의 워드선 방향을 폭을 축소할 수 있다. 또한, 부하 트랜지스터 P1, P2를 전원 라인이 연재하는 방향에 대하여 직교하는 방향으로 배치하여 메모리셀의 워드선 방향으로 2개의 부하 트랜지스터 P1, P2가 종으로 나란히 배치되지 않게 된다. 또, 구동 트랜지스터 N1, N2를 접지 라인이 연재하는 방향에 대하여 45 기울어져 배치하여 메모리셀의 워드선 방향으로 2개의 구동 트랜지스터 N1, N2가 종으로 나란히 배치되지 않게 되고 동시에, 메모리셀이 비트선 방향으로 넓어지는 것을 억압하고 있다. 따라서, 메모리셀의비트선 방향의 폭을 크게 넓히지 않고, 워드선 방향의 폭을 대폭적으로 축소할 수 있으며, 메모리셀의 면적을 작게 할 수 있다. 상기 제1도의 경우에느 예를 들면 메모리셀의 비트선 방향의 폭 넓이를 10% 정도로 억제하면서 워드선 방향의 폭을 60% 정도 축소할 수 있고 메모리셀의 면적을 70% 이하로 할 수 있다.
제4도는 제3도의 메모리셀을 워드선 방향으로 2개 나란히 배치한 경우의 구조를 도시하는 평면도이다. 또한, 비트선이 되는 제5 및 제6 알루미늄 배선(54, 55)는 도면을 간략화하기 위해 생략한다.
복수의 메모리셀이 워드선 방향으로 나란히 배치되는 경우에는 제1 P형 확산층(22) 및 제1 알루미늄 배선(44)가 워드선 방향으로 공통으로 형성되고, 각 메모리셀에 공통하는 전원 라인으로 된다. 마찬가지로 제4 알루미늄 배선(51)이 워드선 방향으로 공통으로 형성되고, 각 메모리셀에 공통하는 접지 라인으로 된다. 여기서, 인접하는 메모리셀 사이에는 제2 N형 확산층(28)과 제4 N형 확산층(31)이 각각 공통으로 형성되고, 상기 제2 및 제4 N형 확산층(28, 31)에 형성되는 콘택트 홀(52, 53)도 공통으로 형성된다. 즉, 한쪽 메모리셀의 구동 트랜지스터 N2의 소스와 다른쪽 메모리셀의 구동 트랜지스터 N1의 소스가 동일한 N형 확산층에 의해 형성되고, 상기 N형 확산층 위에 형성되는 하나의 콘택트 홀을 통하여 접지 라인이 접속하게 된다.
이와 같이, 인접하는 메모리셀의 구동 트랜지스터 N1, N2의 소스를 공통의 N형 확산층에서 형성하도록 하여 배치하면 크랭크상으로 절곡된 메모리셀을 비트선 방향으로 복수개 간극 없이 배치할 수 있다.
또, 복수의 메모리셀을 비트선 방향으로 나란히 배치하는 경우에는 인접하는 메모리셀 사이에서 제1 P형 확산층(22) 및 제1 알루미늄 배선(44)를 공통으로 형성하고, 상기 제1 P형 확산층(22) 및 제1 알루미늄 배선(44)를 경계로 대칭이 되도록 배치한다. 또는 제5 및 제7 N형 확산층(33, 35)를 인접하는 메모리셀 사이에서 공통으로 형성하고 상기 제5 및 제7 N형 확산층(33, 35)를 경계로 대칭이 되도록 배치한다. 이에 따라 비트선 방향으로도 복수의 메모리셀을 간극없이 배치할 수 있다.
본 발명에 따르면, 메모리셀의 면적을 작게 할 수 있고, 동일 면적의 반도체기판 위에 많은 메모리셀을 배치할 수 있게 된다. 특히, 메모리셀의 고집적화시에 문제가 되는 메모리 셀의 워드선 방향의 폭을 대폭적으로 축소할 수 있기 때문에 메모리 용량의 증대에 유효하다.
제5도는 제3도의 X-X선의 단면을 도시한 단면도이다.
N형의 실리콘으로 이루어진 반도체 기판(20)의 표면 영역에 P형 불순물이 확산되어 P-Well 영역(21)이 형성된다. 상기 P-Well 영역(21)내에 N형 불순물이 확산되어 N형 확산층(30, 31)이 형성된다. 이들 N형 확산층(30, 31) 사이에는 이산화 실리콘으로 이루어진 절연막(61)을 통하여 다결정 실리콘으로 이루어진 게이트 전극(32)가 형성된다. N형 확산층(30, 31) 및 게이트 전극(32)가 형성되는 활성 영역 이외의 반도체 기판(20)의 표면의 소자 분리를 하기 위해 선택 산화에 의한 두꺼운 절연막(62)가 형성된다. 또, N형 확산층(30) 위의절연막(61)의 일부에는 개구부(38)이 형성되고, 상기 개구부(38)로부터 두꺼운 산화막(61) 위에 걸쳐 다결정 실리콘으로 이루어진 게이트 전극(25)가 형성된다. 상기 게이트 전극(25)와 N형 확산층(30)의 접속 부분은 N형 불순물이 높은 농도로 확산되고, 매입 콘택트를 형성한다. 그리고, 이들 게이트 전극(25, 32)를 덮어 이산화 실리콘으로 이루어진 2층째의 절연막(63)이 형성된다. 상기 절연막(63)의 개구부(38)이 겹치는 부분에는 콘택트 홀(50)이 형성되고, 상기 콘택트 홀(50)을 통하여 게이트 전극(25)에 접속되는 알루미늄 배선(48)이 형성된다. 동시에 N형 확산층(31) 위에는 별도의 알루미늄 배선(51)도 형성된다. 또한, 이들 알루미늄 배선(48, 51)을 덮어 이산화 실리콘으로 이루어진 3층째의 절연막(64)가 형성되고 이 절연막(64) 위에 2층째의 알루미늄 배선(54)가 형성된다.
이와 같이, 게이트 전극(25)와 알루미늄 배선(48)의 접속을 N형 확산층(30)에 게이트 전극(25)를 접속하는 매입 콘택트 부분에 겹여 배치하면 두꺼운 절연막(62)위가 아니라도 알루미늄 배선(48)을 게이트 전극(25)에 접속할 수 있다. 따라서, 상기 저속 부분의 패턴 면적을 축소할 수 있다.
본 실시예에서는 본 발명의 콘택트 구조를 SRAM 메모리셀에 채용한 경우를 예시했으나 다결정 실리콘과 알루미늄의 다층 배선 구조에서 매입 콘택트를 갖는 반도체 메모리 장치 등, 기타 반도체 장치에의 채용도 가능하다.
본 발명에 따르면 배선의 접촉 부분으 패턴 면적을 축소할 수 있고, 다층 배선을 갖는 반도체 장치의 미세화에 유리하다. 또, 상기 콘택트 구조를 채용한 반도체 메모리에서는 콘택트 부분의 패턴 면적을 축소하여 메모리셀 사이즈를 작게 할 수 있고 메모리 용량의 증대가 가능해진다.

Claims (6)

  1. 반도체 기판, 상기 반도체 기판 상에 서로 독립하여 배치되고 각각 다른 전위가 부여되는 제1 및 제2 전력 라인, 상기 제1 전력 라인에 대하여 병렬로 배치되는 제1 및 제2 부하 트랜지스터, 상기 제2 전원라인에 대하여 병렬로 배치되는 제1 및 제2 구동 트랜지스터, 상기 반도체 기판 상에 서로 평행하게 배치되는 한쌍의 비트선, 상기 한쌍의 비트선에 각각 접속되는 제1 및 제2 선택 트랜지스터, 상기 제1 부하 트랜지스터 및 상기 제1 구동 트랜지스터의 게이트를 상기 제2 부하 트랜지스터, 상기 제2 구동 트랜지스터 및 상기 제1 선택 트랜지스터의 드레인에 접속하는 제1 접속 수단 및 상기 제2 부하 트랜지스터 및 상기 제2 구동 트랜지스터의 게이트를 상기 제1 부하 트랜지스터, 상기 제1 구동 트랜지스터 및 상기 제2 선택 트랜지스터의 드레인에 접속하는 제2 접속 수단을 구비하고, 상기 제1 및 제2 전력 라인을 상기 제1 및 제2 부하 트랜지스터와 상기 제1 및 제2 구동 트랜지스터를 끼워 평행하게 배치하며, 상기 한쌍의비트선을 상기 제1 및 제2 전력 라인에 교차하여 배치하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 반도체 기판, 상기 반도체 기판 상에 서로 독립하여 배치되고 각각 다른 전위가 부여되는 제1 및 제2 전력 라인, 상기 제1 전력 라인에 대하여 병렬로 배치되는 제1 및 제2 부하 트랜지스터, 상기 제2 전력 라인에 대하여 병렬로 배치되는 제1 및 제2 구동 트랜지스터, 상기 반도체 기판 상에 서로 평행하게 배치되는 한쌍의 비트선, 상기 한쌍의 비트선에 각각 접속되는 제1 및 제2선택 트랜지스터, 상기 제1 부하 트랜지스터 및 상기 제1 구동 트랜지스터의 게이트를 상기 제2 부하 트랜지스터, 상기 제2 구동 트랜지스터 및 상기 제1 선택 트랜지스터의 드레인에 접속하는 제1 접속 수단 및 상기 제2 부하 트랜지스터 및 상기 제2 구동 트랜지스터의 게이트를 상기 제1 부하 트랜지스터, 상기 제1 구동 트랜지스터 및 상기 제2 선택 트랜지스터의 드레인에 접속하는 제2 접속 수단을 구비하고, 상기 제1 및 제2 전력 라인을 상기 제1 및 제2 부하 트랜지스터와 상기 제1 및 제2 구동 트랜지스터를 끼워 평행하게 배치하며, 상기 제1 및 제2부하 트랜지스터 또는 상기 제1 및 제2구동 트랜지스터를 상기 제1 및 제2 전력 라인이 연재하는 방향에 대하여 수질으로 교차하는 방향으로 배치하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 반도체 기판, 상기 반도체 기판 상에서로 독립하여 배치되고 각각 다른 전위가 부여되는 제1 및 제2 전력 라인, 상기 제1 전력 라인에 대하여 병렬로 배치되는 베1 및 제2 부하 트랜지스터, 상기 제2 전력 라인에 대하여 병렬로 배치되는 베1 및 제2 구동 트랜지스터, 상기 반도체 기판 상에 서로 평행하게 배치되는 한쌍의 비트선, 상기 제1 부하 트랜지스터 및 상기 제1 구동 트랜지스터의 게이트를 상기 제2 부하 트랜지스터, 상기 제2 구동 트랜지스터 및 상기 제1 선택 트랜지스터의 드레인에 접속하는 제1 접속 수단 및 상기 제2 부하 트랜지스터 및 상기 제2 구동 트랜지스터의 게이트를 상기 제1 부하 트랜지스터, 상기 제1 구동 트랜지스터 및 상기 제2 선택 트랜지스터의 드레인에 접속하는 제2 접속수단을 구비하고, 사익 제1 및 제2 전력 라인을 상기 제1 및 제2 부하 트랜지스터와 상기 제1 및 제2 구동 트랜지스터를 끼워 평행하게 배치하며, 상기 제1 및 제2 부하 트랜지스터 또는 상기 제1 및 제2 구동 트랜지스터를 상기 제1 및 제2 전력 라인이 연재 하는 방향에 대하여 예각으로 교차하는 방향으로 배치하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 반도체 기판, 상기 반도체 기판 상에서로 독립하여 배치되고 각각 다른 전위가 부여되는 제1 및 제2 전력 라인, 상기 제1 전력 라인에 대하여 병렬로 배치되는 제1 및 제2 부하 트랜지스터, 상기 제2 전력 라인에 대하여 병렬로 배치되는 제1 및 제2 구동 트랜지스터, 상기 반도체 기판 상에 배치되는 한쌍의 비트선에 각각 접속되는 제1 및 제2 선택 트랜지스터 , 상기 제1 부하 트랜지스터 및 상기 제1 구동 트랜지스터의 게이트를 상기 제2 부하 트랜지스터 및 상기 제2 구동 트랜지스터의 드레인과 상기 제1 선택 트랜지스터의 드레인에 접속하는 제1 접속 수단, 및 상기 제2 부하 트랜지스터 및 상기 제2 구동 트랜지스터의 게이트를 상기 제1 부하 트랜지스터 및 상기 제1 구동 트랜지스터의 드레인과 상기 제2 선택 트랜지스터의 드레인에 접속하는 제2 접속 수단을 구비한 반도체 메모리 장치에 있어서, 상기 제1 접속 수단은 상기 반도체 기판의 표면 영역에 섬 모양으로 형성되는 기판과 역도전형의 반도체층, 상기 반도체 층과 겹쳐 상기 반도체 기판 상에 절연막을 통하여 배치되고 상기 반도체층 위에 설치되는 제1 콘택트 홀을 통하여 상기 반도체층의 일부에 접속되는 제1 배선 및 상기 제1 배선과 겹쳐 상기 반도체 기판 상에 절연막을 통하여 배치되고 상기 제1 콘택트 홀에 겹치는 위치에 설치되는 제2 콘택트 홀을 통하여 상기 제1 배선에 접속되는 제2 배선을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 일도전형의 반도체 기판, 상기 반도체 기판의 표면 영역에 섬 모양으로 형성되는 역도전형의 반도체층, 상기 반도체층과 겹쳐 상기 반도체 기판 상에 절연막을 통하여 배치되고 상기 반도체층 위에 설치되는 제1 콘택트 홀을 통하여 상기 반도체층의 일부에 접속되는 제1 배선, 상기 제1 배선과 겹쳐 상기 반도체 기판 상에 절연막을 통하여 배치되고 상기 제1 배선 상에 설치되는 제2 콘택트 홀을 통하여 상기 제1 배선에 접속되는 제2 배선을 구비한 반도체 장치의 콘택트 구조에 있어서, 상기 제2 콘택트 홀의 적어도 일부를 상기 제1 콘택트 홀과 겹치는 위치에 형성하는 것을 특징으로 하는 반도체 장치의 콘택트 구조.
  6. 제5항에 있어서, 상기 반도체층이 제1 절연 게이트형 트랜지스터의 소스 또는 드레인에 연속하고, 상기 제1 배선이 상기 제1 절연 게이트형 트랜지스터와 병렬로 배치되는 제2 절연 게이트형 트랜지스터의 게이트에 연속하는 것을 특징으로 하는 반도체 장치의 콘택트 구조.
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