KR19980013939A - 풀 씨모오스 스태틱 램 셀의 레이아웃 - Google Patents
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Abstract
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 풀 씨모오스 스태틱램 셀의 레이아웃에 관한 것이며, 본 발명의 목적은 3D 효과에 의한 페일을 방지할 수 있는 풀 씨모오스 스태틱램 셀의 레이아웃을 제공함에 있다. 이러한 목적을 달성하기 위한 기술적 사상에 따르면, 두 제1,2인버어터가 래치형태로 접속된 풀 씨모오스 스태틱램 셀의 레이아웃은 평행하게 신장되어 배열되는 활성화영역들내에 각기 상기 제1,2인버어터가 형성되고, 이 제1,2인버어터를 구성하는 각 피모오스 트랜지스터의 노드는 콘택을 통하여 상기 활성화영역들과 수직방향으로 신장하는 게이트층과 연결되는 것을 특징으로 한다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 풀 씨모오스 스태틱램 셀의 레이아웃에 관한 것이다.
일반적으로, 종래기술에 있어서, 6개의 트랜지스터를 사용하는 풀 씨모오스(Full CMOS) 스태틱램(Static RAM) 쎌의 경우 피모오스 트랜지스터 영역의 활성영역이 T형태(Shape)로 이루어져 있다. 이것은 후술될 도 2를 통하여 살펴볼 것이다.
도 1은 일반적인 스태틱 램의 구조를 도시하고 있다. 메모리 쎌 MC1은 고저항 부하 소자인 Q5, Q6와 엔채널형의 구동 모오스 트랜지스터 Q3, Q4와, 그리고 엔채널형의 전달 모오스 트랜지스터 Q1, Q2를 포함한다.
상기 고저항 부하소자 Q5, 그리고 Q6의 일단은 전원전압이 인가되고 타단은 상기 트랜지스터 Q3, Q4의 드레인 단자와 연결된다. 그리고, 상기 트랜지스터 Q3, Q4 소오스 단자는 접지전압과 연결된다. 상기 트랜지스터 Q3의 게이트 단자는 상기 고저항성 소자 Q6와 상기 트랜지스터 Q4의 접합점인 노드 N2에 공통 연결된다. 상기 트랜지스터 Q4의 게이트 단자는 상기 고저항성 소자 Q5과 상기 트랜지스터 Q3의 접합점인 노드 N1에 공통 연결된다. 모오스 트랜지스터 Q1의 전류패스는 비트라인 BL과 상기 노드 N1사이에 연결되며, 게이트는 워드라인 WL에 연결된다. 상기 트랜지스터 Q2의 전류패스는 비트라인 /BL와 상기 노드 N2의 사이에 연결되며, 게이트는 워드라인 WL에 연결된다. 상기 노드 N1 그리고 N2는 상보적인 데이타를 가지며 상기 트랜지스터 Q1, 그리고 Q2가 턴-온 되었을때는 상기 상보적 데이타가 상기 비트라인 BL, 그리고 /BL에 전달 되어진다.
도 2는 종래기술에 따라 구성된 스태틱램의 셀을 도시한 레이아웃이다.
도 1과 도 2를 참조하여 구성을 살펴보면, 풀다운 엔모오스 트랜지스터 Q3는 부하 피모오스 트랜지스터 Q6보다 큰 폭(Width)의 트랜지스터를 사용하게 된다. 이는 풀다운 트랜지스터 Q3의 경우 데이타의 리드(Read) 또는 라이트(Write)시에 노드에 저장되어 있는 차아지들을 접지전원 VSS으로 방전시켜야 하므로 많은 전류를 소모할 수 있는 즉 폭이 큰 트랜지스터를 사용하게 되고 이에 반해서 부하 피모오스 트랜지스터 Q6의 경우는 데이타의 리드 또는 라이트동작이 종료된후 대기상태에서 저장되어 있는 상태를 보존시켜 주는 역할만을 하면 되므로, 풀다운 트랜지스터 Q3보다는 작은 전류구동능력을 갖는 트랜지스터 즉 폭이 작은 트랜지스터를 사용한다.
종래의 기술에서도 알 수 있는 바와 같이 풀다운 트랜지스터 Q3의 폭이 부하 트랜지스터 Q6의 폭보다 두배 정도 큼을 알 수 있다. 이것은 고밀도 다이나믹 램 DRAM(Dynamic RAM)의 경우에 있어서는 임계치수 CD(Critical dimension)가 작아짐으로 인해 상대적으로 상기 부하트랜지스터 Q6의 활성영역이 상기 풀다운 트랜지스터 Q3의 활성 영역의 경우보다 더 큰 3d 효과를 갖게 된다.
이로 인하여 종래의 기술에서와 같이 피모오스 트랜지스터 Q6의 노드 N1과 게이트 폴리와의 버팅 콘택(Butting contact)이 형성되는 부분에서 3d 효과에 의하여 콘택에 대한 게이트 오버랩(Overlap)이 충분히 되지 않아서 필드영역에 콘택이 형성되고 이로 인하여 상기 피모오스 트랜지스터 Q6의 노드 N1과 엔형웰과의 쇼트(Short)가 발생하거나 또는 졍션 누설(Leakage)이 증가하는 페일을 유발할 수 있다.
따라서, 본 발명의 목적은 3D 효과에 의한 페일을 방지할 수 있는 풀 씨모오스 스태틱램 셀의 레이아웃을 제공함에 있다.
본 발명의 다른 목적은 졍션 누설전류에 의한 페일을 방지할 수 있는 풀 씨모오스 스태틱램 셀의 레이아웃을 제공함에 있다.
도 1은 일반적인 스태틱램 셀의 등가회로도.
도 2는 종래기술의 일실시예에 따라 구현된 스태틱램 셀의 레이아웃.
도 3a-3c은 본 발명의 실시예에 따라 배열된 활성영역 및 이 활성영역상에 형성되는 스태틱램 셀을 나타낸 레이아웃.
이하 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다. 도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.
도 3a는 본 발명에 따라 구현된 활성영역의 패터닝을 보여주는 레이아웃이다. 평행하게 신장되어 있는 활성화영역들 401,402은 빗금친 영역 즉 참조부호 401이 엔형 활성영역이고, 공백영역 즉 참조부호 402가 피형 활성영역이다.
도 3b는 본 발명의 실시예에 따라 도 3A에 도시된 활성영역상에 배열되는 스태틱램의 레이아웃이며, 이 레이아웃은 도 1에 대한 레이아웃이기에 도 1을 참조하여 설명될 것이다. 도 1과 도 3b를 참조하여 풀 씨모오스 스태틱램 셀의 레이아웃을 살펴보면, 인버어터를 형성하는 피모오스 트랜지스터 Q6의 접속노드 N1와 또 다른 하나의 인버어터(인접한 셀의 인버어터)를 형성하는 피모오스 트랜지스터의 접속노드 N3가 서로 평행하게 형성되고, 피모오스 트랜지스터의 접속노드 N1는 인접하는 쎌의 피모오스 트랜지스터의 접속노드 N3와 연결되고, 피형 활성영역 402A상에 형성되는 피모오스 트랜지스터 Q5의 접속노드 N2는 다른 인접하는 쎌의 피모오스 트랜지스터의 접속노드 N4와 연결된다.
따라서, 피모오스 트랜지스터의 활성영역 402은 스트라이프(Stripe) 형태를 갖게 됨으로 사진(Photo)공정에서 발생될 수 있는 3D 효과를 방지할 수 있는 이점을 가진다.
이후, 각각의 인버어터의 폴리실리콘으로 이루어진 게이트 폴리(404)를 상기한 피모오스 트랜지스터의 활성영역(402)에 수직한 방향으로 신장되어 형성된다. 이 경우 하나의 인버어터의 게이트 폴리(404A)는 상기한 또 하나의 피모오스 트랜지스터 Q5의 활성영역의 노드 N2를 완전히 가로 질러서 형성된다.
또한, 또 다른 하나의 인버어터의 게이트 폴리(404B)는 상기한 하나의 피모오스 트랜지스터 Q6의 활성영역의 노드 N1를 완전히 가로 질러서 형성된다.
또한, 본 발명에서는 종래의 기술에서 인접하는 셀의 노드간, 즉 노드 N1와 노드 N3간의 분리 또는 노드 N2와 노드 N4간의 분리를 필드옥사이드를 이용한 소자 분리막을 이용하는 대신에 인접하는 노드간의 사이에 존재하는 게이트 폴리(404)를 이용하여 전기적으로 분리하게 된다.
즉, 만일 노드 N1에 하이레벨의 데이타 1이 저장되고 노드 N3에 로우레벨의 데이타 0이 저장되어 있는 경우에는 노드 N1에 버팅 콘택으로 연결된 게이트 폴리(404B)가 하이레벨 상태이므로 트랜지스터가 오프되어 있는 상태가 되어서 노드 N1와 노드 N2이 전기적으로 분리되게 된다. 즉, 도 3C에서와 같이 노드 N1를 기준으로 전기적인 등가회로를 그려보면 노드 N1과 노드 N3간에는 피모오스 트랜지스터로 구성된 마주보는 두개의 다이오우드 D1,D2가 형성되어서 노드 N1와 노드 N3의 상태에 관계없이 항상 오프상태가 되어서 노드 N1과 노드 N3간에 분리를 하게 된다.
전술한 바와 같이, 본 발명은 3D 효과에 의한 페일을 방지할 수 있는 이점을 가진다. 또한 본 발명은 졍션 누설전류에 의한 페일을 방지할 수 있는 이점을 가진다.
Claims (2)
- 두 제1,2인버어터가 래치형태로 접속된 풀 씨모오스 스태틱램 셀의 레이아웃에 있어서:평행하게 신장되어 배열되는 활성화영역들내에 각기 상기 제1,2인버어터가 형성되고, 이 제1,2인버어터를 구성하는 각 피모오스 트랜지스터의 노드는 콘택을 통하여 상기 활성화영역들과 수직방향으로 신장하는 게이트층과 연결되는 것을 특징으로 하는 풀 씨모오스 스태틱램 셀의 레이아웃.
- 제1항에 있어서, 상기 게이트층은 폴리실리콘으로 이루어진 게이트층임읕 특징으로 하는 풀 씨모오스 스태틱램 셀의 레이아웃.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960032660A KR19980013939A (ko) | 1996-08-05 | 1996-08-05 | 풀 씨모오스 스태틱 램 셀의 레이아웃 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960032660A KR19980013939A (ko) | 1996-08-05 | 1996-08-05 | 풀 씨모오스 스태틱 램 셀의 레이아웃 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19980013939A true KR19980013939A (ko) | 1998-05-15 |
Family
ID=66250306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960032660A KR19980013939A (ko) | 1996-08-05 | 1996-08-05 | 풀 씨모오스 스태틱 램 셀의 레이아웃 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19980013939A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100392153B1 (ko) * | 1998-07-27 | 2003-07-22 | 세이코 엡슨 가부시키가이샤 | 반도체 메모리 장치 및 그 제조 방법 |
-
1996
- 1996-08-05 KR KR1019960032660A patent/KR19980013939A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100392153B1 (ko) * | 1998-07-27 | 2003-07-22 | 세이코 엡슨 가부시키가이샤 | 반도체 메모리 장치 및 그 제조 방법 |
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