KR19980087316A - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
접지선상의 실리콘 질화물은 트렌치를 형성하도록 에칭 정지층에 이용되고, 그후, 고저항 부하소자는 트렌치의 단차분에 의해 저항의 길이를 연장하도록 형성되고, 2 층의 고저항 부하소자를 형성함으로서 저항 길이가 길어진다.
Description
본 발명은 반도체 장치 및 반도체 장치 제조 방법에 관한 것으로, 특히, SRAM (static random access memory) 에 관한 것이다.
스태틱형 메모리셀은 2 개의 고저항 부하소자 및 4 개의 n 채널 MOS 트랜지스터로 이루어진다. 도 11 은 스태틱형 메모리셀의 등가회로를 나타낸다.
도 11 을 참조하면, 한 쌍의 구동 MOS 트랜지스터 (T1 및 T2) 의 각 드레인은 다른 구동 MOS 트랜지스터의 게이트에 접속되고, 그의 각 드레인에는 부하 저항 (R1 및 R2) 이 각각 접속되고, MOS 트랜지스터 (T1 및 T2) 의 소오스는 접지 전위 (Vss) 로 고정된다.
저항 (R1 및 R2) 의 다른 단부에 전원 전압 (Vcc) 이 인가되어, MOS 트랜지스터 (T1 및 T2) 및 저항 (R1 및 R2) 에 의해서 형성된 플립플롭 회로에 미소 전류가 인가된다. 전송 MOS 트랜지스터 (T3 및 T4) 는 플립플롭 회로의 저장 노드 (N1 및 N2) 에 접속된다.
상술한 4 개의 트랜지스터 및 2 개의 저항은 1 비트셀을 형성한다. 도 11 에서, 참조 번호 (1a) 는 워드선을 나타내고, 참조 번호 (2a) 는 데이터선을 나타낸다.
종래 스태틱형 메모리에서는, 메모리셀의 부하 저항의 하나의 단부는 고농도의 불순물로 도핑된 전원선이고, 다른 하나의 단부는 구동 MOS 트랜지스터에 접속되어 있어서, 그후 열처리에 의해, 부하저항의 고농도 영역으로부터 저농도 영역으로 불순물이 확산되기 때문에, 저항값을 유지하기 위해서 저항은 충분한 길이를 가질 필요가 있다.
그러나, 반도체 장치의 집적도가 증가함에 따라, 충분한 저항 길이를 설정하는 것이 곤란해진다.
상술한 상황 때문에, 일본국 특개소 제 63-80566 호 공보에는, 부하저항이 메모리셀 길이를 결정하는 문제를 회피하여, 고집적화를 가능하게 하기 위해서, 저항부하형 스태틱형 반도체 메모리에서, 부하 저항은 절연층에 의해 분리된 다층 구조를 갖는 다결정 실리콘으로 이루어지고, 각 저항층은 절연층에 형성된 접속홀을 통해 다음 저항층에 순차적으로 서로 접속되는, 구성이 제안되어 있다.
도 12 를 이용하여 종래 예의 제조 방법을 설명한다. 도 12 는 종래 스태틱형 반도체 메모리의 종단면도를 나타낸 도면이다.
도 12 를 참조하면, 반도체 기판 (1) 상에, 삽입된 필드 산화층 (2) 및 게이트 산화층 (3) 을 개재하여 전송 MOS 트랜지스터 게이트 전극 (4) 및 구동 MOS 트랜지스터 게이트 전극 (5) 을 형성한 후에, 확산층 (8) 이 고농도 불순물의 이온 주입에 의해서 형성된다.
다음으로, 절연층 (9) 을 형성한 후에, 컨택홀 (10) 이 소정의 영역에 형성된다. 다결정 실리콘을 형성한 후에, 고저항 부하소자 (11) 의 패터닝을 수행하는데 포토리소그래피 및 에칭이 이용된다.
다음으로, 절연층 (14) 이 형성되고, 컨택홀 (19) 이 소정의 영역에 형성된다.
또한, 폴리실리콘이 형성되고, 고저항 부하소자 (21) 의 패터닝을 수행하는데 포토리소그래피 및 에칭이 이용되고, 그후 포토레지스트는 고저항 부하소자 (21) 의 단부를 마스크하는데 이용되고 고농도 불순물은 이온주입에 의해서 형성되고, 이것은 전원선 (20) 으로서 역할을 한다.
상술한 종래 기술에는, 제조 공정이 복잡한 문제가 있다. 이런 이유는 부하 저항이 고저항 폴리실리콘의 2 개의 층을 접속함으로서 형성되기 때문이다.
부가적인 문제로서는, 셀표면 영역의 축소에 의한 저항 길이를 유지하는 것은 가능하지만, 노드 용량을 증가시키기 위한 대책이 없어서, 노드 용량을 확보하는 것이 불가능한 문제가 있다.
한편, 일본 특개평 제 5-90540 호 공보에는 α 레이가 방사되는 경우 소프트웨어 에러가 발생하는 것을 방지하기 위해서 공통 접촉점에 커패시티층이 제공되는 반도체 메모리 장치가 개시되어 있지만, 고저항 부하소자층의 길이를 연장시키는 것을 나타내거나 또는 제안하고 있지 않다.
종래 기술의 상술한 단점의 관점에서, 본 발명의 목적은 충분한 부하저항 길이의 확보를 가능하게 하고 또한 노드 용량의 증가를 가능하게하며, 향상된 동작 특성을 제공하는 반도체 장치 및 상술한 반도체 장치를 제조하는 방법을 제공하는데 있다.
도 1 은 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 평면도.
도 2 는 도 1 의 선 A-A' 의 지시된 방향을 따라 자른 종단면도.
도 3 은 도 1 의 선 A-A' 을 따라 자른 단면도에 대응하는, 본 발명의 제 1 실시예에 따라 반도체 메모리 장치 제조 방법의 공정 순서를 나타낸 공정 단면도.
도 4 는 본 발명의 제 2 실시예에 따른 반도체 메모리 장치 제조 방법의 공정 순서를 나타낸 공정 단면도.
도 5 는 본 발명의 제 3 실시예에 따른 반도체 메모리 장치의 평면도.
도 6 은 도 5 의 선 A-A' 을 따라 자른 종단면도.
도 7 은 도 5 의 선 A-A' 을 따라 자른 단면도에 대응하는, 본 발명의 제 2 실시예에 따라 반도체 메모리 장치 제조 방법의 공정 순서를 나타낸 공정 단면도.
도 8 은 본 발명의 제 4 실시예에 따른 반도체 메모리 장치의 평면도.
도 9 는 도 8 의 선 A-A' 을 따라 자른 종단면도.
도 10 은 도 8 의 선 A-A' 을 따라 자른 단면도에 대응하는, 본 발명의 제 4 실시예에 따라 반도체 메모리 장치 제조 방법의 공정 순서를 나타낸 공정 단면도.
도 11 은 스태틱형 메모리셀의 등가회로를 나타낸 도면.
도 12 는 종래 반도체 메모리 장치의 종단면도.
도면의 주요 부분에 대한 부호의 설명
4 , 5 : 게이트 전극
8 : 확산층
10 , 17 : 컨택홀
11 : 고저항 부하소자
13 : 접지선
15 : 트렌치
상술한 목적을 달성하기 위해, 본 발명은 다음과 같은 기술적 개념으로 이루어진다.
본 발명의 제 1 실시예는 반도체 기판상에 형성된 2 개의 구동 MOS 트랜지스터, 상기 2 개의 구동 MOS 트랜지스터의 각 드레인에 각각 접속된 2 개의 전송 MOS 트랜지스터 및 2 개의 고저항 부하소자, 및 전원 전압을 공급하는 전원선을 포함하는 스태틱형 메모리셀을 갖는 반도체 메모리 장치이며, 반도체 메모리 장치는, 적어도 필드 산화층, 게이트 전극 및 확산층이 형성된 기판과, 상기 기판상에 형성된 제 1 층간 절연층과, 상기 제 1 층간 절연층상에 형성되어 표면이 에칭 정지층으로 덮인 패터닝된 접지선과, 상기 패터닝된 접지선 및 상술한 소자들을 덮기 위해 상기 제 1 층간 절연층상에 형성되며, 트렌치 (trench) 를 갖는 제 2 층간 절연층과, 상기 트렌치의 내측 표면 및 상기 제 2 층간 절연층의 표면에 피착된 고저항 부하소자층을 구비하며, 상기 트렌치는 상기 제 2 층간 절연층을 관통하여 상기 에칭 정치층으로 연장하도록 형성된다.
본 발명의 제 2 실시예는 반도체 기판상에 형성된 2 개의 구동 MOS 트랜지스터, 상기 2 개의 구동 MOS 트랜지스터의 각 드레인에 각각 접속된 2 개의 전송 MOS 트랜지스터 및 2 개의 고저항 부하소자, 및 전원 전압을 공급하는 전원선을 포함하는 스태틱형 메모리셀을 갖는 반도체 메모리 장치이며, 반도체 메모리 장치는, 적어도 필드 산화층, 게이트 전극 및 확산층이 형성된 기판과, 상기 기판상에 형성된 제 1 층간 절연층과, 상기 제 1 층간 절연층상에 형성된 패터닝된 접지선과, 상기 패터닝된 접지선 및 상술한 소자들을 덮기 위해 상기 제 1 층간 절연층상에 형성된 제 2 층간 절연층과, 상기 패터닝 접지선의 양측에 제공되고 각각이 상면으로부터 상기 제 1 및 제 2 층간 절연층을 관통하여 상기 게이트 전극 및 상기 확산층이 존재하는 부분까지 연장하는 적어도 제 1 및 제 2 컨택홀과, 상기 제 2 층간 절연층의 표면 및 상기 제 1 컨택홀의 내측 표면상에 형성된 제 1 고저항 부하소자와, 절연층을 개재하여 상기 제 1 고저항 부하소자의 표면상에 형성된 제 2 고저항 부하소자를 구비한다.
본 발명의 제 3 실시예는 반도체 기판상에 형성된 2 개의 구동 MOS 트랜지스터, 상기 2 개의 구동 MOS 트랜지스터의 드레인에 접속된 2 개의 전송 MOS 트랜지스터 및 2 개의 부하소자, 및 전원 전압을 공급하는 전원선을 포함하는 복수의 스태틱형 메모리셀을 갖는 반도체 메모리 장치 제조 방법이며, 반도체 메모리 장치 제조 방법은, (a) 상술한 반도체 기판의 표면상에 필드 절연층을 형성하고 그후 게이트 절연층을 형성하는 단계, (b) 제 1 도전층을 형성하고 그후 상기 구동 MOS 트랜지스터 및 상기 전송 MOS 트랜지스터를 형성하기 위해 소정의 영역을 에칭하는 단계, (C) 제 1 층간 절연층을 형성하는 단계, (d) 상기 제 1 층간 절연층상에 제 2 도전층 및 실리콘 질화층을 형성하고 그후 소정의 영역의 상기 제 2 도전층 및 실리콘 질화층 형성하는 단계, (e) 제 2 층간 절연층을 형성하는 단계, (f) 트렌치를 형성하기 위해 상기 실리콘 질화층 및 노드부상에 상기 제 1 및 제 2 층간 절연층을 에칭하는 단계, 및 (g) 제 3 도전층을 형성하고 소정의 형태를 패터닝하는 단계로 이루어진다.
본 발명의 제 4 실시예는 게이트 전극 및 확산층이 제공된 반도체 기판상에 형성된 2 개의 구동 MOS 트랜지스터, 상기 2 개의 구동 MOS 트랜지스터의 드레인에 접속된 2 개의 전송 MOS 트랜지스터 및 2 개의 부하소자, 및 전원 전압을 공급하는 전원선을 포함하는 복수의 스태틱형 메모리셀을 갖는 반도체 메모리 장치 제조 방법이며, 반도체 메모리 장치 제조 방법은, (a) 게이트 전극 및 확산층이 제공된 상기 반도체 기판의 표면상에 필드 절연층을 형성하고 그후 게이트 절연층을 형성하는 단계, (b) 제 1 도전층을 형성하고 그후 상기 구동 MOS 트랜지스터 및 상기 전송 MOS 트랜지스터를 형성하기 위해 소정의 영역을 에칭하는 단계, (c) 제 1 층간 절연층 및 제 2 도전층을 형성하고 그후 접지선을 형성하도록 패터닝을 수행하는 단계, (d) 제 2 층간 절연층을 형성하는 단계, (e) 상기 구동 트랜지스터의 상기 게이트 전극의 일부 및 소정의 영역의 상기 반도체 기판상에 형성된 상기 확산층의 적어도 일부를 노출시키는 제 1 컨택홀을 형성하는 단계, (f) 제 3 도전층을 형성하여 패터닝하는 단계, (g) 제 1 절연층을 형성하는 단계, (h) 상기 구동 트랜지스터의 상기 게이트 전극의 일부 및 소정의 영역의 상기 반도체 기판상에 형성된 상기 확산층의 적어도 일부를 노출시키는 제 2 컨택홀을 형성하는 단계, 및 (i) 제 4 도전층을 형성하고, 제 3 도전층의 일부와 겹치도록 패턴닝하는 단계로 이루어진다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
상술한 바와 같이, 본 발명의 하나의 실시예에서 본 발명에 따른 반도체 장치를 제조하는 방법은 반도체 기판상에 형성된 2 개의 구동 MOS 트랜지스터, 상술한 2 개의 구동 MOS 트랜지스터의 드레인에 접속된 2 개의 전송 MOS 트랜지스터 및 2 개의 부하소자, 및 전원 전압을 공급하는 전원선으로부터 형성된 복수의 스태틱형 메모리셀을 갖는 반도체 메모리 장치를 제조하는 방법이고, 이 제조 방법은 상술한 반도체 긴판의 표면상에 필드 절연층을 형성하고 그후 게이트 절연층을 형성하는 단계 (a), 제 1 도전층을 형성하고 그후 상술한 구동 MOS 트랜지스터 및 상술한 전송 MOS 트랜지스터를 형성하기 위해 소정의 영역을 에칭하는 단계 (b), 제 1 층간 절연층을 형성하는 단계 (c), 상술한 제 1 층간 절연층상에 제 2 도전층 및 실리콘 질화층을 형성하고 그후 상술한 제 2 도전층 및 실리콘 질화층을 소정의 형태로 에칭하는 단계 (d), 그 상부에 제 2 층간 절연층을 형성하고, 트렌치를 형성하기 위해 상기 실리콘 질화층 및 노드부상의 상기 제 1 및 제 2 층간 절연층을 에칭하는 단계 (e), 트렌치를 형성하기 위해 상술한 실리콘 질화층상의 상술한 제 2 층간 절연층을 에칭하는 단계 (f), 소정의 행태를 패터닝하고 제 3 도전층을 형성하는 단계 (g) 를 포함한다.
본 발명은 제 3 도전층으로서 바람직하게는 폴리실리콘에 의해서 형성될 수도 있는 고저항 부하소자를 포함한다.
또한, 본 발명은 상술한 제 3 도전층을 패터닝한 후에 제 1 절연층을 형성하는 단계, 및 제 2 도전층, 즉, 패터닝된 접지선을 노출시키기 위해서, 소정의 영역에 컨택홀인 개구를 형성한 후에 제 4 도정층을 패터닝하는 단계를 포함한다.
또한, 본 발명은 제 1 절연층이 바람직하게는 실리콘 산화층 또는 실리콘 산화층과 실리콘 질화층의 혼합층이 될 수도 있는 경우를 포함한다.
또한, 본 발명은 반도체 기판상에 형성된 2 개의 구동 MOS 트랜지스터, 상술한 2 개의 구동 MOS 트랜지스터의 드레인에 접속된 2 개의 전송 MOS 트랜지스터 및 2 개의 부하소자, 전원 전압을 공급하는 전원선을 포함하는 스태틱형 메모리셀을 갖는 반도체 메모리 장치를 제조하는 방법이고, 본 제조 방법은 반도체 기판의 표면에 필드 절연층을 형성하고 그후 게이트 절연층을 형성하는 단계, 제 1 도전층을 형성하고 그후 상술한 구동 MOS 트랜지스터 및 상술한 전송 MOS 트랜지스터를 형성하기 위해서 소정의 영역을 에칭하는 단계, 제 1 층간 절연층을 형성하는 단계, 제 2 층간 절연층을 형성하는 단계, 상기 구동 MOS 트랜지스터의 상기 게이트 전극의 일부와 소정의 영역의 상기 반도체 기판상에 형성된 상기 확산층의 적어도 일부를 노출시키기는 제 1 컨택홀을 형성하는 단계, 제 3 도전층을 형성하고 패터닝하는 단계, 제 1 절연층을 형성하는 단계, 상기 구동 MOS 트랜지스터의 상기 게이트 전극의 일부와 소정의 영역의 상기 반도체 기판상에 형성된 상기 확산층의 적어도 일부를 노출시키는 제 2 컨택홀을 형성하는 단계, 및 제 4 도전층을 형성하고 제 3 도전층의 일부와 겹치도록 패터닝하는 단계를 포함한다.
본 발명은 제 3 및 제 4 도전층으로서 폴리실리콘에 의해서 형성된 고저항 부하소자를 포함한다.
또한, 본 발명은 패터닝시 접지선에 제 3 및 제 4 도전층을 접속하고, 대향 전극으로서, 제 3 및 제 4 도전층을 각각 갖는 커패시터를 형성한다.
또한, 본 발명은 제 1 절연층이 실리콘 산화층과 실리콘 질화층의 혼합층 또는 실리콘 산화층인 경우를 포함한다.
본 발명의 실시예에 따르면, 공정의 복잡성이 없이, 충분한 저항 길이를 확보하고, 또한, 노드 저항을 증가시키는 것이 가능하다.
본 발명의 실시예를 첨부한 관련 도면을 참조하여 설명한다. 도 11 에 나타낸 등가 회로는 본 발명의 실시예에 대한 것이다.
도 1 은 본 발명의 실시예를 설명하기 위한 SRAM 의 평면도이고, 도 2 는 도 1 의 선 A-A' 의 방향을 따라 자른 종단면도이다.
도 1 및 도 2 를 참조하면, 본 실시예에서는, 반도체 기판의 상부에 형성된 폴리실리콘등의 도전층에 의해서, 전송 MOS 트랜스터의 게이트 전극 (4) 및 구동 MOS 트랜지스터의 게이트 전극 (5) 이 형성된다.
각 MOS 트랜지스터는 필드 산화층 (2) 에 의해서 전기적으로 분리된다. 고저항 부하소자 (11) 및 구동 MOS 트랜지스터의 게이트 전극은 컨택홀 (10) 을 통해 전송 MOS 트랜지스터의 확산층 (8) 과 접속된다.
또한, 고저항 부하소자 (11) 는 접지선 (Vss) 의 상부에 형성된 트렌치 (15) 에 형성되고, 단부에는 고저항부가 포토레지스트에 의해서 마스크되어, 고농도 불순물의 이온 주입에 의해서 전원선 (20) 이 형성된다.
도 3 은 본 발명에 따른 실시예의 SRAM 메모리셀을 제조하는 방법의 공정 순서를 나타낸 공정 단면도이다.
본 발명에 따른 제조 방법의 실시예를 도 3 을 참조하여 설명한다.
100 내지 500nm 의 두께를 갖는 필드 산화층 (2) 은 리세스 로코스법 (recess LOCOS method) 등을 이용하여 반도체 기판 (1) 상에 형성되고, 또한, 5 내지 20 nm 의 두께를 갖는 게이트 산화층 (3) 이 형성된다.
다음으로, 구동 MOS 트랜지스터의 게이트 전극을 형성시키기 위해서 100 내지 300 nm 의 두께를 갖는 폴리실리콘등의 도전층이 형성된다.
다음으로, 전송 MOS 트랜지스터의 게이트 전극 (4) 및 구동 MOS 트랜지스터의 게이트 전극 (5) 을 형성하기 위해, 소정의 형태의 패턴을 형성하도록 포토리소그래피 및 에칭이 수행된다.
다음으로, 트랜지스터의 소오스 및 드레인부를 형성하기 위해서, 확산층 (8) 이 1 × 1015의 정도로 비소를 주입함으로서 형성된다.
상기 단계의 결과적인 단면의 형태를 도 3 (a) 에 나타낸다.
다음으로, 제 1 층간 절연층 (9) 을 형성한 후에, MOS 트랜지스터의 소오스와 접지선 사이를 접속시키기 위해서 컨택홀 (도면에 도시하지 않음) 을 형성하고, 폴리실리콘 또는 텅스텐 실리사이드와 같은 도전층 (13) 이 100 내지 200 nm 의 두께로 접지선층으로서 형성된다.
상술한 구조체상에, 리콘 질화물 층은 100 내지 120 nm 의 두께로 형성되고, 접지선 (13) 을 형성하기 위해서 (도 3 (b) 를 참조), 소정의 형태의 패턴을 성취하도록 포토리소그래피 및 에칭이 수행된다.
다음으로, 평탄화된 층간 절연층 (14) 이 300 내지 500 nm 의 두께로 형성되고, 소정의 형태의 패턴을 형성하는데 포토리소그래피가 이용되고, 층간 절연층 (9 및 14) 이 질화층에 대해 선택도가 높은 CO 및 CH 가스의 분위기에서 산화층 에칭 하에서 에칭됨으로서 트렌치 (15) 및 컨택홀 (10) 이 형성된다 (도 3 (c) 를 참조).
고저항 부하소자를 형성하기 위해서 폴리실리콘이 50 내지 150 nm 두께로 형성되고, 소정의 형태를 성취하도록 패터닝됨으로서 고저항 부하 소자 (11) 가 형성된다.
또한, 고저항 부하소자 (11) 의 고저항 부분은 포토리소그래피를 이용하여 마스크되고 전원선 (20) 을 형성하기 위해서 (도 3 (d) 를 참조) 1 × 1016의 정도로 p 형 불순물의 이온 주입이 수행된다.
상술한 제조 방법에 따르면, 트렌치 (15) 의 측벽의 단차를 길게 하는 것이 가능하기 때문에, 셀이 더 소형이 되는 경우에도, 안정적인 저항값을 갖는 고저항 부하소자를 형성하는 것이 가능하다.
도 3 으로부터 알 수 있는 바와 같이, 본 발명의 반도체 장치는 다음과 같은 특정 구성을 갖는다.
본 발명의 반도체 메모리 장치는, 반도체 기판상에 형성된 2 개의 구동 MOS 트랜지스터, 2 개의 구동 MOS 트랜지스터의 각 드레인에 각각 접속된 2 개의 전송 MOS 트랜지스터 및 2 개의 고저항 부하소자, 및 전원 전압을 공급하는 전원선을 포함하는 스태틱형 메모리셀을 가지며, 장치는, 적어도 필드 산화층, 게이트 전극 및 확산층이 형성된 기판, 기판상에 형성된 제 1 층간 절연층, 제 1 층간 절연층상에 형성된 패터닝된 접지선, 에칭 정지층으로 덮인 표면, 패터닝된 접지선 및 상술한 소자를 덮기 위해서 제 1 층간 절연층상에 형성된 제 2 층간 절연층으로, 제 2 층간 절연층을 통과하여 에칭 정지층으로 연장하도록 형성된 트렌치를 갖는 제 2 층간 절연층, 및 트렌치의 내측 표면 및 제 2 층간 절연층의 표면에 피착된 고저항 부하소자를 구비한다.
본 발명의 반도체 메모리 장치는 상면으로부터 제 1 및 제 2 층간 절연층을 관통함으로서 게이트 전극 및 확산층이 나타나는 부분으로 연장하는 컨택홀이 제공되는 제 2 층간 절연층을 더 구비할 수 있으며, 또한, 제 2 층간 절연층은 제 2 층간 절연층이 게이트 전극과 확산층의 둘다에 접속되도록 컨택홀의 내측 표면에 형성된다.
도 4 는 본 발명의 제 2 실시예를 나타낸 종단면도이다.
도 4 (a) 는 제 1 실시예에 대해 설명한 바와 동일한 방식으로, 고저항 부하소자 (11) 및 전원선 (20) 이 형성될 때까지의 상태를 나타낸다.
다음으로, 실리콘 질화층 및 실리콘 산화층에 의해서 형성된 2 개의 층으로 이루어진 층 또는 실리콘 산화층이 약 10 nm 의 두께로 형성된다.
그다음에, 접지선 (13) 까지 연장하는 컨택홀 (17)을 형성한 후에 (도 1 을 참조) , 폴리실리콘이 50 내지 200 nm 의 두께로 형성되고, 인과 같은 n 형 불순물을 가지고 1 × 1016cm-2의 정도로 이온 주입이 수행됨으로서 도전층 (18)이 형성된다 (도 4 (b) 를 참조).
본 실시예에서는, 트렌치 (15) 의 측벽의 단차부에서의 정전 용량이 더 증가될 수 있기 때문에, 노드에 접속된 고저항 부하소자 (11) 를 이용하여, 용량 소자가 5 내지 20 fF 의 값을 갖게 하는 것이 가능하고, 메모리셀의 α 레이 면역성을 향상시키는 것이 가능하다.
상술한 바와 같이, 본 발명의 제 2 실시예의 반도체 메모리 장치는 제 2 층간 절연층의 표면상에 형성된 절연층 및 절연층의 표면상에 형성된 도전층을 더 구비할 수도 있다.
또한, 본 발명의 반도체 메모리 장치는 제 2 층간 절연층의 표면상에 형성된 절연층 및 절연층의 표면상에 형성된 도전층을 더 구비할 수도 있다.
도 5 는 본 발명의 제 3 실시예를 설명하기 위해 나타낸 SRAM 셀의 평면도이고, 도 6 은 도 5 에 표시된 선 A-A' 을 따라 자른 종단면도이다.
도 5 및 도 6 을 참조하면, 본 실시예에서는, 반도체 기판 (1) 상에 형성된 폴리실리콘등의 도전층에 의해서, 전송 MOS 트랜지스터 및 워드선의 둘다로서 역할을 하는 게이트 전극 (4 및 26), 및 구동 MOS 트랜지스터의 게이트 전극 (5 및 25) 이 형성된다.
각 MOS 트랜지스터는 필드 산화층 (2) 에 의해서 전기적으로 분리된다. 구동 트랜지스터의 게이트 전극 (5) 및 고저항 부하소자 (11 및 22) 는 컨택홀 (10 및 23) 을 통해 전송 MOS 트랜지스터의 확산층 (8) 과 접속된다.
또한, 고저항 부하소자 (11 및 22) 는 접지선 (13) 의 상부상에 형성되고, 단부에는 포토레지스트에 의해서 고저항부가 마스크되어, 고농도 불순물의 이온 주입에 의해서 전원선 (20 및 24) 이 형성된다.
도 7 은 본 발명의 제 3 실시예에 따른 SRAM 메모리셀을 제조하는 방법의 공정 순서를 나타낸 공정 순서 단면도이다.
본 발명의 제 3 실시예에 따른 제조 방법을 도 7 을 참조하여 설명한다.
100 내지 500 nm 의 두께를 갖는 필드 산화층 (2) 은 리세스 로코스법등을 이용하여 반도체 기판 (1) 상에 형성되고, 부가적으로 5 내지 20 nm 의 두께를 갖는 게이트 산화층 (3) 이 형성된다.
다음으로, 구동 MOS 트랜지스터의 게이트 전극을 형성하기 위해서, 100 내지 300 nm 의 두께를 갖는 폴리실리콘등의 도전층이 형성된다.
다음으로, 구동 MOS 트랜지스터의 게이트 전극 (5 및 25) 및 전송 MOS 트랜지스터의 게이트 전극 (4 및 26) 을 형성하기 위해서, 소정의 형태의 패턴을 형성하도록 포토리소그래피 및 에칭이 수행된다.
다음으로, 트랜지스터의 소오스 및 드레인부를 형성하기 위해서, 1×1015cm-2의 정도로 비소를 주입함으로서 확산층 (8) 이 형성된다.
다음으로, 구동 MOS 트랜지스터의 소오스와 접지선 사이를 접속시키기 위해서 컨택홀 (도면에 도시하지 않음) 을 형성한 후에, 폴리실리콘 또는 텅스텐 실리사이드와 같은 도전층 (13) 이 100 내지 200 nm 의 두께로 접지선층으로서 형성된다.
다음으로, 접지선 (13) 을 형성하기 위해 (도 7 (a) 를 참조), 소정의 형태의 패턴을 성취하도록 포토리소그래피 및 에칭이 수행된다.
다음으로, 평탄한 층간 절연층 (14) 이 300 내지 500 nm 의 두께로 형성되고, 소정의 형태의 패턴을 형성하는데 포토리소그래피가 이용되고, 층간 절연층 (9 및 14) 이 에칭되어 컨택홀 (10) 을 형성하고, 고저항 부하소자를 형성하기 위해서 (도 7 (b) 를 참조) 50 내지 150 nm 의 두께로 폴리실리콘 (28) 을 형성한다.
다음으로, 소정의 형태를 성취하도록 패터닝하여 고저항 부하소자 (11) 가 형성된 후에, 고저항 부하소자 (11) 의 고저항 부분이 포토리소그래피를 이용하여 마스크되고, 1 × 1016cm-2의 정도로 수행되는 p 형 불순물의 이온 주입이 수행되어 전원선 (24) 이 형성된다.
또한, 실리콘 산화층 (29) 은 10 내지 100 nm 의 두께 로 형성된다 (도 7 (c) 를 참조).
다음으로, 포토리소그래피는 소정의 영역을 패터닝하는데 이용되고, 층간 절연층 (9 및 14) 이 에칭되고, 컨택홀 (23) 이 형성되고, 고저항 부하소자를 형성하기 위해 50 내지 150 nm 의 폴리실리콘층이 형성되고, 그후 소정의 형태가 패터닝되어 고저항 부하소자 (22) 가 형성된다.
다음으로, 포토리소그래피는 고저항 부하소자 (22) 의 고저항 부분을 마스크하는데 이용되고, 전원선 (20) 을 형성하기 위해서 1 × 1016cm-2의 정도로 수행되는 p 형 불순물의 이온주입이 수행된다.
상술한 제조 방법에 따르면, 2 개의 셀을 위해 길이를 확보하는 것이 가능하기 때문에, 안정적인 저항값을 갖는 고저항 부하소자를 형성하는 것이 가능하다.
본 발명의 제 3 실시예에 따르면, 반도체 메모리 장치는 도 5 에 나타낸 바와 같은 구성을 가지며, 장치는 반도체 기판상에 형성된 2 개의 구동 MOS 트랜저스터, 2 개의 구동 MOS 트랜지스터의 각 드레인에 각각 접속된 2 개의 전송 MOS 트랜지스터 및 2 개의 고저항 부하소자, 및 전원 전압을 공급하는 전원선을 포함하고, 장치는 적어도 필드 산화층, 게이트 전극 및 확산층이 형성된 기판, 기판상에 형성된 제 1 층간 절연층, 제 1 층간 절연층상에 형성된 패터닝된 접지선, 패터닝된 접지선 및 상술한 소자를 덮기 위해서 제 1 층간 절연층상에 형성되는 제 2 층간 절연층, 패터닝된 접지선의 양측에 제공되어 각각이 상면으로부터 제 1 및 제 2 층간 절연층을 관통하여 게이트 전극 및 확산층이 나타나는 부분으로 연장하는 적어도 제 1 및 제 2 컨택홀, 제 2 층간 절연층의 표면 및 제 1 컨택홀의 내측 표면상에 형성된 제 1 고저항 부하소자, 및 절연층을 삽입하여 제 1 고저항 부하소자의 표면상에 형성된 제 2 고저항 부하소자를 구비한다.
도 8 은 본 발명의 제 4 실시예를 나타낸 SRAM 셀의 평면도를 나타내고, 도 9 는 도 8 에 나타낸 선 A-A' 의 방향을 따라 자른 종단면도이다.
도 8 및 도 9 를 참조하면, 도전층으로서 반도체 기판 (1) 상에 폴리실리콘등을 형성함으로서, 전송 MOS 트랜지스터 및 워드선 둘다로서 역할을 하는 게이트 전극 (4 및 26), 및 구동 MOS 트랜지스터의 게이트 전극 (5 및 25) 이 형성된다.
각 MOS 트랜지스터는 필드 산화층 (2) 에 의해서 전기적으로 분리된다. 고저항 부하 소자 (11 및 22) 및 구동 트랜지스터의 게이트 (5 및 25) 는 컨택홀 (10 및 23) 을 통해 전송 MOS 트랜지스터의 확산층 (8) 과 접속된다.
또한, 고저항 부하소자 (11 및 22) 는 접지선 (VSS)(13) 의 상부에 형성되고, 그의 단부에서 고저항부가 포토레지스트에 의해서 마스크되어 고농도 불순물의 이온 주입에 의해서 전원선 (20 및 24) 이 형성된다.
또한, 도전층 (34 및 35) 에 의해서 형성된 용량성 소자는 접지 전위가 되고, 고저항 부하소자 (11 및 22) 는 노드에 접속된다.
도 10 은 본 발명의 제 4 실시예에 따라 SRAM 메모리셀을 제조하는 방법의 공정 순서를 나타낸 공정 단면도이다.
100 내지 500 nm 의 두께를 갖는 필드 산화층 (2) 은 리세스 로코스법등을 이용하여 반도체 기판상에 형성되고, 또한, 5 내지 20 nm 의 두께를 갖는 게이트 산화층 (3) 이 형성된다.
다음으로, 구동 MOS 트랜지스터의 게이트 전극을 형성하기 위해 100 내지 300 nm 의 두께를 갖는 폴리실리콘등의 도전층이 형성된다.
다음으로, 구동 MOS 트랜지스터의 게이트 전극 (5 및 25) 및 전송 MOS 트랜지스터의 게이트 전극 (4 및 26) 을 형성하기 위해서, 소정의 형태의 패턴을 형성하도록 포토리소그래피 및 에칭이 수행된다.
다음으로, 트랜지스터의 소오스 및 드레인을 형성하기 위해서, 확산층 (8) 이 1 × 1015cm-2의 정도로 비소를 주입함으로서 형성된다.
다음으로, 구동 MOS 트랜지스터의 소오스와 접지선 사이를 접속시키기 위해 컨택홀 (도면에 도시하지 않음) 을 형성한 후에, 폴리실리콘 또는 텅스텐 실리사이드와 같은 도전층 (13) 이 100 내지 200 nm 의 두께로 접지선층으로서 형성된다.
다음으로, 접지선 (13) 을 형성하기 위해 (도 10 (a) 을 참조), 소정의 형태의 패턴을 성취하도록 포토리소그래피 및 에칭이 수행된다.
다음으로, 평탄한 층간 절연층 (14) 이 300 내지 500 nm 의 두께로 형성되고, 소정의 형태의 패턴을 형성하는데 포토리소그래피가 이용되고, 층간 절연층 (9 및 14) 이 에칭되어, 접지선 (13) 까지 컨택홀 (31) 이 형성되고 (도 8 을 참조), 고저항 부하소자 (11) 를 형성하기 위해 (도 10 (b) 를 참조) 50 내지 150 nm 의 두께로 폴리실리콘 (28) 이 형성된다.
다음으로, 소정의 형태를 성취하도록 패터닝하여 고저항 부하소자 (11) 를 형성한 후에, 포토리소그래피를 이용하여 고저항 부하소자 (11) 의 고저항부가 마스크되고, 전원선 (24) 을 형성하기 위해 약 1 × 1016cm-2의 고농도로 수행되는 p 형 불순물의 이온 주입이 수행된다.
다음으로, 실리콘 질화층 및 실리콘 산화층으로 형성된 2 개의 층으로 이루어진 층 또는 실리콘 산화층 (33) 이 10 nm 의 두께로 형성된다 (도 10 (c) 를 참조).
그후, 포토리소그래피는 소정의 영역을 패터닝하는데 이용되고, 층간 절연층 (9 및 14) 이 에칭되고, 접지선 (13) 까지의 컨택홀 (32) 및 컨택홀 (23) 이 형성된다 (도 8 을 참조).
그후, 고저항 부하소자 (22) 및 도전층 (34) 을 형성하기 위해 폴리실리콘이 50 내지 150 nm 의 두께로 형성되고, 고저항 부하소자 (22) 를 형성하기 위해 소정의 형태가 되도록 패터닝이 수행된다.
그후, 고저항 부하소자 (22) 의 고정항부는 포토리소그래피에 의해서 마스크되고, 전원선 (20) 및 도전층 (34) (도 10 (d) 를 참조) 을 형성하기 위해 1 × 1016cm-2의 정도로 p 형 불순물의 이온 주입이 수행된다.
본 발명의 제 4 실시예에서는, 저항 길이를 길게하는 것에 부가하여, 도전층 (34 및 35) 의 노드부에 각각 접속된 고저항 부하소자 (11 및 22) 를 가지고 용량 소자를 형성함으로서, 5 내지 20 fF 의 정전용량을 성취하여 메모리셀의 α 레이 면역성을 향상시키는 것이 가능하다.
본 발명의 제 4 실시예에 따른 반도체 메모리 장치의 구성은, 제 1 도전층이 제 2 층간 절연층의 표면상에 더 제공되고, 제 2 도전층이 절연층의 표면상에 더 제공되는 것을 나타낸다.
상세하게 설명한 바와 같이, 본 발명은 이하 효과가 제공된다.
첫 번째로, 셀이 작은 경우에도, 충분히 긴 저항의 설정이 가능하다. 그 이유는 본 발명에서는 고저항 소자가 2 개의 단차로 2 층으로 형성되기 때문이다.
두 번째로, 본 발명은 고저항 소자의 패터닝을 용이하게 한다. 그 이유는 본 발명에서는 고저항 소자가 2 개의 단차로 2 층으로 형성되기 때문이다.
세 번째로, 본 발명은 집적도가 높은 경우에도 메모리셀의 α 레이 면역성을 향상시키는 것이 가능하다. 그 이유는 본 발명에서는 노드 용량을 증가시키는 수단으로서 고저항 부하소자가 이용되기 때문이다.
Claims (17)
- 반도체 기판상에 형성된 2 개의 구동 MOS 트랜지스터, 상기 2 개의 구동 MOS 트랜지스터의 각 드레인에 각각 접속된 2 개의 MOS 전송 트랜지스터 및 2 개의 고저항 부하소자, 및 전원 전압을 공급하는 전원선을 포함하는 스태틱형 메모리셀을 갖는 반도체 메모리 장치에 있어서, 적어도 필드 산화층, 게이트 전극 및 확산층이 형성된 기판과, 상기 기판상에 형성된 제 1 층간 절연층과, 상기 제 1 층간 절연층상에 형성되며, 표면이 에칭 정지층으로 덮인 패터닝된 접지선과, 상기 패터닝된 접지선 및 상술한 소자들을 덮기 위해 상기 제 1 층간 절연층상에 형성되며, 트렌치를 갖는 제 2 층간 절연층과, 상기 트렌치의 내측 표면 및 상기 제 2 층간 절연층의 표면에 피착된 고저항 부하소자층을 구비하며, 상기 트렌치는 상기 제 2 층간 절연층을 관통하여 상기 에칭 정지층으로 연장하도록 형성되는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서, 상기 제 2 층간 절연층은 상면으로부터 상기 제 1 및 제 2 층간 절연층을 관통하여 상기 게이트 전극 및 상기 확산층이 존재하는 부분까지 연장하는 컨택홀이 제공되고, 또한, 상기 제 2 층간 절연층이 상기 게이트 전극 및 상기 확산층의 둘다에 접속되도록 상기 제 2 층간 절연층이 상기 컨택홀의 표면 내측에 형성되는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서, 상기 제 2 층간 절연층의 표면상에 형성된 절연층 및 상기 절연층의 표면상에 형성된 도전층을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 2 항에 있어서, 상기 제 2 층간 절연층의 표면상에 형성된 절연층 및 상기 절연층의 표면상에 형성된 도전층을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 반도체 기판상에 형성된 2 개의 구동 MOS 트랜지스터, 상기 2 개의 구동 MOS 트랜지스터의 각 드레인에 각각 접속된 2 개의 전송 MOS 트랜지스터 및 2 개의 고저항 부하소자, 및 전원 전압을 공급하는 전원선을 포함하는 스태틱형 메모리셀을 갖는 반도체 메모리 장치에 있어서, 적어도 필드 산화층, 게이트 전극 및 확산층이 형성된 기판과, 상기 기판상에 형성된 제 1 층간 절연층과, 상기 제 1 층간 절연층상에 형성된 패터닝된 접지선과, 상기 패터닝된 접지선 및 상술한 소자들을 덮기 위해 상기 제 1 층간 절연층상에 형성된 제 2 층간 절연층과, 상기 패터닝된 접지선의 양측에 제공되고 각각이 상면으로부터 상기 제 1 및 제 2 층간 절연층을 관통하여 상기 게이트 전극 및 상기 확산층이 존재하는 부분까지 연장하는 적어도 제 1 및 제 2 컨택홀과, 상기 제 2 층간 절연층의 표면 및 상기 제 1 컨택홀의 내측 표면상에 형성된 제 1 고저항 부하소자와, 절연층을 개재하여 상기 제 1 고저항 부하소자의 표면상에 형성된 제 2 고저항 부하소자를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 5 항에 있어서, 상기 제 2 층간 절연층의 표면상에 제 1 도전층이 더 제공되고, 상기 절연층의 표면상에 제 2 도전층이 더 제공되는 것을 특징으로 하는 반도체 메모리 장치.
- 반도체 기판상에 형성된 2 개의 구동 MOS 트랜지스터, 상기 2 개의 구동 MOS 트랜지스터의 드레인에 접속된 2 개의 전송 MOS 트랜지스터 및 2 개의 부하소자, 및 전원 전압을 공급하는 전원선을 포함하는 복수의 스태틱형 메모리셀을 갖는 반도체 메모리 장치 제조 방법에 있어서,(a) 상술한 반도체 기판의 표면상에 필드 절연층을 형성하고 그후 게이트 절연층을 형성하는 단계,(b) 제 1 도전층을 형성하고 그후 상기 구동 MOS 트랜지스터 및 상기 전송 MOS 트랜지스터를 형성하기 위해 소정의 영역을 에칭하는 단계,(C) 제 1 층간 절연층을 형성하는 단계,(d) 상기 제 1 층간 절연층상에 제 2 도전층 및 실리콘 질화층을 형성하고 그후 소정의 형태로 상기 제 2 도전층 및 실리콘 질화층을 에칭하는 단계,(e) 제 2 층간 절연층을 형성하는 단계,(f) 트렌치를 형성하기 위해 상기 실리콘 질화층 및 노드부상의 상기 제 1 및 제 2 층간 절연층을 에칭하는 단계, 및(g) 제 3 도전층을 형성하고 소정의 형태를 패터닝하는 단계로 이루어지는 것을 특징으로 하는 반도체 메모리 장치 제조 방법.
- 제 7 항에 있어서, 상기 제 3 도전층이 폴리실리콘인 것을 특징으로 하는 반도체 메모리 장치 제조 방법.
- 제 7 항에 있어서, 제 3 도전층을 형성하기 위해 패터닝이 수행된 후에, 제 1 절연층을 형성하도록 패터닝이 수행되고, 대향 전극으로서 상기 제 3 도전층을 갖는 커패시터로서 역할을 하는 제 4 도전층을 형성하기 위해 별도의 패터닝이 수행되는 것을 특징으로 하는 반도체 메모리 장치 제조 방법.
- 제 9 항에 있어서, 상기 제 1 절연층은 실리콘 산화층과 실리콘 질화층으로 이루어진 혼합층 및 단일 실리콘 산화층으로 이루어진 군으로부터 선택되는 것을 특징으로 하는 반도체 메모리 장치 제조 방법.
- 게이트 전극 및 확산층이 제공된 반도체 기판상에 형성된 2 개의 구동 MOS 트랜지스터, 상기 2 개의 구동 MOS 트랜지스터의 드레인에 접속된 2 개의 전송 MOS 트랜지스터 및 2 개의 부하소자, 및 전원 전압을 공급하는 전원선을 포함하는 복수의 스태틱형 메모리셀을 갖는 반도체 메모리 장치 제조 방법에 있어서,(a) 게이트 전극 및 확산층이 제공된 상기 반도체 기판의 표면상에 필드 절연층을 형성하고 그후 게이트 절연층을 형성하는 단계,(b) 제 1 도전층을 형성하고 그후 상기 구동 MOS 트랜지스터 및 상기 전송 MOS 트랜지스터를 형성하기 위해 소정의 영역을 에칭하는 단계,(c) 제 1 층간 절연층 및 제 2 도전층을 형성하고 그후 접지선을 형성하도록 패터닝을 수행하는 단계,(d) 제 2 층간 절연층을 형성하는 단계,(e) 상기 구동 트랜지스터의 상기 게이트 전극의 일부 및 소정의 영역의 상기 반도체 기판상에 형성된 상기 확산층의 적어도 일부를 노출시키는 제 1 컨택홀을 형성하는 단계,(f) 제 3 도전층을 형성하여 패터닝하는 단계,(g) 제 1 절연층을 형성하는 단계,(h) 상기 구동 트랜지스터의 상기 게이트 전극의 일부 및 소정의 영역의 상기 반도체 기판상에 형성된 상기 확산층의 적어도 일부를 노출시키는 제 2 컨택홀을 형성하는 단계, 및(i) 제 4 도전층을 형성하고, 제 3 도전층의 일부와 겹치도록 패턴닝하는 단계로 이루어지는 것을 특징으로 하는 반도체 메모리 장치 제조 방법.
- 제 11 항에 있어서, 상기 제 3 및 제 4 도전층이 폴리실리콘인 것을 특징으로 하는 반도체 메모리 장치 제조 방법.
- 제 11 항에 있어서, 상기 제 1 고저항 부하소자층이 형성될 때 접지선에 접속된 제 1 도전층을 상기 제 2 층간 절연층상에 형성하는 단계, 및 상기 제 2 고저항 부하소자층이 형성될 때 접지선에 접속된 제 2 도전층을 상기 제 1 절연층상에 형성하는 단계를 더 구비하는 것을 특징으로하는 반도체 메모리 장치 제조 방법.
- 제 11 항에 있어서, 상기 제 1 절연층은 실리콘 산화층과 실리콘 질화층으로 이루어진 혼합층 및 단일 실리콘 산화층으로 이루어진 군으로부터 선택되는 것을 특징으로 하는 반도체 메모리 장치 제조 방법.
- 반도체 기판상에 형성된 2 개의 구동 MOS 트랜지스터, 상기 2 개의 구동 MOS 트랜지스터의 드레인에 접속된 2 개의 전송 MOS 트랜지스터 및 2 개의 부하소자, 및 전원 전압을 공급하는 전원선을 포함하는 복수의 스태틱형 메모리셀을 갖는 반도체 메모리 장치 제조 방법에 있어서,(a) 필드 산화층 및 게이트 전극을 형성하고, 그후 제 1 층간 절연층을 형성하는 단계,(b) 상기 제 1 층간 절연층상에 도전층 및 에칭 정지층을 피착하고 패터닝에 의해서 상기 도전층 및 상기 에칭 정지층을 형성하는 단계,(c) 제 2 층간 절연층을 형성하고, 상기 에칭 정지층으로 연장하는 트렌치를 형성하는 단계, 및(d) 고저항 부하소자층을 피착하고, 저항 길이가 상기 트렌치의 측벽의 단차분에 의해서 증가되도록 패터닝에 의해서 상기 고저항 부하소자층을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 메모리 장치 제조 방법.
- 반도체 기판상에 형성된 2 개의 구동 MOS 트랜지스터, 공통 컨택에 의해서 상기 2 개의 구동 MOS 트랜지스터의 드레인에 접속된 2 개의 전송 트랜지스터 및 2 개의 고저항 부하소자, 및 전원 전압을 공급하는 전원선을 포함하는 복수의 스태틱형 메모리셀을 갖는 반도체 메모리 장치 제조 방법에 있어서,(a) 상기 기판상에 필드 산화층 및 게이트 전극을 형성하고, 그후 상기 기판상에 제 1 층간 절연층을 형성하고 그후 접지선층을 형성하고, 패터닝에 의해서 상기 접지선층상에 에칭 정지층을 피착하고, 그후 제 2 층간 절연층을 형성하는 단계,(b) 상기 제 2 층간 절연층을 통해 상기 제 2 층간 절연층의 상기 에칭 정지층으로 연장하는 트렌치를 형성하고, 상기 공통 컨택 영역에 컨택홀을 형성하고, 상기 고저항 부하소자를 형성하기 위해 층을 피착하고, 고저항 영역을 형성하기 위해 상기 층을 패터닝하고 상기 트렌치의 측벽에서의 단차분에 의해서 저항 길이를 길게하는 것이 가능하도록 상기 고저항 영역을 마스크함으로서 상기 고저항 영역과 컨택하는 전원선을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 메모리 장치 제조 방법.
- 제 15 항에 있어서, 상기 단계 (d) 에 연속하여 용량층이 형성되고, 또한 접지선과 용량 전극 사이를 접속시키기 위해 컨택홀이 형성되고, 그후 제 4 도전층이 형성되는 것을 특징으로 하는 반도체 메모리 장치 제조 방법.
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