JP3064957B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JP3064957B2 JP9150409A JP15040997A JP3064957B2 JP 3064957 B2 JP3064957 B2 JP 3064957B2 JP 9150409 A JP9150409 A JP 9150409A JP 15040997 A JP15040997 A JP 15040997A JP 3064957 B2 JP3064957 B2 JP 3064957B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置およ
びその製造方法に関し、特にＳＲＡＭ（スタティックラ
ンダムアクセスメモリ）に関する。
【０００２】
【従来の技術】スタティックメモリセルは２つの高抵抗
負荷素子と４つのＮチャンネルＭＯＳトランジスタとで
構成されている。図１１に、スタティックメモリセルの
等価回路図を示す。
【０００３】図１１を参照すると、一対の駆動ＭＯＳト
ランジスタはＴ１、Ｔ２の各一方のドレインが他方のゲ
ートに接続され、それぞれのドレインには負荷抵抗Ｒ
１、Ｒ２が接続され、ＭＯＳトランジスタＴ１、Ｔ２の
ソースは接地電位Ｖｓｓに固定され、負荷抵抗Ｒ１、Ｒ
２の他端には電源電圧Ｖｃｃが与えられ、ＭＯＳトラン
ジスタＴ１、Ｔ２、負荷抵抗Ｒ１、Ｒ２からなるフリッ
プフロップ回路に微少な電流を供給している。さらに、
このフリップフロップ回路の蓄積ノードＮ１、Ｎ２には
転送ＭＯＳトランジスタＴ３、Ｔ４が接続されている。
【０００４】以上の４つのトランジスタと２つの負荷抵
抗により１ビットのセルが構成されている。なお、１ａ
はワード線、２ａ、２ｂはデータ線である。
【０００５】従来のスタティックメモリは、そのメモリ
セルの負荷抵抗の両端が一方は高濃度に不純物がドープ
された電源配線部であり、もう一方も駆動ＭＯＳトラン
ジスタに接しているので、その後の熱処理によって、負
荷抵抗の低濃度不純物領域に高濃度領域より不純物が接
触面を通して拡散するため、抵抗値を維持するのに十分
な抵抗長が必要である。
【０００６】しかしながら、半導体の高集積化に伴い、
この抵抗長の確保が困難になりつつある。
【０００７】そこで例えば特開昭６３−８０５６６号公
報には、負荷抵抗長がメモリセルの長さを決定してしま
うことを回避し高密度の集積化を可能とするため、抵抗
負荷型のスタティック型半導体メモリにおいて、負荷抵
抗が絶縁膜を介して多層に構成された多結晶シリコンよ
りなり、各抵抗層が順次直列に介在する絶縁膜中に形成
された接続用孔を通して相互に接触し接続しているよう
にした構成が提案されている。図１２を用いて従来例の
製造方法について説明する。図１２は、従来のステティ
ック型半導体メモリの縦断面図である。
【０００８】図１２を参照すると、半導体基板１上にフ
ィールド酸化膜２およびゲート酸化膜３を介して転送Ｍ
ＯＳトランジスタのゲート電極４と駆動ＭＯＳトランジ
スタのゲート電極５を形成した後、高濃度不純物をイオ
ン注入し拡散層８を形成する。次に、絶縁膜９を形成し
た後、所定の領域にコンタクト孔１０を形成する。多結
晶シリコンを形成した後、フォトリソグラフィーとエッ
チングにより高抵抗負荷素子１１をパターニングする。
【０００９】次に、絶縁膜１４を形成し所定の領域にコ
ンタクト孔１９を形成する。さらに、多結晶シリコンを
形成し、高抵抗負荷素子２１をフォトリソグラフィーと
エッチングによりパターニングする。高抵抗負荷素子２
１の末端はフォトレジストにより高抵抗部をマスクして
高濃度不純物をイオン注入し形成した電源配線部２０と
なっている。
【００１０】
【発明が解決しようとする課題】上記した従来技術は、
製造工程が複雑になるという、問題点を有している。そ
の理由は、負荷抵抗を２つの層の高抵抗ポリシリコンを
接続することにより形成しているためである。
【００１１】またセル面積の縮小による抵抗長は維持で
きるが、ノード容量を増加させるための対策を行ってい
ないため、ノード容量は確保できない、という問題点も
ある。
【００１２】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、負荷抵抗の抵抗
長を十分確保でき、同時にノード容量を増加させること
により、動作特性を向上させる半導体記憶装置及びその
製造方法を提供することにある。
【００１３】
【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体記憶装置の製造方法は、半導体基板
に形成された２つの駆動ＭＯＳトランジスタと、前記２
つの駆動ＭＯＳトランジスタのドレインにそれぞれ接続
された２つの転送ＭＯＳトランジスタおよび２つの負荷
素子と、電源電圧を供給する電源配線と、を含むスタテ
ィック型メモリセルを複数備えてなる半導体記憶装置の
製造方法において、（ａ）前記半導体基板表面にフィー
ルド絶縁膜を形成した後、ゲート絶縁膜を形成する工程
と、（ｂ）第１の導電膜を形成した後、所定の領域をエ
ッチングし、前記駆動ＭＯＳトランジスタおよび前記転
送ＭＯＳトランジスタを形成する工程と、（ｃ）第１の
層間絶縁膜を形成する工程と、（ｄ）前記第１の層間絶
縁膜上に第２の導電膜とシリコン窒化膜を形成した後、
前記第２の導電膜と前記シリコン窒化膜を所定の形状に
エッチングする工程と、（ｅ）その上に第２の層間絶縁
膜を形成する工程と、（ｆ）前記シリコン窒化膜上の前
記第２の層間絶縁膜をエッチングして溝を形成する工程
と、（ｇ）第３の導電膜を形成し所定の形状にパターニ
ングする工程と、を含む。
【００１４】本発明においては、前記第３の導電膜が多
結晶シリコンにより形成された高抵抗素子であることを
含む。
【００１５】また、本発明においては、前記第３の導電
膜をパターニングした後、第１の絶縁膜を形成する工程
と、所定の領域に接続孔を開口し、前記第２の導電膜を
露出させた後、第４の導電膜を形成しパターニングする
ことを含む。
【００１６】さらに、本発明においては、第１の絶縁膜
がシリコン酸化膜またはシリコン酸化膜とシリコン窒素
化膜の複合膜であることを含む。
【００１７】そして、本発明は、半導体基板に形成され
た２つの駆動ＭＯＳトランジスタと、そのドレインに接
続された２つの転送ＭＯＳトランジスタおよび２つの負
荷素子と、電源電圧を供給する電源配線とからなるスタ
ティック型メモリセルで構成される半導体記憶装置の製
造方法において、前記半導体基板表面にフィールド絶縁
膜を形成した後、ゲート絶縁膜を形成する工程と第１の
導電膜を形成した後、所定の領域をエッチングし前記駆
動ＭＯＳトランジスタおよび前記転送ＭＯＳトランジス
タを形成する工程と第１の層間絶縁膜を形成する工程と
第２の導電膜を形成した後、パターニングし接地線を形
成する工程と第２の層間絶縁膜を形成する工程と所定領
域に前記駆動ＭＯＳトランジスタと前記半導体基板を露
出させる第１の接続孔を形成する工程と第３の導電膜を
形成しパターニングする工程と第１の絶縁膜を形成する
工程と所定領域に前記ＭＯＳトランジスタと前記半導体
基板を露出させる第２の接続孔を形成する工程と第４の
導電膜を形成し一部第３の導電膜と重なるようにパター
ニングする工程を有する。
【００１８】本発明は、前記第３、４の導電膜が多結晶
シリコンにより形成された高抵抗素子であることを含
む。
【００１９】また、本発明は、前記第３、４の導電膜の
それぞれのパターニング時に接地線に接続し、前記第
３、４の導電膜をそれぞれ対向電極とするコンデンサを
形成することを含む。
【００２０】そして、本発明においては、第１の絶縁膜
がシリコン酸化膜またはシリコン酸化膜とシリコン窒素
化膜の複合膜であることを含む。
【００２１】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。半導体基板に形成された２つの駆動ＭＯＳ
トランジスタと、前記２つの駆動ＭＯＳトランジスタの
ドレインにそれぞれ接続された２つの転送ＭＯＳトラン
ジスタおよび２つの高抵抗負荷素子と、電源電圧を供給
する電源配線と、を含むスタティック型メモリセルを複
数備えた半導体記憶装置の製造方法において、（ａ）半
導体基板表面にフィールド絶縁膜を形成した後、ゲート
絶縁膜を形成し、ゲート電極を形成して駆動ＭＯＳトラ
ンジスタおよび転送ＭＯＳトランジスタを形成した後
に、第１の層間絶縁膜を形成し（図３（ａ）参照）、
（ｂ）この第１の層間絶縁膜上に第２の導電膜とシリコ
ン窒化膜を形成した後、第２の導電膜とシリコン窒化膜
を所望形状にパタン形成し（図３（ｂ）参照）、（ｃ）
その上に第２の層間絶縁膜を形成し、前記シリコン窒化
膜上の第２の層間絶縁膜をエッチングして溝を形成し、
同時に駆動ＭＯＳトランジスタのドレインと転送ＭＯＳ
トランジスタと高抵抗負荷素子との共通コンタクト部の
コンタクトホールも形成し（図３（ｃ）参照）、（ｄ）
高抵抗負荷素子用の第３の導電膜を形成し所定の形状に
パターニングする（図３（ｄ）参照）、上記各工程を含
む。
【００２２】本発明の実施の形態によれば、工程を複雑
にせずに、抵抗長を十分に確保でき、なおかつ、ノード
容量も増加できる。
【００２３】
【実施例】本発明の実施例について図面を参照して以下
に説明する。なお、図１１に示した等価回路図は、本発
明の実施例においてもそのまま適用される。
【００２４】［実施例１］図１は、本発明の一実施例を
説明するためのＳＲＡＭセル部の平面図、図２、図１の
Ａ−Ａ′線での縦断面図である。
【００２５】図１、及び図２を参照すると、本実施例に
おいては、半導体基板１上に多結晶シリコン膜等の導電
膜により、転送ＭＯＳトランジスタのゲート電極４と駆
動ＭＯＳトランジスタのゲート電極５が形成されてい
る。各ＭＯＳトランジスタはフィールド酸化膜２によっ
て電気的に分離されている。高抵抗負荷素子１１と駆動
ＭＯＳトランジスタのゲート電極５とはコンタクト孔１
０を通して、転送ＭＯＳトランジスタの拡散層８と接続
されている。
【００２６】さらに、高抵抗負荷素子１１は、グランド
配線（Ｖｓｓ）１３上に形成された溝１５に形成され、
末端部にはフォトレジストにより高抵抗部をマスクして
高濃度不純物をイオン注入してなる電源配線部２０が形
成されている。
【００２７】図３は、本発明の一実施例のＳＲＡＭメモ
リセルの製造方法を工程順に説明するための工程断面図
である。図３を参照して、本発明の一実施例の製造方法
について以下に説明する。
【００２８】半導体基板１に厚さ１００〜５００ｎｍの
フィールド酸化膜２をリセスＬＯＣＯＳ法などにより形
成し、さらに厚さ５〜２０ｎｍのゲート酸化膜３を形成
する。
【００２９】次に、駆動ＭＯＳトランジスタのゲート電
極形成用に１００〜３００ｎｍの多結晶シリコンなどの
導電膜を形成する。
【００３０】次に、フォトリソグラフィーとドライエッ
チングにより所定の形状にパターニングし、駆動ＭＯＳ
トランジスタのゲート電極５と転送ＭＯＳトランジスタ
のゲート電極４が形成される。
【００３１】次に、トランジスタのソース、ドレイン部
を形成するため、ドーズ量１Ｅ１５（＝１×１０15）程
度のＡｓ注入を行い拡散層８を形成する。以上で図３
（ａ）に示す断面が形成される。
【００３２】次に層間絶縁膜９を形成し、駆動ＭＯＳト
ランジスタのソースとグランド配線を接続するためのコ
ンタクト孔（図示せず）を形成した後、グランド配線層
として多結晶シリコンまたはタングステンシリサイドな
どの導電膜を厚さ１００〜２００ｎｍ形成する。
【００３３】さらに、その上にシリコン窒化膜１２を膜
厚１２０〜１００ｎｍ形成し、フォトリソグラフィーと
ドライエッチングにより所定の形状にパターニングし、
グランド配線１３が形成される（図３（ｂ）参照）。
【００３４】次に、平坦化した層間絶縁膜１４を厚さ３
００〜５００ｎｍ形成し、フォトリソグラフィーを用い
所定の領域にパターニングを行い、ＣＨとＣＯガスを用
いた窒化膜と選択比の高い酸化膜エッチング条件で、層
間絶縁膜９、１４をエッチングし、溝１５とコンタクト
孔１０を形成する（図３（ｃ）参照）。
【００３５】次に、高抵抗負荷素子形成のため５０〜１
５０ｎｍの多結晶シリコンを形成し、所定の形状にパタ
ーニングし、高抵抗負荷素子１１を形成する。
【００３６】さらに、高抵抗負荷素子の高抵抗部をフォ
トリソグラフィーによりマスクして、１Ｅ１６程度の高
濃度Ｐ不純物をイオン注入し電源配線部２０を形成する
（図３（ｄ）参照）。
【００３７】この製造方法によれば、溝１５の側壁段差
分抵抗長を長くできるため、セルが縮小されても、安定
な抵抗値の高抵抗素子を形成できる。
【００３８】［実施例２］図４は、本発明の第２の実施
例を説明するための縦断面図である。図４（ａ）は、前
記第１の実施例と同様にして、高抵抗負荷素子１１と電
源配線部２０まで形成した図である。
【００３９】次に、膜厚１０ｎｍ程度のシリコン酸化膜
１６またはシリコン窒化膜と酸化膜の２層絶縁膜を形成
する。
【００４０】その後、グランド配線１３上へのコンタク
ト孔１７（図１参照）を形成した後、５０〜２００ｎｍ
の多結晶シリコンを形成し、リンなどのＮ型不純物をド
ーズ量１×１０16ｃｍ-2程度イオン注入し、導電膜１８
を形成する（図４（ｂ）参照）。
【００４１】本実施例では、接地電位にある導電膜１８
と、ノード部に接続されている高抵抗負荷素子１１とで
容量素子を、５〜２０ｆＦとすることができ、さらに、
溝１５の段差分の制電容量をさらに増加できるため、メ
モリセルのα線耐性を向上できる。
【００４２】［実施例３］図５は、本発明の第３の実施
例を説明するためのＳＲＡＭセル部の平面図であり、図
６は図５のＡ−Ａ′線の縦断面図である。
【００４３】図５、及び図６を参照すると、本実施例に
おいては、半導体基板１上に多結晶シリコン膜等の導電
膜により、転送ＭＯＳトランジスタとワード線を兼ねた
ゲート電極４、２６と駆動ＭＯＳトランジスタのゲート
電極５、２５か形成されている。各ＭＯＳトランジスタ
はフィールド酸化膜２によって電気的に分離されてい
る。高抵抗負荷素子１１、２２と駆動ＭＯＳトランジス
タのゲート電極５とはコンタクト孔１０、２３を通し
て、転送ＭＯＳトランジスタの拡散層８と接続されてい
る。さらに高抵抗負荷素子１１、２２はグランド配線
（Ｖｓｓ）１３上に形成されており、末端部にはフォト
レジストにより高抵抗部をマスクして高濃度不純物をイ
オン注入して電源配線部２０、２４が形成されている。
【００４４】図７は、本発明の第３の実施例のＳＲＡＭ
メモリセルの製造方法を工程順に説明する工程断面図で
ある。図７を参照して、本発明の第３の実施例の製造方
法について以下に説明する。
【００４５】半導体基板１に厚さ１００〜５００ｎｍの
フィールド酸化膜２をリセスＬＯＣＯＳ法などにより形
成し、さらに厚さ５〜２０ｎｍのゲート酸化膜３を形成
する。
【００４６】次に、駆動ＭＯＳトランジスタのゲート電
極形成用に厚さ１００〜３００ｎｍの多結晶シリコンな
どの導電膜を形成する。
【００４７】次に、フォトリソグラフィーとドライエッ
チングにより所定の形状にパターニングし、駆動ＭＯＳ
トランジスタのゲート電極５、２と転送ＭＯＳトランジ
スタとワード線を兼ねたゲート電極４、２６を形成す
る。
【００４８】次に、トランジスタのソース、ドレイン部
を形成するためドーズ１×１０15程度のＡｓ注入を行い
拡散層８を形成する。
【００４９】次に、層間絶縁膜９を形成し駆動ＭＯＳト
ランジスタのソースとグランド配線を接続するためのコ
ンタクト孔（図示せず）を形成した後、多結晶シリコン
またはタングステンシリサイドなどの導電膜を厚さ１０
０〜２００ｎｍ形成する。
【００５０】次に、フォトリソグラフィーとドライエッ
チングにより所定の形状にパターニングし、グランド配
線１３が形成される（図７（ａ）参照）。
【００５１】次に、平坦化した層間絶縁膜１４を厚さ３
００〜５００ｎｍ形成し、フォトリソグラフィーを用い
所定の領域にパターニングを行い、層間絶縁膜９、１４
をエッチングし、コンタクト孔１０を形成し、高抵抗負
荷素子形成のため５０〜１５０ｎｍの多結晶シリコン２
８を形成する（図７（ｂ）参照）。
【００５２】次に、所定の形状にパターニングし高抵抗
負荷素子１１を形成した後、高抵抗負荷素子１１の高抵
抗部をフォトリソグラフィーによりマスクして、１×１
０16程度の高濃度Ｐ不純物をイオン注入し、電源配線部
２４を形成する。
【００５３】さらに１０〜１００ｎｍのシリコン酸化膜
２９を形成する（図７（ｃ）参照）。
【００５４】次に、フォトリソグラフィーを用い所定の
領域にパターニングを行い、層間絶縁膜９、１１をエッ
チングし、コンタクト孔２３を形成し、高抵抗負荷素子
形成のため５０〜１５０ｎｍの多結晶シリコンを形成し
た後、所定の形状にパターニングし高抵抗負荷素子２２
を形成する。
【００５５】次に、高抵抗負荷素子２２の高抵抗部をフ
ォトリソグラフィーによりマスクして、１×１０16程度
の高濃度Ｐ不純物をイオン注入し、電源配線部２０を形
成する。
【００５６】この製造方法によれば、２セル分の抵抗長
を確保できるため、セルが縮小されても安定な抵抗値の
高抵抗素子を形成できる。
【００５７】［実施例４］図８は、本発明の第４の実施
例を説明するためのＳＲＡＭセル部の平面図である。ま
た、図９は、図８に示したＡ−Ａ′線の縦断面図であ
る。
【００５８】図８及び図９を参照すると、半導体基板１
上に多結晶シリコン膜等の導電膜により、転送ＭＯＳト
ランジスタとワード線を兼ねたゲート電極４、２６と駆
動ＭＯＳトランジスタのゲート電極５、２５が形成され
ている。各ＭＯＳトランジスタはフィールド酸化膜２に
よって電気的に分離されている。高抵抗負荷素子１１、
２２と駆動ＭＯＳトランジスタのゲート電極５とはコン
タクト孔１０、２３を通して、転送ＭＯＳトランジスタ
の拡散層８と接続されている。
【００５９】さらに、高抵抗負荷素子１１、２２はグラ
ンド配線（Ｖｓｓ）１３上に形成されており、末端部は
フォトレジストにより高抵抗部をマスクして高濃度不純
物をイオン注入して電源配線部２０、２４が形成されて
いる。
【００６０】さらに、接地電位にある導電膜３４、３５
とノード部に接続されている高抵抗負荷素子１１、２２
とで容量素子が形成されている。
【００６１】図１０は、本発明の第４の実施例ＳＲＡＭ
メモリセルの製造方法を工程順に説明するための工程断
面図である。
【００６２】半導体基板１に厚さ１００〜５００ｎｍの
フィールド酸化膜２をリセスＬＯＣＯＳ法などにより形
成し、さらに厚さ５〜２０ｎｍのゲート酸化膜３を形成
する。
【００６３】次に、駆動ＭＯＳトランジスタのゲート電
極形成用に１００〜３００ｎｍの多結晶シリコンなどの
導電膜を形成する。
【００６４】次に、フォトリソグラフィーとドライエッ
チングにより所定の形状にパターニングし、駆動ＭＯＳ
トランジスタのゲート電極５、２と転送ＭＯＳトランジ
スタとワード線を兼ねたゲート電極４、２６を形成す
る。
【００６５】次に、トランジスタのソース、ドレイン部
を形成するため１×１０15程度のＡｓ注入を行い拡散層
８を形成する。
【００６６】次に、層間絶縁膜９を形成し駆動ＭＯＳト
ランジスタのソースとグランド配線を接続するためのコ
ンタクト孔（図示せず）を形成した後、多結晶シリコン
またはタングステンシリサイドなどの導電膜を厚さ１０
０〜２００ｎｍ形成する。
【００６７】次に、フォトリソグラフィーとドライエッ
チングにより所定の形状にパターニングし、グランド配
線１３が形成される（図１０（ａ）参照）。
【００６８】次に、平坦化した層間絶縁膜１４を厚さ３
００〜５００ｎｍ形成し、フォトリソグラフィーを用い
所定の領域にパターニングを行い、層間絶縁膜９、１４
をエッチングし、コンタクト孔１０とグランド配線１３
上へのコンタクト孔３１（図８参照）を形成した後、高
抵抗負荷素子１１と導電膜３５形成のため厚さ５０〜１
５０ｎｍ多結晶シリコン２８を形成する（図１０（ｂ）
参照）。
【００６９】次に、所定の形状にパターニングし高抵抗
負荷素子１１と導電膜３５を形成した後、高抵抗負荷素
子１１の高抵抗部をフォトリソグラフィーによりマスク
して、電源配線部２４と導電膜３５に１×１０16程度の
高濃度Ｐ不純物をイオン注入する。
【００７０】次に、１０ｎｍ程度のシリコン酸化膜３３
またはシリコン窒化膜と酸化膜の２層絶縁膜を形成する
（図１０（ｃ）参照）。
【００７１】その後、フォトリソグラフィーを用い所定
の領域にパターニングを行い、層間絶縁膜９、１４をエ
ッチングし、コンタクト孔２３とグランド配線１３上へ
のコンタクト孔３２（図８参照）を形成する。
【００７２】その後、高抵抗負荷素子２２と導電膜３４
形成のため厚さ５０〜１５０ｎｍの多結晶シリコンを形
成し、所定の形状にパターニングし高抵抗負荷素子２２
と導電膜３４を形成する。
【００７３】その後、高抵抗負荷素子２２の高抵抗部を
フォトリソグラフィーによりマスクして、電源配線部２
０と導電膜３４に１×１０16程度の高濃度Ｐ不純物をイ
オン注入する（図１０（ｄ）参照）。
【００７４】本発明の第４の実施例では、抵抗長を長く
できることに加えて、接地電位にある導電膜３４、３５
のノード部に接続されている高抵抗負荷素子１１、２２
とでそれぞれ容量素子を形成することにより、制電容量
を５〜２０ｆＦにすることができるため、メモリセルの
α線耐性を向上できる。
【００７５】
【発明の効果】以上説明したように、本発明によれば下
記記載の効果を奏する。
【００７６】（１）本発明の第１の効果は、セルが縮小
されても十分な抵抗長を確保できる、ということであ
る。
【００７７】その理由は、本発明においては、高抵抗素
子を２回に分けて２つの層で形成しているからである。
【００７８】（２）本発明の第２の効果は、高抵抗素子
のパターニングが容易になる、ということである。
【００７９】その理由は、本発明においては、高抵抗素
子を２回に分けて２つの層で形成しているからである。
【００８０】（３）本発明の第３の効果は、高集積化し
ても、メモリセルのα線耐性を向上できる、ということ
である。
【００８１】その理由は、本発明においては、高抵抗負
荷素子を利用して、ノード容量を増加させるための対策
を行っているからである。
【図面の簡単な説明】
【図１】本発明の第１の実施例の半導体記憶装置の平面
図である。
【図２】図１のＡ−Ａ′線の縦断面図である。
【図３】本発明の第１の実施例の半導体記憶装置の製造
方法を工程順に説明するための工程断面図であり、図１
のＡ−Ａ′線で切断したときの縦断面図に対応したもの
である。
【図４】本発明の第２の実施例の半導体記憶装置の製造
方法を工程順に説明するための工程断面図である。
【図５】本発明の第３の実施例の半導体記憶装置の平面
図である。
【図６】図５のＡ−Ａ′線の縦断面図である。
【図７】本発明の第２の実施例の半導体記憶装置の製造
方法を工程順に説明するための工程断面図であり、図５
のＡ−Ａ′線で切断したときの縦断面図に対応したもの
である。
【図８】本発明の第４の実施例の半導体記憶装置の平面
図である。
【図９】図８のＡ−Ａ′線の縦断面図である。
【図１０】本発明の第４の実施例の半導体記憶装置の製
造方法を工程順に説明するための工程断面図であり、図
８のＡ−Ａ′線で切断したときの縦断面図に対応したも
のである。
【図１１】スタティック型メモリセルの等価回路を示す
図である。
【図１２】従来の半導体記憶装置の縦断面図である。
【符号の説明】
１ 半導体基板 １ａ ワード線 ２ フィールド酸化膜 ２ａ、２ｂ データ線 ３ ゲート酸化膜 ４、５、２５、２６ ゲート電極 ８、２７ 拡散層 ９、１４ 層間絶縁膜 １０、１７、１９、２３、３１、３２ コンタクト孔 １１、２１、２２ 高抵抗負荷素子 １２ シリコン窒化膜 １３ グランド配線 １５ 溝 １６、２９、３３ シリコン酸化膜 ２０、２４ 電源配線部 ２８ 多結晶シリコン ３４、３５ 導電膜 Ｎ１、Ｎ２ 蓄積ノード Ｔ１、Ｔ２ 駆動ＭＯＳトランジスタ Ｔ３、Ｔ４ 転送ＭＯＳトランジスタ Ｒ１、Ｒ２ 負荷抵抗 Ｖｃｃ 電源電圧 Ｖｓｓ 接地電位
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8244 H01L 21/822 H01L 27/04 H01L 27/11

Claims (13)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体基板に形成された２つの駆動ＭＯＳ
    トランジスタと、前記２つの駆動ＭＯＳトランジスタの
    ドレインにそれぞれ接続された２つの転送ＭＯＳトラン
    ジスタおよび２つの負荷素子と、電源電圧を供給する電
    源配線と、を含むスタティック型メモリセルを複数備え
    てなる半導体記憶装置の製造方法において、 （ａ）前記半導体基板表面にフィールド絶縁膜を形成し
    た後、ゲート絶縁膜を形成する工程と、 （ｂ）第１の導電膜を形成した後、所定の領域をエッチ
    ングし、前記駆動ＭＯＳトランジスタおよび前記転送Ｍ
    ＯＳトランジスタを形成する工程と、 （ｃ）第１の層間絶縁膜を形成する工程と、 （ｄ）前記第１の層間絶縁膜上に第２の導電膜とシリコ
    ン窒化膜を形成した後、前記第２の導電膜と前記シリコ
    ン窒化膜を所定の形状にエッチングする工程と、 （ｅ）その上に第２の層間絶縁膜を形成する工程と、 （ｆ）前記シリコン窒化膜上の前記第２の層間絶縁膜を
    エッチングして溝を形成する工程と、 （ｇ）第３の導電膜を形成し所定の形状にパターニング
    する工程と、 を含むことを特徴とする半導体装置の製造方法。
  2. 【請求項２】前記第３の導電膜が多結晶シリコンである
    ことを特徴とする請求項１記載の半導体装置の製造方
    法。
  3. 【請求項３】前記第３の導電膜をパターニングした後、 第１の絶縁膜を形成する工程と、 接地線に接続し、前記第３導電膜を対向電極とするコン
    デンサを形成する第４の導電膜を形成しパターニングす
    る、ことを特徴とする請求項１記載の半導体装置の製造
    方法。
  4. 【請求項４】前記第１の絶縁膜が、シリコン酸化膜、も
    しくはシリコン酸化膜とシリコン窒素化膜の複合膜であ
    ることを特徴とする請求項３記載の半導体装置の製造方
    法。
  5. 【請求項５】半導体基板に形成された２つの駆動ＭＯＳ
    トランジスタと、２つの駆動ＭＯＳトランジスタのドレ
    インにそれぞれ接続された２つの転送ＭＯＳトランジス
    タおよび２つの負荷素子と、電源電圧を供給する電源配
    線と、を含むスタティック型メモリセルを複数備えてな
    る半導体記憶装置の製造方法において、 （ａ）前記半導体基板表面にフィールド絶縁膜を形成し
    た後、ゲート絶縁膜を形成する工程と、 （ｂ）第１の導電膜を形成した後、所定の領域をエッチ
    ングし前記駆動ＭＯＳトランジスタおよび前記転送ＭＯ
    Ｓトランジスタを形成する工程と、 （ｃ）第１の層間絶縁膜を形成する工程と第２の導電膜
    を形成した後、パターニングし接地線を形成する工程
    と、 （ｄ）第２の層間絶縁膜を形成する工程と、 （ｅ）所定領域に前記駆動ＭＯＳトランジスタと前記半
    導体基板を露出させる第１の接続孔を形成する工程と、 （ｆ）第３の導電膜を形成しパターニングする工程と、 （ｇ）第１の絶縁膜を形成する工程と、 （ｈ）所定領域に前記ＭＯＳトランジスタと前記半導体
    基板を露出させる第２の接続孔を形成する工程と、 （ｉ）第４の導電膜を形成し一部第３の導電膜と重なる
    ようにパターニングする工程と、 を含むことを特徴とする半導体装置の製造方法。
  6. 【請求項６】前記第３、及び４の導電膜が多結晶シリコ
    ンであることを特徴とする請求項５記載の半導体装置の
    製造方法。
  7. 【請求項７】前記第３、４の導電膜のそれぞれのパター
    ニング時に接地線に接続し、前記第３、４の導電膜をそ
    れぞれ対向電極とするコンデンサを形成することを特徴
    とする請求項５記載の半導体装置の製造方法。
  8. 【請求項８】前記第１の絶縁膜が、シリコン酸化膜、も
    しくはシリコン酸化膜とシリコン窒素化膜の複合膜であ
    ることを特徴とする請求項５記載の半導体装置の製造方
    法。
  9. 【請求項９】半導体基板に形成された２つの駆動ＭＯＳ
    トランジスタと、前記２つの駆動ＭＯＳトランジスタの
    ドレインにそれぞれ接続された２つの転送ＭＯＳトラン
    ジスタおよび２つの高抵抗負荷素子と、電源電圧を供給
    する電源配線と、を含む高抵抗負荷型のスタティック型
    メモリセルを含む半導体記憶装置において、 フィールド酸化膜、ゲート電極上に形成された第１層間
    絶縁膜上にグランド配線及び該クランド配線上にエッチ
    ング停止膜がパタン形成されており、その上をを覆うよ
    うに形成された第２層間絶縁膜に前記エッチング停止膜
    に到るまでの溝を少なくとも一つ備え、高抵抗負荷素子
    用膜が前記溝部にも堆積されてパタン形成されており、
    これにより、抵抗長が前記溝の側壁段差分に相当する長
    さ分増大している、ことを特徴とする半導体記憶装置。
  10. 【請求項１０】前記高抵抗膜を覆うように、前記溝部を
    含めて容量膜及び導電膜を備えたことを特徴とする請求
    項９記載の半導体記憶装置。
  11. 【請求項１１】半導体基板に形成された２つの駆動ＭＯ
    Ｓトランジスタと、前記２つの駆動ＭＯＳトランジスタ
    のドレインにそれぞれ接続された２つの転送ＭＯＳトラ
    ンジスタおよび２つの負荷素子と、電源電圧を供給する
    電源配線と、を含むスタティック型メモリセルを複数備
    えた半導体記憶装置の製造方法において、 （ａ）フィールド酸化膜、ゲート電極を形成した後、そ
    の上に第１層間絶縁膜を形成し、 （ｂ）前記第１層間絶縁膜上に導電膜及びエッチング停
    止膜を堆積してパタン形成し、 （ｃ）その上の第２の層間絶縁膜を形成し、前記第２の
    層間絶縁膜において前記エッチング停止膜に到るまで溝
    を形成し、 （ｄ）その上に高抵抗負荷素子用膜を堆積しパタン形成
    することにより、抵抗長を前記溝の側壁段差分長くする
    ようにした、ことを特徴とする半導体記憶装置の製造方
    法。
  12. 【請求項１２】半導体基板に形成された２つの駆動ＭＯ
    Ｓトランジスタと、前記２つの駆動ＭＯＳトランジスタ
    のドレインに共通コンタクトでそれぞれ接続された２つ
    の転送ＭＯＳトランジスタおよび２つの高抵抗負荷素子
    と、電源電圧を供給する電源配線と、を含むスタティッ
    ク型メモリセルを複数備えた半導体記憶装置の製造方法
    において、 （ａ）フィールド酸化膜、ゲート電極を形成した後、第
    １層間絶縁膜に形成されたグランド配線層上にエッチン
    グ停止膜を堆積してパタン形成し、その上の第２の層間
    絶縁膜を形成し、 （ｂ）前記第２の層間絶縁膜において前記エッチング停
    止膜にまで溝を形成すると共に、前記共通コンタクト部
    のコンタクトホールを形成し、その上に高抵抗負荷素子
    用の膜を堆積してパタン形成して高抵抗部を形成し、前
    記高抵抗部にマスクして該高抵抗部に接して電源配線部
    を形成し、前記溝の側壁段差分抵抗長を長くできるよう
    にした、ことを特徴とする半導体記憶装置の製造方法。
  13. 【請求項１３】前記工程（ｄ）に続いて容量膜を形成し
    さらにクランド配線と容量電極を接続するためのコンタ
    クトホールを形成した後、第４の導電膜を形成する、こ
    とを特徴とする請求項１１記載の半導体記憶装置の製造
    方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6921962B1 (en) * 1998-12-18 2005-07-26 Texas Instruments Incorporated Integrated circuit having a thin film resistor located within a multilevel dielectric between an upper and lower metal interconnect layer
JP2002176112A (ja) * 2000-12-08 2002-06-21 Mitsubishi Electric Corp 半導体記憶装置およびその製造方法
KR100657142B1 (ko) * 2005-06-03 2006-12-13 매그나칩 반도체 유한회사 이미지센서의 픽셀 쉬링크를 위한 콘택 구조 및 그 제조방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0828428B2 (ja) * 1986-09-24 1996-03-21 日本電気株式会社 スタテイツク型半導体メモリ
JPH01152662A (ja) * 1987-12-09 1989-06-15 Fujitsu Ltd 半導体記憶装置
JPH0590540A (ja) * 1991-09-30 1993-04-09 Sanyo Electric Co Ltd 半導体記憶装置
TW297158B (ja) * 1994-05-27 1997-02-01 Hitachi Ltd
US5543350A (en) * 1995-09-29 1996-08-06 Chartered Semiconductor Manufacturing Pte Ltd SRAM resistor tab doping by plug implant from buried contact
US5721166A (en) * 1996-12-27 1998-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method to increase the resistance of a polysilicon load resistor, in an SRAM cell
US5747369A (en) * 1997-01-13 1998-05-05 Chartered Semiconductor Manufacturing Ltd. Formation of a capacitor using a sacrificial etch stop
JPH10242301A (ja) * 1997-02-21 1998-09-11 Nec Corp 半導体記憶装置およびその製造方法
US5846878A (en) * 1997-02-28 1998-12-08 Nec Corporation Method of manufacturing a wiring layer in a semiconductor device

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