JPH08274276A

JPH08274276A - 半導体装置およびその製造方法

Info

Publication number: JPH08274276A
Application number: JP7076778A
Authority: JP
Inventors: Akira Sudo; 章須藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1995-03-31
Filing date: 1995-03-31
Publication date: 1996-10-18

Abstract

(57)【要約】【目的】この発明は、小さい占有面積で埋込配線層に電
位を与えることのできる接続用素子を有した、半導体装
置およびその製造方法を提供しようとするものである。【構成】シリコン基板１内に形成された引き出し用トレ
ンチ３Ａと、この引き出し用トレンチ３Ａに近接して基
板１内に形成された、メモリセルのプレート電極１１ど
うしを電気的に接続するための埋込配線層７と、トレン
チ３Ａ中に形成された、埋込配線層７に接続されて、こ
の埋込配線層７を基板１の表面上に引き出すための引き
出し用配線層１３とを具備することを特徴としている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体装置に係わ
り、特に半導体基板の内部領域中に配された埋込配線層
を具備する半導体装置に関する。

【０００２】

【従来の技術】現在、半導体基板の内部領域中に配され
た埋込配線層を具備する半導体装置として、埋込プレ−
トトレンチ型メモリセル（以下ＢＰＴ型セルと称す）を
集積したダイナミック型ＲＡＭ（以下ＤＲＡＭと称す）
がある。

【０００３】ＢＰＴ型セルは、特開昭６３−１３６５５
８号公報や、“Half-Vcc Sheath-Plate Capacitor DRAM
Cell with Self-Aligned Buried Plate-Wiring., T.Ka
ga et al., IEEE TRANSACTIONS ON ELECTRON DEVICES V
OL.35,No.8,August 1988,p1257〜p1263 （以下、文献１
と称す）”などに、詳しく開示されている。

【０００４】ＢＰＴ型セルについて簡単に説明する。Ｂ
ＰＴ型セルでは、プレ−ト電極が、Ｐ型基板中に形成さ
れたトレンチそれぞれの内部に形成される。これらプレ
−ト電極は、トレンチの底に接したＮ型拡散層によっ
て、互いに接続される。Ｎ型拡散層は埋込配線層として
機能し、プレ−ト電位ＶPLは、Ｎ型拡散層中を伝わるこ
とによって、各プレ−ト電極に供給される。

【０００５】このようなＢＰＴ型セルでは、埋込配線層
にプレ−ト電位ＶPLを与えるために、埋込配線層を基板
の表面まで引き出す工夫が必要である。この工夫につい
ては、特開昭６３−１３６５５９号公報、特開平６−２
９４８５号公報、上記文献１に開示されている。

【０００６】上記特開昭６３−１３６５５９号公報、お
よび上記文献１では、トレンチに構造的な工夫をして、
トレンチの側壁に沿ってＮ型拡散層を形成し、このＮ型
拡散層を使って埋込配線層を基板の表面に引き出してい
る。しかし、この引き出し用Ｎ型拡散層は、トレンチ外
の基板に形成されるため、集積度を向上させずらくなっ
ている。

【０００７】また、その製造方法では、トレンチの側壁
に形成されたシリコン酸化膜（ＳｉＯ₂ を除去する工程
など、ＢＰＴ型セルの製造方法と共通化できない工程が
ある。これは、製造の困難さを招く。製造が困難である
と、製造歩留りが向上し難くなる。特に６４メガビッ
ト、２５６メガビットと記憶容量が大きく、集積素子数
が膨大なＤＲＡＭでは、製造歩留りの悪化は、大変な問
題である。

【０００８】これに対して、特開平６−２９４８５号公
報では、ウェルを使って埋込配線層を基板の表面に引き
出す。この構造では、トレンチに構造的な工夫が必要な
く、製造が容易である。このため、上記特開昭６３−１
３６５５９号公報、および上記文献１に比べて、製造歩
留りを向上させやすい。

【０００９】しかしながら、ウェルを使うために、集積
度は、上記特開昭６３−１３６５５９号公報、および上
記文献１に比べて、さらに悪化する。ＢＰＴ型セルで
は、プレ−ト電位ＶPLを、電源電圧ＶCCの半分、一般に
ハ−フＶCCと呼ばれる電位に設定することが多い。この
ため、上記ウェルの電位はハ−フＶCCとなり、ここには
ＭＯＳＦＥＴなど、他の電気素子は配置されない。よっ
て、上記ウェルは、プレ−ト電位ＶPLをＮ型拡散層に伝
えるだけの領域としてのみ機能するだけであり、集積度
の向上に寄与しない無効領域ともなっている。

【００１０】

【発明が解決しようとする課題】この発明は、上記の点
に鑑み為されたもので、その目的は、小さい占有面積で
埋込配線層に電位を与えることのできる、接続用素子を
有した半導体装置およびその製造方法を提供することに
ある。

【００１１】

【課題を解決するための手段】上記目的を達成するため
に、この発明では、第１導電型の半導体基板に埋め込ま
れた第２導電型の半導体領域と、第１導電型の半導体基
板に、前記半導体領域に達して形成された、前記半導体
領域に接する第１の電極、およびこの第１の電極と容量
結合する第２の電極が形成される第１のトレンチと、内
部に、前記半導体領域を前記基板の表面まで引き出す配
線層が形成される第２のトレンチとを具備することを特
徴としている。

【００１２】

【作用】上記構成の半導体装置であると、第２のトレン
チの内部に、半導体領域を基板の表面まで引き出す配線
層を持つ。この配線層に電位を与えることで、引き出し
用ウェルを形成した装置や、トレンチの周囲に引き出し
用拡散層を形成した装置に比べ、小さい占有面積で基板
内に埋め込こまれた半導体領域に電位が与えられる。

【００１３】

【実施例】以下、この発明を実施例により説明する。こ
の説明に際し、全ての図面において、同一の部分には同
一の参照符号を付し、重複する説明は避けることにす
る。図１はこの発明の第１の実施例に係るＤＲＡＭが有
するメモリセルアレイの平面図、図２は図１中に示され
た２−２線に沿う断面図である。

【００１４】図１、図２に示すように、Ｐ型シリコン基
板１内には、複数のトレンチ３が形成されている。基板
１内のトレンチ３各々の底に近接する、基板１内の箇所
には、球体状のＮ型拡散層５がそれぞれ形成されてい
る。Ｎ型拡散層５どうしは、互いに接することで、電気
的に接続されている。これにより、埋込配線層７を構成
する。

【００１５】トレンチ３の側壁上には、シリコン酸化膜
（ＳｉＯ₂ ）９が形成されている。トレンチ３内それぞ
れには、酸化膜９によって基板１と絶縁されたプレ−ト
電極１１が形成されている。プレ−ト電極１１はそれぞ
れ、さや状の導電性ポリシリコン（通常はＮ型ド−プ）
である。プレ−ト電極１１は、トレンチ３の底で、Ｎ型
拡散層５に電気的にされている。このようなプレ−ト電
極１１が、各トレンチの途中まで形成されている。

【００１６】また、メモリセルアレイの縁の部分に形成
されているトレンチ３Ａ内には、酸化膜９によって基板
１と絶縁された引き出し配線層１３が形成されている。
引き出し配線層１３はそれぞれ、さや状の導電性ポリシ
リコン（通常はＮ型ド−プ）である。引き出し配線層１
３は、トレンチ３Ａの底でＮ型拡散層５に電気的にされ
ている。引き出し配線層１３は、基板１の表面近くまで
形成されている。

【００１７】プレ−ト電極１１の表面上にはそれぞれ、
キャパシタ誘電体層１５が形成されている。この誘電体
層１５上にはストレ−ジノ−ド電極１７が形成されてい
る。ストレ−ジノ−ド電極１７は導電性ポリシリコン
（通常はＮ型ド−プ）である。また、ストレ−ジノ−ド
電極１７はそれぞれ、プレ−ト電極１１上を覆うこと
で、トレンチ３中に、プレ−ト電極１１を埋め込む。

【００１８】また、引き出し配線層１３の表面上にも、
プレ−ト電極１１と同様に、キャパシタ誘電体層１５が
形成され、この誘電体層１５上にはストレ−ジノ−ド電
極１７が形成されている。これは、トレンチ３内に形成
されるＢＰＴ型セルと、トレンチ３Ａ内に形成される接
続用素子との製造工程が共通化された結果である。

【００１９】またトレンチ３および３Ａ内には、導電性
ポリシリコン（通常はＮ型ド−プ）層１９が形成されて
いる。これらのポリシリコン層１９は、トレンチ３およ
び３Ａにより生じた基板１の表面の凹部を埋め込み、基
板１の表面をほぼ平坦にしている。また、ポリシリコン
層１９はそれぞれ、ストレ−ジノ−ド電極１７、および
引き出し配線層１３と電気的に接続される。これによ
り、ストレ−ジノ−ド電極１７および引き出し配線層１
３はそれぞれ、基板１の表面位置とほぼ同じような位置
まで引き出される。ポリシリコン層１９の表面上にはそ
れぞれ、シリコン酸化膜（ＳｉＯ₂ ）２１が形成されて
いる。シリコン酸化膜２１は、ワード線２３とポリシリ
コン層１９とを絶縁する。

【００２０】基板１の表面領域内には、ＬＯＣＯＳ法に
より形成されたフィ−ルド酸化膜（ＳｉＯ₂ ）２５が形
成されている。このフィ−ルド酸化膜２５は、特に図１
に示されるように、基板１の表面、即ちシリコン地肌が
露出された長方形状の複数の素子形成領域２７を画定す
る。この実施例に係るＤＲＡＭでは、２つのメモリセル
が占有するカラム方向に沿った長さを１ピッチとした
時、互いに１／２ピッチずつずれるように、素子形成領
域２７が配置されている。

【００２１】フィ−ルド酸化膜２５やトレンチ３、３Ａ
などが形成された基板１の表面上には、シリコン酸化膜
（ＳｉＯ₂ ）２９が形成されている。この酸化膜２９に
は、ＢＰＴ型セル形成用トレンチ３に対応して、複数の
コンタクト孔３１が設けられている。これらコンタクト
孔３１は、基板１内に形成されたＮ型ソ−ス拡散層３３
とポリシリコン層１９とに跨がって、形成されている。
コンタクト孔３１各々の内部には、一つのソ−ス拡散層
３３と一つのストレ−ジノ−ド電極１７とを互いに接続
するための配線層３５が形成されている。配線層３５
は、導電性ポリシリコン（通常はＮ型ド−プ）である。

【００２２】また、酸化膜２９には、引き出し用のトレ
ンチ３Ａに対応して、コンタクト孔３７が設けられてい
る。コンタクト孔３７はそれぞれ、少なくともポリシリ
コン層１９の表面を酸化膜２９から露出させることで、
引き出し配線層１３を、基板１の表面に引き出す。酸化
膜２９上にはプレ−ト電位電源線３９が形成されてい
る。プレ−ト電位電源線３９は、コンタクト孔３７を介
してポリシリコン層１３に電気的に接続されることで、
トレンチ３Ａに形成された引き出し配線層１３を介し
て、埋込配線層７にプレ−ト電位ＶPLを伝える。プレ−
ト電位電源線３９は、例えば配線層３５と同一の導電性
ポリシリコン（通常はＮ型ド−プ）である。

【００２３】酸化膜２９上には、シリコン酸化膜（Ｓｉ
Ｏ₂ ）４１が形成されている。酸化膜４１上には所定の
本数のビット線４５が形成されている。ビット線４５
は、酸化膜４１に設けられたコンタクト孔４３を介して
メモリセルトランジスタのＮ型ドレイン拡散層４７に電
気的に接続されている。

【００２４】次に、この発明の第１の実施例に係るＤＲ
ＡＭの製造方法について説明する。図３乃至図１８はそ
れぞれ、図１、図２に示すメモリセルアレイを、主要な
工程毎に示した断面図である。

【００２５】まず、図３に示すようにＰ型シリコン基板
１を準備する。次いで、基板１の一つの主要な表面上
に、ＬＯＣＯＳ法を用いてフィ−ルド酸化膜２５を形成
し、基板１の一つの表面に長方形状の素子形成領域２７
を画定する。

【００２６】次に、図４に示すように、基板１を熱酸化
し、素子形成領域２７に露呈したシリコンの表面上に、
薄い酸化膜（ＳｉＯ₂ ）５１を形成する。次いで、基板
１の主要な表面上に、ＣＶＤ法を用いて窒化シリコン
（Ｓｉ₃ Ｎ₄ ）を堆積させ、やや厚めの窒化膜５３を形
成する。次いで、窒化膜５３上にホトレジストを塗布
し、図示せぬレジスト層を得る。次いで、写真蝕刻法を
用いてレジスト層にトレンチ形成パタ−ンに対応した窓
を形成する。次いで、レジスト層をマスクに用いながら
窒化膜５３をエッチングし、窒化膜５３にトレンチ形成
パタ−ンに対応した孔を開ける。次いで、窒化シリコン
と、シリコン並びに二酸化シリコンとでエッチングレ−
トが異なる物質をエッチャントとしたＲＩＥ法を用い
て、酸化膜２５，５１および基板１をエッチングし、基
板１内にトレンチ３，３Ａを形成する。

【００２７】次に、図５に示すように、基板１の主要な
表面上に、ＬＰＣＶＤ法を用いて二酸化シリコンを堆積
し、酸化膜９を形成する。次いで、酸化膜９の表面を、
ＲＩＥ法を用いてエッチバックし、酸化膜９をトレンチ
３，３Ａの側面上にのみ残す。次いで、イオン注入法を
用いて、リン（Ｐ）を、ドーズ量１０¹⁶ｃｍ^-2程度で、
トレンチ３，３Ａの底に露出した基板１内に注入する。
図中、参照符号５５に示される部分が、ヒ素が注入され
た部分である。

【００２８】次に、図６に示すように、熱処理すること
により、基板１の内部へとヒ素を拡散させ、球体状のＮ
型拡散層５を形成する。また、図６では図面が繁雑とな
るために図示していないが、図１に示す平面パタ−ンの
ようにＮ型拡散層５それぞれが互いに接するまで、ヒ素
は拡散される。

【００２９】次に、図７に示すように、基板１の主要な
表面上に、ＬＰＣＶＤ法を用いて導電性のシリコンを堆
積し、導電性ポリシリコン層５７を形成する。次に、図
８に示すように、基板１の主要な表面上にポジ型のホト
レジストを塗布し、レジスト層５９を形成する。次に、
少なくとも引き出しトレンチ３４それぞれの上に対応し
て、遮光膜パタ−ン６１が設けられたガラスマスク６３
を用いて、ホトレジストを露光する。この時、ホトレジ
ストは、トレンチ３の途中の深さまで露光される。図
中、参照符号６５に示される部分は、未露光の部分であ
る。

【００３０】次に、図９に示すように、ホトレジストを
現像する。これにより、レジスト層５９は、未露光の部
分６５が残る。これによりレジスト層５９は、トレンチ
３の中を、その途中まで埋め込むパタ−ン５９Ａと、引
き出しトレンチ３Ａの中を埋め込み、かつトレンチ３Ａ
上を覆うパタ−ン５９Ｂとに分割される。

【００３１】次に、図１０に示すように、導電性ポリシ
リコン層５７を、等方性エッチングの一つであるＣＤＥ
法を用いてエッチングする。これにより、導電性ポリシ
リコン層５７は、トレンチ３の中に形成された、さや状
のプレ−ト電極１１、並びにトレンチ３Ａの中に形成さ
れた、さや状の引き出し配線層１３に加工される。

【００３２】次に、図１１に示すように、レジストパタ
−ン５９Ａ，５９Ｂを除去した後、基板１の主要な表面
上に、ＬＰＣＶＤ法を用いて窒化シリコンおよび二酸化
シリコンをそれぞれ堆積し、将来キャパシタの誘電体と
なる、絶縁膜６７を形成する。絶縁膜６７は、窒化シリ
コン（ＳｉＮ_X ）と二酸化シリコン（ＳｉＯ₂ ）との複
合膜でなり、膜厚５ｎｍ程度の二酸化シリコン膜と同等
の能力の誘電体膜として機能する。

【００３３】次に、図１２に示すように、絶縁膜６７上
に、ＬＰＣＶＤ法を用いて、リンがドーピングされた導
電性シリコンを堆積し、導電性ポリシリコン層６９を形
成する。

【００３４】次に、図１３に示すように、ポリシリコン
層６９および引き出し配線層（ポリシリコン）１３の表
面を、ＲＩＥ法を用いて、トレンチ３、３Ａの途中まで
エッチバックする。これによって、トレンチ３それぞれ
の内部には、ストレ−ジノ−ド電極１７が形成される。
また、引き出し用トレンチ３Ａにおいては、引き出し配
線層１３による凹部が、ポリシリコン層６９Ａによって
埋め込まれる。また、絶縁膜６７は、ストレ−ジノ−ド
電極１７とプレ−ト電極１１との間にそれぞれ残り、誘
電体層１５となる。尚、誘電体層１５は、引き出し配線
層１３とポリシリコン層６９Ａとの間にも残るが、誘電
体層１５は、引き出し配線層１３の最上面には残らず、
引き出し配線層１３の最上面は、外部に露出する。

【００３５】次に、図１４に示すように、基板１の主要
な表面上に、ＬＰＣＶＤ法を用いて導電性のシリコンを
堆積し、導電性ポリシリコン層７１を形成する。次に、
図１５に示すように、導電性ポリシリコン層７１をエッ
チバックする。これにより、トレンチ３、３Ａにより生
じている窪みを、導電性ポリシリコン層１９により埋め
込む。

【００３６】次に、図１６に示すように、窒化膜５３を
酸化障壁に用いて、基板１を熱酸化し、導電性ポリシリ
コン層１９の表面上に、酸化膜（ＳｉＯ₂ ）２１を形成
する。

【００３７】次に、図１７に示すように、窒化膜５３、
酸化膜５１を除去した後、基板１を熱酸化し、素子形成
領域群それぞれに露呈したシリコンの表面上に、ゲ−ト
絶縁膜となる二酸化シリコン膜７３を形成する。次い
で、基板１の主要な表面上に、導電性のシリコンを堆積
し、導電性ポリシリコン層を形成する。次いで、この導
電性ポリシリコン層をパタ−ニングすることにより、ワ
−ド線２３を形成する。次いで、フィ−ルド酸化膜２
５、酸化膜２１、並びにワ−ド線２３をマスクに用い
て、ヒ素イオンを基板１内に注入する。これにより、基
板１中にはＮ型ソ−ス拡散層３３とＮ型ドレイン拡散層
４７とが得られる。また、この実施例では、引き出しト
レンチ３Ａ近傍にも素子形成領域が設けられており、こ
の素子形成領域に応じた基板１中にもＮ型拡散層７５が
形成されているが、これは有っても無くても、どちらで
も構わない。また、この素子形成領域についても、有っ
ても無くても、どちらでも構わないが、この実施例に係
るＤＲＡＭでは、例えばロウ系リダンダンシ用のセル行
を増加させるなどの急な設計変更にも対応できるよう
に、予め、素子形成領域が基板１中に、余分に作り込ま
れている。

【００３８】次に、図１８に示すように、基板１の表面
上に、ＬＰＣＶＤ法を用いて二酸化シリコンを堆積し、
酸化膜２９を形成する。次いで、写真蝕刻法を用いて、
酸化膜２９に、コンタクト孔３１、３７を形成する。次
いで、酸化膜２９上に、ＬＰＣＶＤ法を用いて導電性の
シリコンを堆積し、導電性ポリシリコン層を形成する。
次いで、この導電性ポリシリコン層をパタ−ニングし、
一つのソ−ス拡散層３３と一つのストレ−ジノ−ド電極
１７とを互いに接続するための配線層３５、並びにプレ
−ト電位電源線３９を形成する。

【００３９】次に、図２に示すように、酸化膜２９上
に、ＬＰＣＶＤ法を用いて二酸化シリコンを堆積し、酸
化膜４１を形成する。次いで、写真蝕刻法を用いて、酸
化膜４１に、コンタクト孔４３を形成する。次いで、酸
化膜４１上に、ポリシリコンとシリサイドとの積層（ポ
リサイド）膜を形成する。次いで、積層膜をパタ−ニン
グし、ビット線４５を形成する。

【００４０】以上のような製法により、この発明の第１
の実施例に係るＤＲＡＭを製造することができる。次
に、この発明の第２の実施例に係るＤＲＡＭについて説
明する。

【００４１】図１９はこの発明の第２の実施例に係るＤ
ＲＡＭが有するメモリセルアレイの平面図、図２０は図
１９中に示された２０−２０線に沿う断面図である。図
１９に示すように、第２の実施例に係るＤＲＡＭでは、
引き出し用トレンチ３Ａの配置間隔が、メモリセル用ト
レンチ３の配置間隔より詰められている。そして、引き
出し用トレンチ３Ａの配置間隔を詰めることによって、
引き出し用トレンチ３Ａ下に形成される全てのＮ型拡散
層５を、互いに隙間を生ずることなく接触させる。

【００４２】この構成であると、引き出し用トレンチ３
Ａが密に配置されるために、電源線３９と埋込配線層７
との間に、より多くの引き出し配線層１３が並列に接続
されるようになる。このため、電源線３９と埋込配線層
７との間の抵抗値が減少する。よって、プレ−ト電位Ｖ
PLの安定度を、より向上させることができる。

【００４３】また、図２０に示されるように、引き出し
トレンチ３Ａは、基板１の主要な表面のうち、フィ−ル
ド酸化膜２５により覆われた部分に形成されるようにし
ても良い。さらにコンタクト孔３７については、引き出
しトレンチ３Ａの真上に形成されても良い。

【００４４】図２１は、６４メガビットＤＲＡＭの１６
メガビットメモリコアのブロック図である。図２１に示
すように、１６メガビットメモリコア１００は、６４個
の２５６キロビットのメモリセルアレー１０２が集積さ
れる。メモリコア１００の、カラム方向に沿ったセンタ
ーラインには、リードライトデータ（ＲＷＤ）線バス１
０４が設けられている。ＤＱ線バス・センスアンプアレ
ー１０６に含まれたＤＱ線対群は、ＤＱバッファ１０８
を介して、ＲＷＤ線バス１０４に含まれたＲＷＤ線対群
に接続される。ＤＱ線、およびＲＷＤ線はそれぞれ、入
出力データ線である。

【００４５】２５６キロビットの記憶容量を有したメモ
リセルアレー１０２は、ＲＷＤ線バス１０２を境に、３
２個ずつ、対象にメモリコア１００に配置されている。
プレート電位電源幹線１１０は、ＲＷＤ線バス１０２と
並行し、かつメモリコア１００の縁に沿って配置されて
いる。プレート電位配線１１０は、メモリセルアレーの
列毎に設けられる。

【００４６】なお、図２１に示すＲ／Ｄはロウデコー
ダ、ＢＬはビット線、ＷＬはワード線、ＣＳＬはカラム
選択線、ＤＱはＤＱ線である。このような１６メガビッ
トのメモリコアを四個、一つのチップ上に設けること
で、６４メガビットの容量を有するＤＲＡＭを得てい
る。

【００４７】図２２は、図２９に示すメモリセルアレー
の近傍の拡大して示した斜視図である。図２２に示すよ
うに、トレンチ３Ａの内部に形成された引き出し配線層
１３に接続される、プレ−ト電位電源線３９は、ロウデ
コーダの対面に形成される。プレート電位ＶPLは、電源
幹線１１０から、電源線３９、図２に示す引き出し配線
層１３を介して、図２に示す埋込配線層７に供給され
る。

【００４８】なお、厳密に述べるならば、図２２に示す
構成では、図１、図２に示すビット線４５直下の、トレ
ンチ３Ａは存在しない。図２２に示す構成では、トレン
チ３Ａは、ロウデコーダの対面側に存在する、ワード線
２３の末端部近傍に形成される。しかし、その構造およ
びその製造方法は、図１、図２に示すトレンチ３Ａ、お
よびその内部に形成された引き出し配線層１３と全く同
一である。

【００４９】次に、この発明の第３、第４の実施例に係
るＤＲＡＭについて説明する。第３、第４の実施例は、
ＤＲＡＭチップ上の、プレート電位電源線３９の形成位
置に関している。

【００５０】図２３は、第３の実施例に係るＤＲＡＭの
メモリセルアレーの近傍の拡大図で、図２４は、第４の
実施例に係るＤＲＡＭのメモリセルアレーの近傍の拡大
図である。

【００５１】まず、図２３に示すように、プレ−ト電位
電源線３９を、ロウデコーダの対面に沿って形成し、か
つＤＱ線バス・センスアンプアレー１０６に沿って形成
する。これによれば、図２２に示す電源線３９のパター
ンに比べ、メモリセルアレーの三方から、埋込配線層７
にプレート電位ＶPLが供給されるようになり、埋込配線
層７の電位が、さらに安定するようになる。

【００５２】また、図２４に示すように、プレ−ト電位
電源線３９を、メモリセルアレー１０２の縁に沿って形
成する。これによれば、メモリセルアレーの四方から、
埋込配線層７にプレート電位ＶPLが供給されるようにな
り、埋込配線層７の電位を、さらに安定させることが可
能となる。

【００５３】次に、この発明の第５の実施例に係るＤＲ
ＡＭについて説明する。第５の実施例は、ＤＲＡＭチッ
プ上における、センスアンプを構成するためのトランジ
スタの形成位置の改良に関している。

【００５４】センスアンプ群は各カラム毎に設けられて
いて、かつ２５６Ｋビットセルアレー１０２に隣接して
設けられる。これらのセンスアンプ群は各々、ＣＭＯＳ
型のセンス回路により構成されている。このＣＭＯＳ型
のセンス回路のうち、Ｎチャネル型ＭＯＳＦＥＴを、メ
モリセルトランジスタが形成されるＰ型ウェルに形成す
る。図２５には、このように形成した場合の、概略的な
断面図が示されている。

【００５５】図２５は、メモリセルアレーとセンスアン
プアレーとの境界近傍を示す図で、（ａ）図は従来の技
術に基いたＤＲＡＭにおける断面図、（ｂ）はこの発明
のぢ５の実施例に係るＤＲＡＭにおける断面図である。

【００５６】図２５（ａ）に示すように、従来の技術に
基いたＤＲＡＭでは、深いウェル２００を、メモリセル
トランジスタを形成するためのＰ型ウェルと、センスア
ンプ用ＮＭＯＳを形成するためのＰ型ウェルとの間に配
置しなければならない。

【００５７】この点、この発明に係るＤＲＡＭでは深い
ウェル２００を必要とせず、しかも、図２５（ｂ）に示
すように、メモリセルトランジスタを形成するためのＰ
型ウェルと、センスアンプ用ＮＭＯＳを形成するための
Ｐ型ウェルとを共用することが可能である。

【００５８】上記第１の実施例に係るＤＲＡＭである
と、トレンチ３Ａの内部に形成された引き出し配線層１
３を有することにより、トレンチ外の基板に引き出し用
拡散層や、引き出し用ウェルに比べ、小さい占有面積で
埋込配線層に電位を与えることができる。

【００５９】また、その製造方法では、トレンチ３Ａ
を、トレンチ３の製造工程と共通化しながら形成できる
ので、製造工程を簡略化できる。特に、トレンチ３、３
Ａの内部にプレート電極および引き出し配線層をそれぞ
れ形成する際、図８、図９、図１０に示されるように、
１度の写真蝕刻工程で、プレート電極および引き出し配
線層をそれぞれ、トレンチ３、３Ａの中に形成すること
ができる。

【００６０】このように、上記第１の実施例に係るＤＲ
ＡＭであると、製造が容易となる構造のトレンチ３Ａを
持つので、製造歩留りを向上させやすい。このようなト
レンチ３Ａを持つＤＲＡＭであると、記憶容量、集積素
子数が膨大であっても、歩留り良く製造できる。

【００６１】また、第２の実施例に係るＤＲＡＭである
と、引き出し用トレンチ３Ａを、例えばＮ型拡散層５
が、互いに隙間を生ずることなく接触されるほど、密に
配置することにより、プレート電源線３９と埋込配線層
７との間の抵抗値を減少させることができる。よって、
第１の実施例による効果に加え、プレ−ト電位ＶPLの安
定度を、より向上させることができる。

【００６２】また、第３の実施例に係るＤＲＡＭである
と、プレ−ト電位電源線３９を、ロウデコーダの対面に
沿って形成し、かつＤＱ線バス・センスアンプアレーに
沿って形成することで、メモリセルアレーの三方から、
プレート電位ＶPLを供給することができる。よって、第
１の実施例による効果に加え、埋込配線層７の電位を、
安定させることができる。

【００６３】さらに、第４の実施例に係るＤＲＡＭであ
ると、プレ−ト電位電源線３９を、メモリセルアレーの
縁に沿って形成するので、メモリセルアレーの四方か
ら、プレート電位ＶPLが供給されるようになり、埋込配
線層７の電位は、さらに安定する。

【００６４】また、第５の実施例に係るＤＲＡＭである
と、メモリセルアレーとセンスアンプアレーとの間に、
引き出しトレンチ３Ａを配置しつつ、メモリセルトラン
ジスタを形成するためのＰ型ウェルと、センスアンプ用
ＮＭＯＳを形成するためのＰ型ウェルとを共用する。こ
れにより、第１の実施例による効果に加え、プレート電
位ＶPLの安定と、集積度の向上とを同時に達成すること
ができる。

【００６５】

【発明の効果】以上説明したように、この発明によれ
ば、小さい占有面積で埋込配線層に電位を与えることの
できる接続用素子を有した、半導体装置およびその製造
方法を提供できる。

【図面の簡単な説明】

【図１】図１はこの発明の第１の実施例に係るＤＲＡＭ
の平面図。

【図２】図２は図１中の２−２線に沿う断面図。

【図３】図３はこの発明の第１の実施例に係るＤＲＡＭ
の製造中における断面図。

【図４】図４はこの発明の第１の実施例に係るＤＲＡＭ
の製造中における断面図。

【図５】図５はこの発明の第１の実施例に係るＤＲＡＭ
の製造中における断面図。

【図６】図６はこの発明の第１の実施例に係るＤＲＡＭ
の製造中における断面図。

【図７】図７はこの発明の第１の実施例に係るＤＲＡＭ
の製造中における断面図。

【図８】図８はこの発明の第１の実施例に係るＤＲＡＭ
の製造中における断面図。

【図９】図９はこの発明の第１の実施例に係るＤＲＡＭ
の製造中における断面図。

【図１０】図10はこの発明の第１の実施例に係るＤＲＡ
Ｍの製造中における断面図。

【図１１】図11はこの発明の第１の実施例に係るＤＲＡ
Ｍの製造中における断面図。

【図１２】図12はこの発明の第１の実施例に係るＤＲＡ
Ｍの製造中における断面図。

【図１３】図13はこの発明の第１の実施例に係るＤＲＡ
Ｍの製造中における断面図。

【図１４】図14はこの発明の第１の実施例に係るＤＲＡ
Ｍの製造中における断面図。

【図１５】図15はこの発明の第１の実施例に係るＤＲＡ
Ｍの製造中における断面図。

【図１６】図16はこの発明の第１の実施例に係るＤＲＡ
Ｍの製造中における断面図。

【図１７】図17はこの発明の第１の実施例に係るＤＲＡ
Ｍの製造中における断面図。

【図１８】図18はこの発明の第１の実施例に係るＤＲＡ
Ｍの製造中における断面図。

【図１９】図19はこの発明の第２の実施例に係るＤＲＡ
Ｍの平面図。

【図２０】図20は図19中に示す20−20線に沿う断面図。

【図２１】図21は６４メガビットＤＲＡＭの１６メガビ
ットメモリコアのブロック図。

【図２２】図22は図21に示すメモリセルアレーの近傍を
拡大して示した斜視図。

【図２３】図23はこの発明の第３の実施例に係るＤＲＡ
Ｍのメモリセルアレーの近傍を拡大して示した斜視図。

【図２４】図24はこの発明の第４の実施例に係るＤＲＡ
Ｍのメモリセルアレーの近傍を拡大して示した斜視図。

【図２５】図25はメモリセルアレーとセンスアンプアレ
ーとの境界近傍を示す図で、（ａ）図は従来の技術に基
いたＤＲＡＭにおける断面図、（ｂ）はこの発明の第４
の実施例に係るＤＲＡＭにおける断面図。

【符号の説明】

１…Ｐ型シリコン基板、３…トレンチ、５…Ｎ型拡散
層、７…埋込配線層、９…シリコン酸化膜、１１…プレ
−ト電極、１３…引き出し用配線層、１５…キャパシタ
誘電体膜、１７…ストレ−ジノ−ド電極、１９…導電性
ポリシリコン膜、２１…シリコン酸化膜、２３…ワ−ド
線、２５…フィ−ルド酸化膜、２７…素子形成領域、２
９…シリコン酸化膜、３１…コンタクト孔、３３…Ｎ型
ソ−ス拡散層、３５…配線層、３７…コンタクト孔、３
９…プレ−ト電位電源線、４１…シリコン酸化膜、４３
…コンタクト孔、４５…ビット線、４７…Ｎ型ドレイン
拡散層、５１…シリコン酸化膜、５３…シリコン窒化
膜、５９…ホトレジスト層、６５…未感光領域、１００
…メモリコア、１０２…メモリセルアレー、１０４…Ｒ
ＷＤ線バス、１０６…ＤＱ線バス・センスアンプアレ
ー、１０８…ＤＱバッファ、１１０…プレート電位電源
幹線。

Claims

【特許請求の範囲】

【請求項１】第１導電型の半導体基板に形成されたト
レンチと、前記基板内に形成された、電気素子どうしを接続するた
めの第２導電型の埋込配線層と、前記トレンチの内部に形成された、前記埋込配線層に接
するとともに、前記基板の表面に達する配線層と、前記配線層に接続された、前記電気素子に電位を供給す
るための配線とを具備することを特徴とする半導体装
置。
【請求項２】第１導電型の半導体基板にトレンチを形
成する工程と、前記基板内に、電気素子どうしを接続するための第２導
電型の埋込配線層を形成する工程と、前記トレンチの内部に、前記埋込配線層に接するととも
に、前記基板の表面に達する配線層を形成する工程と、前記配線層に接続された、前記電気素子に電位を供給す
るための配線を形成する工程とを具備することを特徴と
する半導体装置の製造方法。
【請求項３】第１導電型の半導体基板に形成された、
第２導電型の埋込配線層と、前記埋込配線層に達して形
成された第１のトレンチと、前記第１のトレンチ内に形
成された、前記埋込配線層に接するプレート電極、およ
びこのプレート電極に容量結合するストレージノード電
極とを有するメモリセルと、前記埋込配線層に達して形成された第２のトレンチと、前記第２のトレンチの内部に形成された、前記埋込配線
層を前記基板の表面まで引き出す配線層とを具備するこ
とを特徴とする半導体装置。
【請求項４】第１導電型の半導体基板に形成された第
１のトレンチと、前記第１のトレンチ内に形成されたプ
レート電極と、前記第１のトレンチ内に形成された、前
記プレート電極と容量結合するストレージノード電極と
を有するメモリセルと、前記第１導電型の半導体基板に形成された第２のトレン
チと、前記第２のトレンチ内に、この第２のトレンチの側壁に
沿って形成された、前記プレート電極を前記基板の表面
まで引き出す配線層とを具備することを特徴とする半導
体装置。
【請求項５】第１導電型の半導体基板に埋め込まれた
第２導電型の半導体領域と、第１導電型の半導体基板に、前記半導体領域に達して形
成された、前記半導体領域に接する第１の電極、および
この第１の電極と容量結合する第２の電極が形成される
第１のトレンチと、内部に、前記半導体領域を前記基板の表面まで引き出す
配線層が形成される第２のトレンチとを具備することを
特徴とする半導体装置。
【請求項６】第１導電型の半導体基板と、前記基板に設定されるメモリセルアレーに応じて前記基
板内に形成された第２導電型の埋込半導体領域と、前記埋込半導体領域の上方に配置されたプレート電位電
源線と、前記プレート電位電源線の下の前記基板内に、前記埋込
半導体領域に達して形成された第１のトレンチ群と、前記基板の、前記第１のトレンチ群に隣接する部分に、
前記埋込半導体領域に達して形成された第２のトレンチ
群と、前記第２のトレンチ群のトレンチ内部それぞれに形成さ
れた、前記埋込半導体領域に接するプレート電極および
このプレート電極に容量結合するストレージノード電極
と、前記第１のトレンチ群のトレンチ内部それぞれに形成さ
れた、前記埋込半導体領域に接するとともに、前記プレ
ート電位電源線に接する配線層とを具備することを特徴
とする半導体装置。
【請求項７】前記プレート電位電源線が、メモリセル
アレーの、ロウデコーダに相対する部分の上方に配置さ
れていることを特徴とする請求項６に記載の半導体装
置。
【請求項８】前記プレート電位電源線が、メモリセル
アレーの、ロウデコーダに相対する部分の上方と、セン
スアンプアレーに隣接する部分の上方とに配置されてい
ることを特徴とする請求項６に記載の半導体装置。
【請求項９】前記プレート電位電源線が、メモリセル
アレーの縁の上方に配置されていることを特徴とする請
求項６に記載の半導体装置。
【請求項１０】前記配線層は、少なくとも前記プレー
ト電極を、前記基板の表面近くまで延在させて得た部分
を含むことを特徴とする請求項６乃至請求項９いずれか
一項に記載の半導体装置。
【請求項１１】前記プレート電位電源線に電位を与え
るための、電源幹線をさらに有し、前記プレート電位電
源線が、前記電源幹線と異なる導電層で構成されている
ことを特徴とする請求項６乃至請求項１０いずれか一項
に記載の半導体装置。
【請求項１２】第１導電型の半導体基板内に複数のト
レンチを形成する工程と、前記トレンチの側壁に沿って絶縁膜を形成する工程と、前記トレンチの底から、第２導電型の不純物を基板内に
拡散させ、前記基板内で互いに接する第２導電型の拡散
層を形成する工程と、前記基板上に、導電膜を形成する工程と、前記基板上に、感光性レジスト膜を形成する工程と、前記トレンチ中の前記感光性レジスト膜を、一部のトレ
ンチを除いて前記トレンチの途中まで感光させる工程
と、前記感光性レジスト膜の感光した部分を除去する工程
と、残存した前記感光性レジスト膜をマスクに用いて、前記
導電膜を除去し、トレンチの側壁に沿って基板の表面に
達し、かつ前記前記拡散層に接する第１の導電層と、ト
レンチの側壁に沿って基板内部に埋め込まれ、かつ前記
拡散層に接する第２の導電層を形成する工程とを具備す
ることを特徴とする半導体装置の製造方法。