JPH09321245A - 半導体集積回路装置およびその製造方法 - Google Patents

半導体集積回路装置およびその製造方法

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JPH09321245A
JPH09321245A JP8137238A JP13723896A JPH09321245A JP H09321245 A JPH09321245 A JP H09321245A JP 8137238 A JP8137238 A JP 8137238A JP 13723896 A JP13723896 A JP 13723896A JP H09321245 A JPH09321245 A JP H09321245A
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pattern
film
integrated circuit
circuit device
bit line
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JP8137238A
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English (en)
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Toshihiro Sekiguchi
敏宏 関口
Yoshitaka Tadaki
▲芳▼▲隆▼ 只木
Keizo Kawakita
惠三 川北
Katsuo Yuhara
克夫 湯原
Kazuhiko Saito
和彦 斉藤
Shinya Nishio
伸也 西尾
Michio Tanaka
道夫 田中
Michio Nishimura
美智夫 西村
Toshiyuki Kaeriyama
敏之 帰山
Seishiyu Chiyou
成洙 趙
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Texas Instruments Japan Ltd
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Hitachi Ltd
Texas Instruments Japan Ltd
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    • H—ELECTRICITY
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Abstract

(57)【要約】 【課題】 ＤＲＡＭを構成するワード線またはビット線
のリソグラフィ工程における断線不良あるいは短絡不良
を抑制する。 【解決手段】 半導体基板１上に形成されたＬＯＣＯＳ
酸化膜４に囲まれた活性領域６の中央部を対称に形成さ
れる２個の選択ＭＯＳＦＥＴのゲート電極となるワード
線ＷＬを直線形状とし、活性領域６の中央部に形成され
た第１の半導体領域１６に第１のコンタクトホール２１
を介して接続されるビット線ＢＬの突出部ＢＬＤＢのパ
ターンとビット線ＢＬの直線部分のパターンとを別々に
２段階の露光を行うことにより形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ＤＲＡＭ（Dynami
c Random Access Memory）を有する半導体集積回路装置
に適用して有効な技術に関するものである。
【０００２】
【従来の技術】近年の大容量ＤＲＡＭは、メモリセルの
微細化に伴う情報蓄積用容量素子（キャパシタ）の蓄積
電荷量（Ｃｓ）の減少を補うために、情報蓄積用容量素
子をメモリセル選択用ＭＩＳＦＥＴの上方に配置するス
タック構造を採用している。
【０００３】上記スタック構造のメモリセルのなかで
も、メモリセルに蓄積される情報の入出力に使用される
ビット線の上方に情報蓄積用容量素子を配置するキャパ
シタ・オーバー・ビットライン（Capacitor Over Bitli
ne；ＣＯＢ）構造のメモリセルは、情報蓄積用容量素子
の蓄積電極（ストレージノード）の下地段差がビット線
により平坦化されるので、情報蓄積用容量素子を形成す
る際のプロセス上の負担を小さくすることができる、ビ
ット線が情報蓄積用容量素子によりシールドされるので
高い信号対雑音（Ｓ／Ｎ）比を得ることができる、など
の特長を備えている。
【０００４】ＤＲＡＭのメモリセルでは、フィールド絶
縁膜で囲まれた活性領域にビット線を共有する２個のメ
モリセル選択用ＭＩＳＦＥＴが形成される。さらに、活
性領域の中央部に位置する半導体領域（第１の半導体領
域）には第１のコンタクトホールを通してビット線が接
続され、活性領域の両端部に位置する半導体領域（第２
の半導体領域）には、第２のコンタクトホールを通して
情報蓄積用容量素子の蓄積電極が接続される。
【０００５】ところで、上記ＣＯＢ構造のメモリセルに
おいては、ビット線を上記第１の半導体領域に接続させ
た後に、情報蓄積用容量素子の蓄積電極を上記第２の半
導体領域に接続させる。このため、ビット線が蓄積電極
を接続する第２の半導体領域の真上に延在していると、
蓄積電極と第２の半導体領域とを接続させることができ
ない。
【０００６】そこで、米国特許第４，９７０，５６４号
などに記載されているように、蓄積電極が接続される第
２の半導体領域の真上にビット線が配線されないよう
に、活性領域とビット線を斜交させるようなレイアウト
が採用されている。
【０００７】また、単に活性領域とビット線を斜交させ
るのみでは、活性領域の両端部の面積が素子分離構造と
して採用するＬＯＣＯＳ構造により形成されるバーズビ
ークにより減少するため、特開平５−２９１５３２号公
報などに記載されているように、その外形から鴎状翼
（シーガルウイング）と呼ばれる活性領域を有するＣＯ
Ｂ構造のメモリセルが採用されている。
【０００８】このシーガルウイング構造の活性領域は、
左右対称の鴎の翼の形状をしており、半導体基板上に複
数個配置されたものである。
【０００９】このシーガルウイング構造の活性領域を有
するメモリセルでは、鴎の体躯に相当する活性領域の中
央部に位置する第１の半導体領域上に第１のコンタクト
ホールが形成されて、ビット線と第１の半導体領域が接
続される。また、鴎の内翼に相当する活性領域にメモリ
セル選択用ＭＩＳＦＥＴのチャネル領域が位置し、鴎の
外翼に相当する第２の半導体領域上に第２のコンタクト
ホールが形成されて、情報蓄積用容量素子の蓄積電極と
第２の半導体領域が接続される。
【００１０】複数のワード線は、ほぼ平行に配置され、
メモリセル選択用ＭＩＳＦＥＴのチャネル長を確保する
ためにチャネル領域で幅を広くした形状を有している。
また、複数のビット線は、ワード線に対して直角方向に
位置しており、第１の半導体領域上に第１のコンタクト
ホールの部分を完全に覆うために凸形の張り出し部を有
する形状となっている。さらに、ワード線およびビット
線の加工は、最も微細化の要求される部分であるため、
そのリソグラフィには位相シフトマスクが用いられるこ
とがあるが、この場合には、各部位の近接距離を均等に
保つ必要があることから、前記の幅広部や張り出し部に
対向した領域で凹部を形成する必要があり、ワード線あ
るいはビット線の形状は直線とはならず、複雑な凹凸を
有する形状となるのが一般的である。
【００１１】
【発明が解決しようとする課題】しかし、ワード線ある
いはビット線の形状が前記のとおり、複雑な凹凸を有す
る形状となっている場合、近年の更なる高集積化、微細
化を実現するためのスケールダウンの際に問題が生じる
ことを、本発明者らは見い出した。
【００１２】すなわち、ワード線あるいはビット線の幅
が広い部分についてはより広く、幅が狭い部分について
はより狭くパターニングされるという問題である。
【００１３】図２１（ａ）は代表的なワード線のレイア
ウト形状を示す上面図であり、図２１（ｂ）はそのパタ
ーニング形状を示す上面図、図２１（ｃ）は不良を起こ
したワード線の形状を示す上面図である。
【００１４】レイアウト設計の段階では図２１（ａ）に
示すようにワード線パターン１０１は、凹凸を有するも
のである。これは、活性領域上では十分なチャネル長を
確保するためにワード線パターン１０１の幅広部１０２
を設け、また、位相シフトマスクを用いる際に要求され
る各部の近接距離を均等化を図るために幅広部１０２に
対応して凹部１０３を設けたために生じた形状である。
【００１５】このレイアウトパターンで、ワード線材料
であるポリシリコン膜あるいはポリシリコン膜とシリサ
イド膜の積層膜を公知のフォトリソグラフィ技術および
エッチング技術を用いてパターン形成したものが図２１
（ｂ）に示すワード線１０４である。図２１（ａ）と図
２１（ｂ）とを比較してわかるように、幅広部１０２に
対応するワード線１０４の膨らみ部１０５はレイアウト
設計上の幅よりも広く、凹部１０３に対応するワード線
１０４のくびれ部１０６はレイアウト設計上の幅よりも
狭くなっていることが確認できる。すなわちビット線の
幅が広い部分についてはより広く、幅が狭い部分につい
てはより狭くパターニングされるということである。
【００１６】このような状況において、僅かなパターン
のずれあるいは露光状態のプロセス条件変動等があれ
ば、前記の現象は容易に増幅され、図２１（ｃ）に示す
ように、ワード線１０４の切断部１０７が生じてしま
う。
【００１７】このようなワード線切断状況は、ビット線
についても同様に生じる。図２２（ａ）は代表的なビッ
ト線のレイアウト形状を示す上面図であり、図２２
（ｂ）はそのパターニング形状を示す上面図、図２２
（ｃ）は不良を起こしたビット線の形状を示す上面図で
ある。ワード線１０４と同様に、ビット線１０８の切断
部１０９が生じている。
【００１８】本発明の目的は、微細化された半導体集積
回路装置のワード線あるいはビット線の切断を防止し、
半導体集積回路装置の不良の低減および歩留まりの向上
を実現する技術を適用することにある。
【００１９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００２０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００２１】（１）本発明の半導体集積回路装置は、半
導体基板上に一定の間隔で形成され、メモリセル選択用
ＭＩＳＦＥＴのゲート電極として機能する複数本のワー
ド線と、半導体基板上に一定の間隔で形成され、ワード
線に対して直交して延在する複数本のビット線と、フィ
ールド絶縁膜によって囲まれた左右対称型の複数個の活
性領域とを備え、活性領域の中央部に２個のメモリセル
選択用ＭＩＳＦＥＴに共有される第１の半導体領域、活
性領域の両端部に第２の半導体領域、および第１の半導
体領域と第２の半導体領域との間に位置する活性領域に
チャネル領域が形成されたメモリセルによって構成され
たＤＲＡＭを有する半導体集積回路装置であって、ビッ
ト線が直線パターンおよび離散的なパターンの合成パタ
ーンにより、ワード線が直線パターンまたは合成パター
ンにより形成されているものである。
【００２２】このような半導体集積回路装置によれば、
ビット線またはワード線が、直線パターンおよび離散的
なパターンの合成パターンにより形成されているため、
ビット線またはワード線にくびれ部あるいは膨らみ部を
生じず、僅かなプロセス条件変動により、ビット線また
はワード線の断線あるいは短絡を生じることがない。こ
の結果、半導体集積回路装置の不良を低減し、歩留まり
を向上することができる。
【００２３】また、露光プロセスのロバスト性が向上す
るため、ビット線またはワード線の加工精度を加工限界
の近傍まで高めることができ、半導体集積回路装置の集
積度の向上を実現することができる。
【００２４】（２）本発明の半導体集積回路装置は、前
記（１）記載の半導体集積回路装置であって、ビット線
またはワード線の離散的なパターン部分の上層には、ビ
ット線またはワード線を構成する材料に対してエッチン
グ選択比を有する材料からなる薄膜を有するものであ
る。
【００２５】このような半導体集積回路装置によれば、
離散的なパターン部分の上層には、ビット線またはワー
ド線を構成する材料に対してエッチング選択比を有する
材料からなる薄膜を有するため、この離散的パターンを
用いて第１回目の露光を行い、次に、直線のみからなる
パターンの露光を行うことができる。直線のみからなる
パターンは、隣接パターンが相互に露光限界近傍まで近
接しても、パターンの膨らみやくびれが生じないため、
パターンの加工精度を向上することが可能となる。この
結果、半導体集積回路装置の不良の低減および歩留まり
の向上、また、半導体集積回路装置の集積度の向上を図
ることができる。
【００２６】（３）本発明の半導体集積回路装置の製造
方法は、半導体基板上に一定の間隔で形成され、メモリ
セル選択用ＭＩＳＦＥＴのゲート電極として機能する複
数本のワード線と、半導体基板上に一定の間隔で形成さ
れ、ワード線に対して直交して延在する複数本のビット
線と、フィールド絶縁膜によって囲まれた左右対称型の
複数個の活性領域とを備え、活性領域の中央部に２個の
メモリセル選択用ＭＩＳＦＥＴに共有される第１の半導
体領域、活性領域の両端部に第２の半導体領域、および
第１の半導体領域と第２の半導体領域との間に位置する
活性領域にチャネル領域が形成されたメモリセルによっ
て構成されたＤＲＡＭを有する半導体集積回路装置の製
造方法であって、ワード線またはビット線は、２段階の
露光工程を経て形成されるものである。
【００２７】このような半導体集積回路装置の製造方法
によれば、ワード線またはビット線を、２段階の露光工
程を経て形成するため、第１回目の露光によりワード線
またはビット線のレイアウト設計上凸部となる部分の露
光を行い、第２回目の露光により露光限界近傍までパタ
ーンを近接させてもパターンに膨らみやくびれを生じな
い直線パターンを露光することができる。このため、パ
ターンの加工精度を向上し、ワード線またはビット線の
断線あるいは短絡を生じることがなく、半導体集積回路
装置の不良の低減、歩留まりの向上および集積度の向上
を図ることができる。
【００２８】なお、第１回目の露光と第２回目の露光を
逆にしてもかまわないことはいうまでもない。
【００２９】（４）本発明の半導体集積回路装置は、前
記（３）記載の半導体集積回路装置の製造方法であっ
て、ワード線またはビット線は、ワード線またはビット
線となる第１の薄膜の上面に第１の薄膜に対してエッチ
ング選択比を有する第２の薄膜を形成し、第２の薄膜を
半導体基板上の所定の位置に離散的にパターニングして
第２の薄膜の離散パターンを形成する第１のパターニン
グをし、第１の薄膜の上層に離散パターンに重なる直線
形状のレジストパターンを形成する第２のパターニング
をし、離散パターンおよび直線形状のレジストパターン
をマスクとして第１の薄膜をエッチングすることにより
形成されるものである。
【００３０】このような半導体集積回路装置の製造方法
によれば、第２薄膜の離散的パターンを形成して、これ
をハードマスクとし、さらに、直線形状のみのレジスト
パターンを形成し、離散的パターンと直線パターンとの
合成パターンとして第１薄膜であるワード線またはビッ
ト線を形成するため、直線パターンのパターニングに際
しては露光精度の限界近傍の条件で露光することが可能
となり、凸部を有するワード線またはビット線のパター
ニングを、実質的にその露光精度の限界を越えた条件で
形成することができる。この結果、半導体集積回路装置
の不良の低減、歩留まりの向上および集積度の向上を図
ることが可能となる。
【００３１】（５）本発明の半導体集積回路装置は、前
記（３）記載の半導体集積回路装置の製造方法であっ
て、ワード線またはビット線は、ワード線またはビット
線となる薄膜を形成し、薄膜の上面にネガ形のフォトレ
ジスト膜を形成し、フォトレジスト膜に離散的なパター
ンを露光する第１の露光をし、第１の露光をしたフォト
レジスト膜に、離散パターンに重なる直線パターンを露
光する第２の露光をし、フォトレジスト膜を現像してレ
ジストパターンを形成し、レジストパターンをマスクと
して薄膜をエッチングすることにより形成されるもので
ある。
【００３２】このような半導体集積回路装置の製造方法
によれば、ワード線またはビット線となる薄膜の上面に
ネガ形のフォトレジスト膜を形成し、このフォトレジス
トに、第１回目の露光である離散パターンの露光をし、
２回目の露光である直線パターンの露光をするため、前
記（４）と同様に、直線パターンのパターニングに際し
ては露光精度の限界近傍の条件で露光することが可能と
なり、凸部を有するワード線またはビット線のパターニ
ングを、実質的にその露光精度の限界を越えた条件で形
成することができる。この結果、半導体集積回路装置の
不良の低減、歩留まりの向上および集積度の向上を図る
ことが可能となる。なお、第１回目の露光と第２回目の
露光を逆にしてもかまわないことはいうまでもない。
【００３３】また、本発明では、前記（４）のように第
１被膜のハードマスクとなる第２被膜を用いず、ネガ形
のフォトレジスト膜のみをマスクとして用いるため、工
程の簡略化が実現できる。
【００３４】なお、上記（３）、（４）または本発明に
おいては、ワード線を１回のみの露光工程を経て形成さ
れる直線パターンとし、ビット線を２回の露光工程を経
て形成される直線パターンおよび離散パターンの合成パ
ターンとすることができる。
【００３５】このような場合には、ワード線の形成を直
線パターンのみとするため工程を簡略化することができ
る。このとき、ワード線の幅の縮小によるＭＩＳＦＥＴ
のチャネル長の減少によりＭＩＳＦＥＴの短チャネル効
果が問題となる場合には、活性領域に導入される不純物
の量を調整し、対処することが可能である。
【００３６】さらに、上記（３）、（４）または本発明
においては、ワード線およびビット線を、２回の露光工
程を経て形成される直線パターンおよび離散パターンの
合成パターンとすることができる。
【００３７】このような場合には、工程の増加はあるも
のの、ＭＩＳＦＥＴ特性の最適化にチャネル長をそのパ
ラメータとして加えることが可能となり、素子設計の自
由度を向上することができる。
【００３８】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００３９】（実施の形態１）図１は、本発明の一実施
の形態であるＤＲＡＭを構成する各構成部材の要部のレ
イアウトの一例を示した上面図である。
【００４０】半導体基板１の主面には、素子分離用のＬ
ＯＣＯＳ酸化膜４が形成されており、このＬＯＣＯＳ酸
化膜４で囲まれた半導体基板１の活性領域６にほぼ直交
するように、メモリセル選択用ＭＩＳＦＥＴのゲート電
極として機能するワード線ＷＬが形成されている。この
ワード線ＷＬの形状は直線である。このため、パターン
の凹凸の存在によるワード線ＷＬのパターンに膨らみや
くびれを発生することがなく、露光精度の限界近傍の条
件においてもワード線ＷＬの断線や短絡が生じることが
ない。これによりＤＲＡＭの集積度を向上し、また、不
良の低減および歩留まりの向上を図ることができる。
【００４１】上記ＬＯＣＯＳ酸化膜４で囲まれた１個の
活性領域６は左右対称の形状をしており、活性領域６の
中央部に位置する第１の半導体領域１６、活性領域６の
両端部に位置する第２の半導体領域１７、および第１の
半導体領域１６と第２の半導体領域１７に挟まれ、メモ
リセル選択用ＭＩＳＦＥＴのゲート電極下に位置する２
個のチャネル領域７に区分することができる。
【００４２】活性領域６上に設けられるワード線ＷＬ
は、メモリセル選択用ＭＩＳＦＥＴのしきい値電圧を得
るために必要な、一定の幅（Ｌｇ）を有している。な
お、少なくとも製造プロセスにおけるマスク合わせ余裕
寸法に相当する分、Ｌｇの寸法を有するワード線ＷＬの
領域が、活性領域６の幅よりも広く設けられている。
【００４３】第１の半導体領域１６上に形成された第１
のコンタクトホール２１を通して、上記第１の半導体領
域１６とビット線ＢＬが接続されている。また、第２の
半導体領域１７上に形成された第２のコンタクトホール
（図示せず）を通して、上記第２の半導体領域１７と情
報蓄積用容量素子の蓄積電極（図示せず）が接続されて
いる。
【００４４】上記ビット線ＢＬはワード線ＷＬと直交す
るように配置される。また、ビット線ＢＬの直線部分
は、図示しない第２のコンタクトホールに重ならないよ
うに第１のコンタクトホール２１の中心からずらして形
成し、第１のコンタクトホール２１を完全に囲むための
突出部ＢＬＤＢを有する。
【００４５】ビット線ＢＬに突出部ＢＬＤＢを形成する
と、従来の形成方法においては隣接するビット線ＢＬと
突出部ＢＬＤＢとの短絡不良あるいはビット線ＢＬの切
断不良が生じる可能性があるが、本発明では、後に説明
するように、ビット線ＢＬの直線部分と突出部ＢＬＤＢ
とを別々に露光するため、そのような不良は生じない。
また、従来は、ビット線ＢＬの直線部分と隣接する突出
部ＢＬＤＢとは露光解像度の限界以上に離間する必要が
あったが、ビット線ＢＬの直線部分のみを、完全な直線
パターンで露光できるため、露光解像度の限界近傍まで
近接して形成することが可能である。
【００４６】次に、前記ＤＲＡＭのメモリセルの製造方
法を図２〜図１６を用いて説明する。図２〜図１２にお
いて、（ａ）はＤＲＡＭのメモリセルの要部上面図を示
し、（ｂ）はＤＲＡＭのメモリセルの要部断面図を示
す。
【００４７】まず、図２に示すように、ｐ- 型シリコン
単結晶からなる半導体基板１の表面に熱酸化処理を施し
て、酸化シリコン膜２を形成した後、窒化シリコン膜３
をＣＶＤ法により堆積する。上記酸化シリコン膜の厚さ
は、例えば１３ｎｍであり、上記窒化シリコン膜の厚さ
は、例えば１４０ｎｍである。
【００４８】次に、フォトレジストをマスクにして、後
にＬＯＣＯＳ酸化膜４が形成される半導体基板１上に位
置する窒化シリコン膜３をエッチングする。
【００４９】次いで、図３に示すように、上記フォトレ
ジストを除去した後に、このパターニングされた窒化シ
リコン膜３をマスクにして選択酸化を行うことにより、
半導体基板１の主面に素子分離用のＬＯＣＯＳ酸化膜４
を形成する。このＬＯＣＯＳ酸化膜４は、酸化シリコン
膜であり、その膜厚は約４００ｎｍである。
【００５０】次に、図４に示すように、窒化シリコン膜
３を熱リン酸溶液により除去した後、フォトレジストを
マスクにして、ｎ型不純物（例えばリン（Ｐ))をイオン
注入により半導体基板１のメモリセルアレイの形成領域
に導入し、次いで、上記フォトレジストを除去した後
に、半導体基板１に熱拡散処理を施すことによりｐ型ウ
エル領域５を形成する。
【００５１】次に、半導体基板１の表面をフッ酸溶液で
エッチングして、酸化シリコン膜２を除去した後に、半
導体基板１の表面に厚さ約１０ｎｍの酸化シリコン膜
（図示せず）を形成する。次いで、チャネル領域７での
不純物濃度を最適化して、所望するメモリセル選択用Ｍ
ＩＳＦＥＴのしきい値電圧を得るために、ｐ型ウエル領
域５の活性領域の主面にｐ型不純物（例えば、フッ化ボ
ロン（ＢＦ2)) をイオン注入する。
【００５２】次に、半導体基板１の表面をフッ酸溶液で
エッチングして上記酸化シリコン膜を除去した後に、半
導体基板１の表面にメモリセル選択用ＭＩＳＦＥＴのゲ
ート絶縁膜８を形成する。このゲート絶縁膜８は熱酸化
法で形成され、その膜厚は約９ｎｍである。
【００５３】次に、図５に示すように、半導体基板１の
全面にＰが導入された多結晶シリコン膜９およびタング
ステンシリサイド（ＷＳｉ2)膜１０を順次堆積する。多
結晶シリコン膜９およびＷＳｉ2 膜１０はＣＶＤ法で形
成され、これらの膜厚は、例えばそれぞれ７０ｎｍおよ
び１５０ｎｍである。次に、ＷＳｉ2 膜１０上に酸化シ
リコン膜からなる絶縁膜１１および窒化シリコン膜１２
を順次堆積する。絶縁膜１１および窒化シリコン膜１２
はＣＶＤ法で形成され、これらの膜厚は、例えばそれぞ
れ１０ｎｍおよび２００ｎｍである。
【００５４】次に、図６に示すように、フォトレジスト
をマスクにして、窒化シリコン膜１２、絶縁膜１１、Ｗ
Ｓｉ2 膜１０および多結晶シリコン膜９からなる積層膜
を順次エッチングすることにより、多結晶シリコン膜９
およびＷＳｉ2 膜１０からなるメモリセル選択用ＭＩＳ
ＦＥＴのゲート電極１３を形成する。
【００５５】このとき、窒化シリコン膜１２、絶縁膜１
１、ＷＳｉ2 膜１０および多結晶シリコン膜９のパター
ンは、直線パターンにより形成される。これにより、隣
接パターン間の露光光の相互作用によるパターンの膨ら
みやくびれを発生することなく、精度よくパターン形成
することが可能となる。
【００５６】次に、上記フォトレジストを除去した後、
半導体基板１に熱酸化処理を施すことにより、ゲート電
極１３を構成する多結晶シリコン膜９およびＷＳｉ2 膜
１０の側壁に薄い酸化シリコン膜１４を形成する。
【００５７】次に、図７に示すように、上記積層膜をマ
スクにしてｐ型ウエル領域５の主面にｎ型不純物（例え
ば、Ｐ）をイオン注入し、このｎ型不純物を引き伸ばし
拡散することにより、メモリセル選択用ＭＩＳＦＥＴの
ｎ型半導体領域（ソース領域、ドレイン領域）１５を形
成する。
【００５８】ｎ型半導体領域１５は、活性領域の中央部
に位置する第１の半導体領域１６とメモリセル選択用Ｍ
ＩＳＦＥＴのチャネル領域７を挟んで、活性領域の両端
部に位置する第２の半導体領域１７に区分される。上記
第１の半導体領域１６には後にビット線ＢＬが接続さ
れ、上記第２の半導体領域１７には後に情報蓄積用容量
素子の蓄積電極が接続される。
【００５９】その後、半導体基板１上にＣＶＤ法により
堆積された窒化シリコン膜（図示せず）をＲＩＥ（Reac
tive Ion Etching）などの異方性エッチングでエッチン
グして、メモリセル選択用ＭＩＳＦＥＴのゲート電極１
３の側壁にサイドウォールスペーサ１８を形成する。
【００６０】なお、メモリセル選択用ＭＩＳＦＥＴのゲ
ート電極１３上の窒化シリコン膜１２およびゲート電極
１３の側壁の窒化シリコン膜からなるサイドウォールス
ペーサ１８は、ゲート電極１３とその上層に形成される
導電層とを電気的に分離するために設けられる。また、
ゲート電極１３上の絶縁膜１１は、ゲート電極１３とそ
の上に位置する窒化シリコン膜１２とを接触させないた
めに設けられ、酸化シリコン膜１４は、ゲート電極１３
と窒化シリコン膜からなるサイドウォールスペーサ１８
とを接触させないために設けられる。
【００６１】このサイドウォールスペーサ１８を形成し
た後、ｐ型ウエル領域５の主面に前記ｎ型不純物（Ｐ）
よりも高濃度に砒素（Ａｓ）をイオン注入することによ
り、メモリセル選択用ＭＩＳＦＥＴのソース領域、ドレ
イン領域をＬＤＤ（LightlyDoped Drain)構造としても
よい。
【００６２】次に、図８に示すように、半導体基板１上
に酸化シリコン膜からなる絶縁膜１９をＣＶＤ法で堆積
した後、例えば、化学的機械研磨（Chemical Mechanica
l Polishing ；ＣＭＰ）法によって前記絶縁膜１９を平
坦化し、次いで、Ｐが導入された多結晶シリコン膜２０
を半導体基板１上に堆積する。その後、フォトレジスト
をマスクにして多結晶シリコン膜２０、絶縁膜１９およ
びゲート絶縁膜８と同一層の絶縁膜を順次エッチングす
ることにより、メモリセル選択用ＭＩＳＦＥＴの一方の
第１の半導体領域１６上に第１のコンタクトホール２１
を形成する。
【００６３】次に、図９に示すように、上記フォトレジ
ストを除去した後、半導体基板１上にＰが導入された多
結晶シリコン膜２２、ＷＳｉ2 膜２３および酸化シリコ
ン膜２４をＣＶＤ法で順次堆積する。ここで、酸化シリ
コン膜２４は後に多結晶シリコン膜２２、ＷＳｉ2 膜２
３をエッチングする際のマスクの一部となるものであ
る。
【００６４】次に、図１０に示すように、第１回目の露
光により形成したフォトレジストをマスクにして、酸化
シリコン膜２４をエッチングし、離散パターン２４ａを
形成する。離散パターン２４ａは、ビット線ＢＬの突出
部ＢＬＤＢの一部となる部分のマスクとなるものであ
る。
【００６５】この第１回目の露光は、離散パターン２４
ａの間隔は一般的に露光解像度よりも十分余裕のある間
隔となっているため、パターン形成の際のパターン再現
性の問題はほとんど生じない。
【００６６】次に、図１１に示すように、第２回目の露
光により形成した直線形状のフォトレジストおよび離散
パターン２４ａをマスクにしてＷＳｉ2 膜２３および多
結晶シリコン膜２２からなる積層膜、および多結晶シリ
コン膜２０を順次エッチングすることにより、多結晶シ
リコン膜２０、多結晶シリコン膜２２およびＷＳｉ2膜
２３からなるビット線ＢＬを形成する。ビット線ＢＬ
は、第１のコンタクトホール２１を通じてメモリセル選
択用ＭＩＳＦＥＴの一方の第１の半導体領域１６に接続
されている。
【００６７】このビット線ＢＬは、直線部分と突出部Ｂ
ＬＢＤとからなるものであるが、直線部分は前記直線形
状のフォトレジストにより、突出部ＢＬＢＤは離散パタ
ーン２４ａをマスクとして形成されるものである。直線
形状のフォトレジストは、直線パターンをフォトレジス
トに露光して形成するものであるため、隣接パターン間
の露光光の相互作用が生じ難く、露光解像度の限界近傍
までパターンを近接させても、パターン解像度は低下せ
ず、パターンに膨らみやくびれを生じることがない。こ
の結果、ビット線ＢＬの断線や短絡に起因する不良を低
減し、ＤＲＡＭの歩留まりを向上することができる。ま
た、第２回目の露光は、第１回目の露光とは独立に行う
ものであるため、突出部ＢＬＤＢがあったとしても、第
２回目の露光に影響されることがない。この結果、第２
回目の露光で形成されるビット線ＢＬの直線パターンの
隣接間距離を露光解像度の限界近傍まで近接することが
でき、ＤＲＡＭの集積度を向上することができる。
【００６８】次に、上記フォトレジストを除去した後、
半導体基板１に熱酸化処理を施すことによリ、ビット線
ＢＬを構成する多結晶シリコン膜２０、多結晶シリコン
膜２２およびＷＳｉ2 膜２３の側壁に薄い酸化シリコン
膜２６を形成する。
【００６９】次に、図１２に示すように、ＷＳｉ2 膜２
３および離散パターン２４ａ上に酸化シリコン膜からな
るキャップ絶縁膜２５、およびビット線ＢＬの側壁にサ
イドウォールスペーサ２７を形成する。その後、半導体
基板１上に窒化シリコン膜２８をＣＶＤ法で堆積する。
キャップ絶縁膜２５およびサイドウォールスペーサ２７
は酸化シリコン膜からなるため、ビット線ＢＬの容量を
低下することができ、蓄積電荷の検出感度を向上するこ
とができる。
【００７０】なお、以下の図１３〜図１６においてＤＲ
ＡＭの上面図は省略する。
【００７１】次に、図１３に示すように、半導体基板１
上に酸化シリコン膜２９をＣＶＤ法で堆積した後、この
酸化シリコン膜２９の表面を、例えばＣＭＰ法によって
平坦化し、次いで、半導体基板１上にＰが導入された多
結晶シリコン膜３０をＣＶＤ法で堆積する。
【００７２】次に、フォトレジストをマスクにして多結
晶シリコン膜３０、酸化シリコン膜２９、窒化シリコン
膜２８、絶縁膜１９およびゲート絶縁膜８と同一層の絶
縁膜を順次エッチングすることにより、メモリセル選択
用ＭＩＳＦＥＴの他方の第２の半導体領域１７の上に第
２のコンタクトホール３１を形成する。
【００７３】次に、図１４に示すように、上記フォトレ
ジストを除去した後、半導体基板１上にＰが導入された
多結晶シリコン膜３２および酸化シリコン膜３３をＣＶ
Ｄ法で順次堆積する。上記多結晶シリコン膜３２は第２
のコンタクトホール３１内にも堆積されて、メモリセル
選択用ＭＩＳＦＥＴの他方の第２の半導体領域１７に接
続されている。
【００７４】次に、上記酸化シリコン膜３３の表面を、
例えばＣＭＰ法によって平坦化した後、フォトレジスト
をマスクにして、酸化シリコン膜３３をエッチングし、
続いて多結晶シリコン膜３２および多結晶シリコン膜３
０を順次エッチングする。加工された多結晶シリコン膜
３０および多結晶シリコン膜３２は、情報蓄積用容量素
子の蓄積電極の一部を形成する。
【００７５】次に、上記フォトレジストを除去した後、
図１５に示すように、多結晶シリコン膜３４を半導体基
板１上にＣＶＤ法で堆積し、続いて、この多結晶シリコ
ン膜３４をＲＩＥなどの異方性エッチングでエッチング
して、多結晶シリコン膜３０、多結晶シリコン膜３２お
よび酸化シリコン膜３３の側壁に蓄積電極の一部を構成
する多結晶シリコン膜３４を残す。
【００７６】次いで、例えば、フッ酸溶液を用いたウエ
ットエッチングにより酸化シリコン膜３３および酸化シ
リコン膜２９を除去して、多結晶シリコン膜３０、多結
晶シリコン膜３２および多結晶シリコン膜３４からなる
円筒型の蓄積電極を形成する。
【００７７】次に、図１６に示すように、窒化シリコン
膜（図示せず）をＣＶＤ法で半導体基板１上に堆積し、
続いて、酸化処理を施すことにより、窒化シリコン膜の
表面に酸化シリコン膜を形成して、酸化シリコン膜およ
び窒化シリコン膜からなる誘電体膜３５を蓄積電極の表
面に形成する。その後、半導体基板１上に多結晶シリコ
ン膜（図示せず）をＣＶＤ法で堆積し、この多結晶シリ
コン膜をフォトレジストをマスクにしてエッチングする
ことにより、プレート電極３６を形成する。
【００７８】次に、半導体基板１上に層間絶縁膜（図示
せず）を堆積し、この層間絶縁膜の表面を、例えばＣＭ
Ｐ法によって平坦化する。その後、後に形成される金属
配線とメモリセルアレイのビット線ＢＬを接続するため
のコンタクトホール（図示せず）を形成するため、フォ
トレジストをマスクにして、上記層間絶縁膜をエッチン
グする。
【００７９】次に、半導体基板１上に、例えば、アルミ
ニウム合金膜またはＷＳｉ2 膜からなる金属膜（図示せ
ず）を堆積した後、この金属膜をフォトレジストをマス
クにしてエッチングすることにより、金属配線を形成
し、最後に半導体基板１の表面をパッシベーション膜
（図示せず）で被覆することにより、本実施の形態１の
ＤＲＡＭのメモリセルが完成する。
【００８０】本実施の形態１のＤＲＡＭとその製造方法
によれば、ワード線ＷＬとビット線ＢＬのパターニング
の際にパターンの膨らみやくびれによる断線不良あるい
は短絡不良が発生せず、ＤＲＡＭの信頼性、歩留まりお
よび微細化の向上を図ることが可能となる。
【００８１】（実施の形態２）本実施の形態２のＤＲＡ
Ｍは、実施の形態１のＤＲＡＭとその部材において同様
の構成を有するものであるため詳細な説明は省略し、実
施の形態１と異なる製造方法についてのみ説明する。
【００８２】本実施の形態２のＤＲＡＭの製造方法を図
１７〜図２０を用いて説明する。図１７〜図２０におい
て、（ａ）はＤＲＡＭのメモリセルの要部上面図を示
し、（ｂ）はＤＲＡＭのメモリセルの要部断面図を示
す。
【００８３】半導体基板１上へのＬＯＣＯＳ酸化膜４の
形成から酸化シリコン膜２４の形成までの工程（図２か
ら図９まで）については実施の形態１と同様であるため
説明を省略する。
【００８４】図１７に示すように、半導体基板１の全面
にネガ形のフォトレジスト３７を全面に形成する。ネガ
形のフォトレジストを用いるのは、重ねて露光すること
が可能なためである。
【００８５】次に、図１８に示すように、第１回目の露
光として、第１のコンタクトホール２１を覆うように離
散パターン３８の露光を行う。
【００８６】さらに、図１９に示すように、第２回目の
露光として、離散パターン３８に一部重なるように直線
パターン３９の露光を行う。
【００８７】上記第１回目の露光は、実施の形態１と同
様に、離散パターン３８の間隔は一般的に露光解像度よ
りも十分余裕のある間隔となっているため、パターン形
成の際のパターン再現性の問題はほとんど生じない。第
２回目の露光は、実施の形態１と同様に、直線パターン
をフォトレジストに露光するものであるため、隣接パタ
ーン間の露光光の相互作用が生じ難く、露光解像度の限
界近傍までパターンを近接させても、パターン解像度は
低下せず、パターンに膨らみやくびれを生じることがな
い。この結果、ビット線ＢＬの断線や短絡に起因する不
良を低減し、ＤＲＡＭの歩留まりを向上することができ
る。また、第２回目の露光は、第１回目の露光とは独立
に行うものであるため、突出部ＢＬＤＢがあったとして
も、第２回目の露光に影響されることがない。この結
果、第２回目の露光で形成されるビット線ＢＬの直線パ
ターンの隣接間距離を露光解像度の限界近傍まで近接す
ることができ、ＤＲＡＭの集積度を向上することができ
る。
【００８８】次に、図２０に示すように、フォトレジス
ト３７を現像し、離散パターン３８および直線パターン
３９からなるレジストパターンを形成する。このレジス
トパターンをマスクとして、酸化シリコン膜２４、ＷＳ
ｉ2 膜２３、多結晶シリコン膜２２および多結晶シリコ
ン膜２０を順次エッチングすることができる。
【００８９】この後の工程は、実施の形態１と同様であ
るため説明を省略する。
【００９０】本実施の形態２のＤＲＡＭの製造方法によ
れば、実施の形態１の効果に加えて、フォトレジスト３
７のみによりビット線ＢＬの形成が可能であるため、工
程の簡略化を図ることが可能である。
【００９１】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【００９２】たとえば、前記実施の形態１および実施の
形態２では、ビット線ＢＬを２段階露光により形成し、
ワード線ＷＬについては１回露光による直線パターンの
形成の例について説明したが、ワード線ＷＬをも２段階
露光により形成しても構わない。この場合、ワード線Ｗ
Ｌの幅をたとえば活性領域上でのみ広げることが可能で
あるため、十分な選択ＭＯＳＦＥＴのチャネル長を確保
することができ、ＤＲＡＭの性能を向上することが可能
である。
【００９３】また、前記実施の形態１および実施の形態
２では、情報蓄積用容量素子に円筒型の蓄積電極を用い
たＤＲＡＭのメモリセルの製造方法を説明したが、円筒
型に限られるものではなく、例えばフィン型または単純
な積み上げ型の蓄積電極を用いたメモリセルにも適用可
能である。
【００９４】また、前記実施の形態１および実施の形態
２では、情報蓄積用容量素子をビット線の上方に配置す
るＣＯＢ構造のメモリセルの製造方法を説明したが、情
報蓄積用容量素子の上方にビット線を配置するメモリセ
ルにも適用可能である。
【００９５】また、前記実施の形態１および実施の形態
２では、情報蓄積用容量素子の誘電体膜に酸化シリコン
膜と窒化シリコン膜からなる２層膜を用いたが、これに
限るものではなく、酸化タンタル膜、ＰＺＴ（ＰｂＺｒ
ＴｉＯx ）膜などの高誘電体膜、あるいはこれらの膜の
積層膜を用いてもよい。
【００９６】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【００９７】ビット線あるいはワード線のリソグラフィ
において、その形成されるパターンを、離散的なパター
ンと直線パターンとの２段階の露光に分けて露光するた
め、ビット線あるいはワード線のパターン間が近接して
いてもパターンに膨らみやくびれを発生することがな
い。すなわち、現状のフォトリソグラフィでの最大限の
能力を発揮してパターニングすることが可能である。ま
た、露光工程におけるステッパ個々の特性の微妙な違い
を吸収し、量産時の特性を安定化することができる。こ
の結果、半導体集積回路装置の不良を低減し、信頼性の
向上および歩留まりの向上、さらに集積度の向上を図る
ことが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるＤＲＡＭを構成す
る構成部材の要部のレイアウトの一例を示した上面図で
ある。
【図２】（ａ）は本実施の形態１のＤＲＡＭの構成部材
の要部について工程順に示した上面図であり、（ｂ）は
その断面図である。
【図３】（ａ）は本実施の形態１のＤＲＡＭの構成部材
の要部について工程順に示した上面図であり、（ｂ）は
その断面図である。
【図４】（ａ）は本実施の形態１のＤＲＡＭの構成部材
の要部について工程順に示した上面図であり、（ｂ）は
その断面図である。
【図５】（ａ）は本実施の形態１のＤＲＡＭの構成部材
の要部について工程順に示した上面図であり、（ｂ）は
その断面図である。
【図６】（ａ）は本実施の形態１のＤＲＡＭの構成部材
の要部について工程順に示した上面図であり、（ｂ）は
その断面図である。
【図７】（ａ）は本実施の形態１のＤＲＡＭの構成部材
の要部について工程順に示した上面図であり、（ｂ）は
その断面図である。
【図８】（ａ）は本実施の形態１のＤＲＡＭの構成部材
の要部について工程順に示した上面図であり、（ｂ）は
その断面図である。
【図９】（ａ）は本実施の形態１のＤＲＡＭの構成部材
の要部について工程順に示した上面図であり、（ｂ）は
その断面図である。
【図１０】（ａ）は本実施の形態１のＤＲＡＭの構成部
材の要部について工程順に示した上面図であり、（ｂ）
はその断面図である。
【図１１】（ａ）は本実施の形態１のＤＲＡＭの構成部
材の要部について工程順に示した上面図であり、（ｂ）
はその断面図である。
【図１２】（ａ）は本実施の形態１のＤＲＡＭの構成部
材の要部について工程順に示した上面図であり、（ｂ）
はその断面図である。
【図１３】本実施の形態１のＤＲＡＭの構成部材の要部
について工程順に示した断面図である。
【図１４】本実施の形態１のＤＲＡＭの構成部材の要部
について工程順に示した断面図である。
【図１５】本実施の形態１のＤＲＡＭの構成部材の要部
について工程順に示した断面図である。
【図１６】本実施の形態１のＤＲＡＭの構成部材の要部
について工程順に示した断面図である。
【図１７】（ａ）は本実施の形態２のＤＲＡＭの構成部
材の要部について工程順に示した上面図であり、（ｂ）
はその断面図である。
【図１８】（ａ）は本実施の形態２のＤＲＡＭの構成部
材の要部について工程順に示した上面図であり、（ｂ）
はその断面図である。
【図１９】（ａ）は本実施の形態２のＤＲＡＭの構成部
材の要部について工程順に示した上面図であり、（ｂ）
はその断面図である。
【図２０】（ａ）は本実施の形態２のＤＲＡＭの構成部
材の要部について工程順に示した上面図であり、（ｂ）
はその断面図である。
【図２１】（ａ）は代表的なワード線のレイアウト形状
を示す上面図であり、（ｂ）はそのパターニング形状を
示す上面図であり、（ｃ）は不良を起こしたワード線の
形状を示す上面図である。
【図２２】（ａ）は代表的なビット線のレイアウト形状
を示す上面図であり、（ｂ）はそのパターニング形状を
示す上面図であり、（ｃ）は不良を起こしたビット線の
形状を示す上面図である。
【符号の説明】
１ 半導体基板 ２ 酸化シリコン膜 ３ 窒化シリコン膜 ４ ＬＯＣＯＳ酸化膜 ５ ｐ型ウエル領域 ６ 活性領域 ７ チャネル領域 ８ ゲート絶縁膜 ９ 多結晶シリコン膜 １０ ＷＳｉ2 膜 １１ 絶縁膜 １２ 窒化シリコン膜 １３ ゲート電極 １４ 酸化シリコン膜 １５ ｎ型半導体領域 １６ 第１の半導体領域 １７ 第２の半導体領域 １８ サイドウォールスペーサ １９ 絶縁膜 ２０ 多結晶シリコン膜 ２１ 第１のコンタクトホール ２２ 多結晶シリコン膜 ２３ ＷＳｉ2 膜 ２４ 酸化シリコン膜 ２４ａ 離散パターン ２５ キャップ絶縁膜 ２６ 薄い酸化シリコン膜 ２７ サイドウォールスペーサ ２８ 窒化シリコン膜 ２９ 酸化シリコン膜 ３０ 多結晶シリコン膜 ３１ 第２のコンタクトホール ３２ 多結晶シリコン膜 ３３ 酸化シリコン膜 ３４ 多結晶シリコン膜 ３５ 誘電体膜 ３６ プレート電極 ３７ フォトレジスト ３８ 離散パターン ３９ 直線パターン １０１ ワード線パターン １０２ 幅広部 １０３ 凹部 １０４ ワード線 １０５ 膨らみ部 １０６ くびれ部 １０７ 切断部 １０８ ビット線 １０９ 切断部 ＢＬ ビット線 ＢＬＤＢ 突出部 ＷＬ ワード線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 只木 ▲芳▼▲隆▼ 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 川北 惠三 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 湯原 克夫 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 (72)発明者 斉藤 和彦 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 (72)発明者 西尾 伸也 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 (72)発明者 田中 道夫 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 (72)発明者 西村 美智夫 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 (72)発明者 帰山 敏之 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 (72)発明者 趙 成洙 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に一定の間隔で形成され、
    メモリセル選択用ＭＩＳＦＥＴのゲート電極として機能
    する複数本のワード線と、前記半導体基板上に一定の間
    隔で形成され、前記ワード線に対して直交して延在する
    複数本のビット線と、フィールド絶縁膜によって囲まれ
    た左右対称型の複数個の活性領域とを備え、前記活性領
    域の中央部に２個の前記メモリセル選択用ＭＩＳＦＥＴ
    に共有される第１の半導体領域、前記活性領域の両端部
    に第２の半導体領域、および前記第１の半導体領域と前
    記第２の半導体領域との間に位置する前記活性領域にチ
    ャネル領域が形成されたメモリセルによって構成された
    ＤＲＡＭを有する半導体集積回路装置であって、 前記ビット線が直線パターンおよび離散的なパターンの
    合成パターンにより、前記ワード線が直線パターンまた
    は前記合成パターンにより形成されていることを特徴と
    する半導体集積回路装置。
  2. 【請求項２】 請求項１記載の半導体集積回路装置であ
    って、 前記ビット線またはワード線の前記離散的なパターン部
    分の上層には、前記ビット線またはワード線を構成する
    材料に対してエッチング選択比を有する材料からなる薄
    膜を有することを特徴とする半導体集積回路装置。
  3. 【請求項３】 半導体基板上に一定の間隔で形成され、
    メモリセル選択用ＭＩＳＦＥＴのゲート電極として機能
    する複数本のワード線と、前記半導体基板上に一定の間
    隔で形成され、前記ワード線に対して直交して延在する
    複数本のビット線と、フィールド絶縁膜によって囲まれ
    た左右対称型の複数個の活性領域とを備え、前記活性領
    域の中央部に２個の前記メモリセル選択用ＭＩＳＦＥＴ
    に共有される第１の半導体領域、前記活性領域の両端部
    に第２の半導体領域、および前記第１の半導体領域と前
    記第２の半導体領域との間に位置する前記活性領域にチ
    ャネル領域が形成されたメモリセルによって構成された
    ＤＲＡＭを有する半導体集積回路装置の製造方法であっ
    て、 前記ワード線またはビット線は、２段階の露光工程を経
    て形成されることを特徴とする半導体集積回路装置の製
    造方法。
  4. 【請求項４】 請求項３記載の半導体集積回路装置の製
    造方法であって、 前記ワード線またはビット線は、前記ワード線またはビ
    ット線となる第１の薄膜の上面に前記第１の薄膜に対し
    てエッチング選択比を有する第２の薄膜を形成し、前記
    第２の薄膜を前記半導体基板上の所定の位置に離散的に
    パターニングして前記第２の薄膜の離散パターンを形成
    する第１のパターニングをし、前記第１の薄膜の上層に
    前記離散パターンに重なる直線形状のレジストパターン
    を形成する第２のパターニングをし、前記離散パターン
    および直線形状の前記レジストパターンをマスクとして
    前記第１の薄膜をエッチングすることにより形成される
    ことを特徴とする半導体集積回路装置の製造方法。
  5. 【請求項５】 請求項３記載の半導体集積回路装置の製
    造方法であって、 前記ワード線またはビット線は、前記ワード線またはビ
    ット線となる薄膜を形成し、前記薄膜の上面にネガ形の
    フォトレジスト膜を形成し、前記フォトレジスト膜に離
    散的なパターンを露光する第１の露光をし、前記第１の
    露光をした前記フォトレジスト膜に、前記離散パターン
    に重なる直線パターンを露光する第２の露光をし、前記
    フォトレジスト膜を現像してレジストパターンを形成
    し、前記レジストパターンをマスクとして前記薄膜をエ
    ッチングすることにより形成されることを特徴とする半
    導体集積回路装置の製造方法。
  6. 【請求項６】 請求項３、４または５記載の半導体集積
    回路装置の製造方法であって、 前記ワード線を１回のみの露光工程を経て形成される前
    記直線パターンとし、前記ビット線を２回の露光工程を
    経て形成される前記直線パターンおよび前記離散パター
    ンの合成パターンとすることを特徴とする半導体集積回
    路装置の製造方法。
  7. 【請求項７】 請求項３、４または５記載の半導体集積
    回路装置の製造方法であって、 前記ワード線および前記ビット線を、２回の露光工程を
    経て形成される前記直線パターンおよび前記離散パター
    ンの合成パターンとすることを特徴とする半導体集積回
    路装置の製造方法。
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