KR100748552B1 - 반도체 장치의 불량 분석을 위한 분석 구조체 및 이를이용한 불량 분석 방법 - Google Patents

반도체 장치의 불량 분석을 위한 분석 구조체 및 이를이용한 불량 분석 방법 Download PDF

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Abstract

반도체 장치의 불량 분석을 위한 분석 구조체 및 이를 이용한 불량 분석 방법을 제공한다. 이 장치는 반도체기판의 소정영역에 배치된 복수개의 분석 영역들, 어레이 구조를 형성하면서 상기 분석 영역들에 배치되는 반도체 트랜지스터들, 상기 분석 영역들에 배치되어 상기 반도체 트랜지스터들을 횡 방향 및 종 방향으로 연결하는 워드라인들 및 비트라인 구조체들을 포함한다. 이때, 상기 비트라인 구조체들은 상기 분석 영역들마다 다른 구조를 갖는 것을 특징으로 한다.

Description

반도체 장치의 불량 분석을 위한 분석 구조체 및 이를 이용한 불량 분석 방법{Analytic Structure For Failure Analysis Of Semiconductor Device And Method Of Failure Analysis Using The Same}
도 1은 본 발명에 따른 분석 구조체를 설명하기 위한 도면이다.
도 2a 내지 도 7a는 본 발명의 일 실시예에 따른 분석 구조체를 설명하기 위한 평면도들이다.
도 2b 내지 도 7b는 각각 도 2a 내지 도 7a의 점선 I-I'을 따라 보여지는 단면을 도시한 공정 단면도들이다.
도 2c 내지 도 7c는 각각 도 2a 내지 도 7a의 점선 II-II'을 따라 보여지는 단면을 도시한 공정 단면도들이다.
도 8는 일반적인 에스램 셀 어레이를 도시하는 회로도이다.
도 9a 내지 도 9d는 본 발명의 일 실시예에 따른 제조 방법을 설명하기 위해, 각 공정 단계에 적용된 공정 여유도를 나타내는 표들이다.
도 10은 본 발명의 실시예에 따른 불량 분석 방법을 설명하기 위한 불량 분석 순서도이다.
본 발명은 반도체 장치의 불량 분석에 관한 것으로, 보다 자세하게는 반도체 불량 분석을 위한 분석 구조체 및 이를 이용한 불량 분석 방법에 관한 것이다.
반도체 장치를 대량으로 생산하기 위해서는, 채산성있는 수율(yield)을 유지할 수 있는 안정된 생산 기술을 확보하는 것이 필요하다. 반도체 장치의 개발 과정은 이러한 안정된 생산 기술을 확보하기 위한 일련의 과정으로, 반도체 장치를 설계하고, 시험 제조한 후, 테스트하는 단계들을 포함한다. 상기 불량 분석(failure analysis)은 시험 제조된 반도체 장치에서 발생하는 불량의 원인을 찾아 개선하는 일련의 피드백 과정이다.
특히, 상기 반도체 장치의 설계 및 제조 방법은 상기 불량 분석의 결론에 의해 변경될 수 있다는 점에서, 적절한 불량 분석은 개발 과정에서 매우 중요하다. 즉, 잘못된 불량 분석은 매우 긴 시행 착오의 기간을 초래하여, 제품의 개발 기간을 지연시킨다. 따라서, 빠르면서 정확한 불량 분석은 짧은 개발 기간 및 이에 따른 반도체 장치의 시장 선점을 위해 중요하다.
일반적으로, 효율적인 불량 분석을 위해, 반도체 웨이퍼에는 다양한 설계 규칙(design rule)을 적용하여 형성된 테스트 패턴들이 형성된다. 상기 테스트 패턴들에 대해 수행되는 다양한 전기적 측정들은 상기 반도체 장치를 구성하는 다양한 미세 전자 소자들의 구조적 또는 전기적 특성을 평가하는데 이용된다. 이를 위해, 상기 테스트 패턴들은 상기 반도체 장치를 구성하는 각 요소들의 구조적/전기적 특성들을 모니터링할 수 있도록 설계된다.
상기 반도체 장치의 제조 공정은 트랜지스터를 형성하기까지의 단계들을 의미하는 전단 공정과 그 이후의 단계들을 의미하는 후단 공정으로 구분될 수 있다. 상기 후단 공정은 상기 트랜지스터들을 연결하는 배선 구조체(interconnection structure)를 형성하는 공정 및 상기 배선 구조체를 기계적으로 지지(mechanically support)하고 전기적으로 절연(electrically insulate)시키는 층간절연막 형성 공정을 포함한다. 미국특허 US2003-034558호(Eiichi Umemura et al.)는 상기 후단 공정을 평가하기 위해, 콘택 체인 구조를 갖는 검사 패턴에 관한 기술을 개시하고 있다. 하지만, 상기 콘택 체인 구조에 대한 테스트를 통해서는, 배선과 관련된 불량(즉, 쇼트 또는 오픈 등의 배선 불량)이 발생하였다는 사실을 인지할 수 있지만, 불량의 유형 및 위치에 대한 세부적인 정보까지는 얻을 수 없다.
불량의 정확한 위치를 알 경우, 그 위치의 반도체기판은 집중이온빔(FIB, focused ion beam) 등을 사용하여 정확하게 절단될 수 있으면, 절단된 단면은 주사 전자 현미경(SEM, scanning )을 통해 분석 가능한 크기로 확대될 수 있다. 하지만, 불량의 위치를 정확히 모를 경우, 분석 가능한 크기로 확대된 시각적 정보를 얻기 위해서는 매우 많은 웨이퍼 절단 과정(wafer cutting process)이 필요하다. 즉, 상기 웨이퍼 절단 과정에서 불량이 발생한 위치가 절단면에 포함된다면, 그 불량은 주사 전자 현미경을 통해 분석 가능한 크기로 확대될 수 있다. 하지만, 불량 위치에 대한 정확한 정보가 없는 경우, 불량이 발생한 위치가 웨이퍼 절단 공정을 통해 절단된 단면에 포함될지는 보장되지 않는다. 그 결과, 상술한 것처럼 여러 번의 웨이퍼 절단 과정이 필요할 수 있다. 특히, 제한된 개수의 불량들을 갖는 반도체 장 치를 분석하는 경우, 시료 웨이퍼는 상기 부정확한 웨이퍼 절단 과정에서 불량 분석이 불가능할 정도로 손상될 수 있다. 이 경우, 불량의 원인을 알아낼 수 없기 때문에, 개발 기간이 크게 지연될 수 있다.
본 발명이 이루고자 하는 일 기술적 과제는 반도체 제조의 후단 공정에서 발생하는 불량을 분석할 수 있는 분석 구조체를 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 반도체 제조의 후단 공정에서 발생하는 불량의 위치를 정확히 알아낼 수 있는 분석 구조체를 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 다층 배선 구조를 갖는 반도체 장치의 제조에서 발생하는 배선 불량의 유형을 용이하게 파악할 수 있는 분석 구조체를 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 다층 배선 구조를 갖는 반도체 장치의 제조에서 발생하는 배선 불량의 수직적 위치를 용이하게 파악할 수 있는 분석 구조체를 제공하는 데 있다.
본 발명이 이루고자 하는 기술적 과제는 반도체 제조의 후단 공정에서 발생하는 불량을 분석할 수 있는 분석 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 반도체 제조의 후단 공정에서 발생하는 불량의 평면적/수직적 위치 및 불량의 유형을 용이하게 파악할 수 있는 분석 방법을 제공하는 데 있다.
상기 기술적 과제들을 달성하기 위하여, 본 발명은 불량의 위치를 용이하게 파악할 수 있는 분석 영역들을 구비하는 반도체 장치를 제공한다. 이 장치는 반도체기판의 소정영역에 배치된 복수개의 분석 영역들, 어레이 구조를 형성하면서 상기 분석 영역들에 배치되는 반도체 트랜지스터들, 상기 분석 영역들에 배치되어 상기 반도체 트랜지스터들을 횡 방향 및 종 방향으로 연결하는 워드라인들 및 비트라인 구조체들을 포함한다. 이때, 상기 비트라인 구조체들은 상기 분석 영역들마다 다른 구조를 갖는 것을 특징으로 한다.
본 발명의 일 실시예에 따르면, 상기 반도체 트랜지스터들은 두 개의 부하 트랜지스터들, 두 개의 구동 트랜지스터들 및 두 개의 접근 트랜지스터들을 구비하는 에스램 셀 어레이를 구성한다. 이때, 상기 워드라인들은 상기 접근 트랜지스터들의 게이트 전극들을 횡 방향으로 연결하고, 상기 비트라인 구조체들은 상기 접근 트랜지스터들의 드레인 전극들을 종 방향으로 연결한다.
또한, 상기 비트라인 구조체들은 적어도 한 층의 금속 패턴들 및 적어도 한 층의 플러그들을 구비한다. 이때, 상기 비트라인 구조체를 구성하는 금속 패턴들 및 플러그들의 층수는 상기 분석 영역의 위치에 따라 다른 것을 특징으로 한다.
상기 다른 기술적 과제들을 달성하기 위하여, 본 발명은 어레이 주소를 분석하여 불량의 평면적 위치를 결정하는 단계를 포함하는 반도체 불량 분석 방법을 제공한다. 이 방법은 반도체기판의 소정영역에, 복수개의 분석 영역들, 상기 분석 영역들에 배치되어 어레이 구조를 형성하는 반도체 트랜지스터들, 상기 반도체 트랜지스터들을 횡 방향 및 종 방향으로 각각 연결하는 워드라인들 및 비트라인 구조체 들을 구비하는 분석 구조체를 형성하고, 상기 분석 구조체를 테스트한 후, 상기 테스트 결과를 이용하여 분석 구조체를 형성하는 공정에서의 불량을 분석하는 단계를 포함한다. 이때, 상기 불량을 분석하는 단계는 불량이 발생된 상기 워드라인 및 상기 비트라인 구조체의 주소를 분석하여 불량의 평면적 위치를 결정하는 단계를 포함한다.
상기 비트라인 구조체는 적어도 한 층의 금속 패턴들 및 적어도 한 층의 플러그들을 구비하도록 형성된다. 이때, 상기 비트라인 구조체를 형성하는 단계는 상기 분석 영역의 위치에 따라 상기 금속 패턴들 및 플러그들의 층수 및 구조를 다르게 형성하는 것을 특징으로 한다.
또한, 상기 불량을 분석하는 단계는 불량이 발생한 분석 영역의 위치 또는 불량의 유형을 분석하여 불량의 수직적 위치를 결정하는 단계를 포함할 수 있다. 이때, 상기 불량의 수직적 위치는 상기 분석 영역의 위치에 따라 다르게 형성된 상기 금속 패턴들 및 상기 플러그들의 층수 및 구조를 이용하여 결정된다.
한편, 상기 분석 구조체를 형성하는 단계는 상기 반도체기판의 소정영역에 배치되는 소정의 반도체 장치를 소정의 설계 규칙(design rule)에 따라 형성하는 단계를 포함할 수 있다. 이때, 상기 반도체 장치는 상기 비트라인 구조체를 구성하는 상기 금속 패턴들 및 상기 플러그들과 같은 층수의 배선들 및 배선 플러그들을 구비한다. 이에 따라, 상기 반도체 장치의 배선 및 배선 플러그들에서 발생하는 불량은 상기 분석 구조체를 통해 용이하게 분석될 수 있다. 이를 위해, 상기 배선들 및 상기 배선 플러그들은 상기 금속 패턴들 및 상기 플러그들을 형성하는 공정을 이용하여 형성하되, 상기 금속 패턴들 및 상기 플러그들은 상기 배선들 및 상기 배선 플러그들을 위한 설계 규칙을 적용하여 형성한다.
본 발명의 일 실시예에 따르면, 상기 반도체 트랜지스터들은 두 개의 부하 트랜지스터들, 두 개의 구동 트랜지스터들 및 두 개의 접근 트랜지스터들을 구비하는 에스램 셀 어레이를 구성하도록 형성된다. 이때, 상기 워드라인들은 상기 접근 트랜지스터들의 게이트 전극들을 횡 방향으로 연결하도록 형성되고, 상기 비트라인 구조체들은 상기 접근 트랜지스터들의 드레인 전극들을 종 방향으로 연결하도록 형성된다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 1은 본 발명에 따른 분석 구조체를 설명하기 위한 도면이다.
도 1을 참조하면, 반도체 웨이퍼(10) 내에는 제품 영역(14) 및 보조 영역들(16)을 구비하는 복수개의 다이들(dies, 12)이 배치된다. 상기 다이들(12)은 웨이퍼 절편 공정(wafer sawing process)을 통해 분리되어, 반도체 제품으로 사용될 수 있다. 상기 제품 영역(14)은 상기 반도체 제품으로 사용될 영역이고, 상기 보조 영역(16)은 제조 공정의 적절성을 평가하기 위한 분석 구조체들이 배치되는 영역이다. 상기 보조 영역(16)의 면적은 상기 반도체 제품의 개발 단계에서 대량 생산 단계로 넘어감에 따라 감소된다. 특히, 상기 대량 생산 단계에서, 상기 보조 영역(16)은 상기 다이(12) 내부가 아니라 다이들(12) 사이의 절단 영역(cutting region, 18)에 배치될 수 있다.
상기 분석 구조체에는, 공정 안정성을 확보할 수 있는 공정 방법을 찾기 위해, 다양한 설계 규칙을 적용하여 형성된 테스트 패턴들이 포함될 수 있다. 보다 구체적으로, 상기 분석 구조체는 트랜지스터 제조 공정의 공정 안정성을 평가하기 위한 전단 분석 구조체들(front-end analytic structures)과 상기 트랜지스터들을 형성한 이후의 공정(예를 들면, 배선 형성 공정)의 공정 안정성을 평가하기 위한 후단 분석 구조체들(back-end analytic structures)로 구분될 수 있다.
상기 전단 분석 구조체들은 다양한 방식으로 변경된 구조를 갖는 트랜지스터들을 구비할 수 있다. 상기 전단 분석 구조체들에 대해 다양한 항목의 전기적 테스트들을 실시함으로써, 상기 반도체 제품을 구성하는 트랜지스터들의 제조 공정을 최적화할 수 있다.
마찬가지로, 상기 후단 분석 구조체들은 다양한 방식으로 변경된 구조를 갖는 배선 구조체들을 구비할 수 있다. 상기 후단 분석 구조체들에 대해, 다양한 항목의 전기적 테스트들을 실시함으로써, 상기 배선 구조체들을 형성하는 공정을 최적화할 수 있다. 상기 배선 구조체는 일반적으로 콘택 플러그, 비아 플러그, 금속 패턴 및 금속 라인 등으로 구성된다. 이에 따라, 상기 후단 분석 구조체들에 대한 테스트를 통해, 층간절연막들의 형성 및 패터닝 공정, 플러그 도전막들의 매립 공정, 금속막들의 형성 및 패터닝 공정 등에서 발생하는 불량의 원인들을 찾을 수 있다.
본 발명은 배선 구조체에서 발생하는 불량을 용이하게 분석할 수 있도록, 상기 배선 구조체들이 어레이 구조를 갖는 트랜지스터들을 연결하도록 배치한다. 아래에서 보다 상세하게 논의될 것처럼, 트랜지스터 어레이를 이용함으로써, 불량의 평면적 위치(즉, 불량이 발생한 셀의 위치)를 용이하게 찾을 수 있다. 또한, 상기 분석 구조체들은 상기 반도체 장치에 사용되는 배선 구조체의 각 부분들을 독립적으로 테스트할 수 있도록 구성된다. 각 부분에 대한 독립적 테스트를 위해, 본 발명은 서로 다른 구조를 갖는 복수개의 배선 구조체들을 구비한다. 마찬가지로 아래에서 상세하게 논의될 것처럼, 다른 구조의 배선 구조체들을 이용함으로써, 불량의 수직적 위치(즉, 불량이 발생한 층의 위치)를 용이하게 분석할 수 있다. 본 발명에 따르면, 각 배선 구조체들은 서로 다른 보조 영역들에 배치될 수 있다.
도 2a 내지 도 7a는 본 발명의 일 실시예에 따른 분석 구조체를 설명하기 위한 평면도들이다. 도 2b 내지 도 7b 및 도 2c 내지 도 7c는 각각 도 2a 내지 도 7a의 점선 I-I' 및 점선 II-II'을 따라 보여지는 단면을 도시한 공정 단면도들이다.
본 발명에 따르면, 한 개의 다이(die)에는 층수(number of layer) 및 구조가 다른 복수개의 분석 영역들이 배치된다. 구체적으로, 아래 실시예는 제 1, 제 2, 제 3, 제 4 및 제 5 금속층을 갖는 반도체 장치의 후단 분석 구조체에 관한 것으 로, 이 경우 층수 및 구조가 다른 네 개의 분석 영역들(즉, 제 1, 제 2, 제 3 및 제 4 분석 영역들(21, 22, 23, 24))이 한 개의 다이에 배치된다. 상기 반도체 장치를 구성하는 금속층의 층수에 따라, 상기 분석 영역들의 개수 및 각 분석 영역들의 구조는 변경될 수 있다. 아래 실시예에 따르면, 상기 제 1 분석 영역은 상기 제 1 및 제 2 금속층에서 발생하는 불량을 파악할 수 있도록 구성되고, 상기 제 2 분석 영역은 상기 제 3 금속층에서 발생하는 불량을 파악할 수 있도록 구성되고, 상기 제 3 분석 영역은 상기 제 4 금속층에서 발생하는 불량을 파악할 수 있도록 구성되고, 상기 제 4 분석 영역은 상기 제 5 금속층에서 발생하는 불량을 파악할 수 있도록 구성된다. 본 발명의 이러한 구성이 고정되는 것은 아니며, 다양하게 변형될 수 있음은 자명하다.
도 2a, 도 2b, 도 2c, 도 3a, 도 3b 및 도 3c는 트랜지스터 구조체 및 제 1 금속 패턴 형성 공정을 도시하며, 네 개의 분석 영역들(21, 22, 23, 24) 모두에 동일한 구조를 갖는다.
도 2a, 도 2b 및 도 2c를 참조하면, 본 발명에 따른 분석 구조체는 어레이 구조(array structure)를 가지면서 반도체기판(100)에 형성된 씨모스 에스램 셀들(CMOS SRAM Cells)을 구비한다(도 8 참조). 상기 씨모스 에스램 셀은 한 쌍의 구동 트랜지스터들(driver transistors), 한 쌍의 전송 트랜지스터들(transfer transistors) 및 한 쌍의 부하 트랜지스터들(load transistors)로 구성된다.
상기 반도체기판(100)에는 제 1 활성영역들(111)과 제 2 활성영역들(112)을 한정하는 소자분리막(105)이 형성된다. 상기 소자분리막(105)은 통상의 소자 분리 기술, 예를 들면 트렌치 소자 분리 기술을 사용하여 형성될 수 있다. 상기 제 1 활성영역들(111)은 폐곡선을 이루는 사각형이고, 상기 제 2 활성영역들(112)은 에이치(H) 모양일 수 있다. 상기 소자분리막(105)은 상기 제 1 활성영역들(111)과 상기 제 2 활성영역들(112) 사이에 배치될 뿐만 아니라 상기 제 1 활성영역들(111)의 내부 영역(internal region)에도 배치된다.
상기 제 1 활성영역(111)에는 상기 구동 트랜지스터들 및 전송 트랜지스터들이 배치되고, 상기 제 2 활성영역(112)에는 상기 부하 트랜지스터들이 배치된다. 상기 전송 트랜지스터는 복수개의 셀들을 가로지르는 제 1 게이트 패턴(121)을 게이트 전극으로 사용한다. 상기 제 1 게이트 패턴(121)은 씨모스 에스램 셀 어레이에서 워드 라인으로 사용된다. 이를 위해, 상기 제 1 게이트 패턴들(121)은 복수개의 씨모스 에스램 셀들에서 상기 제 1 활성영역(111)의 상부를 가로지르도록 배치된다.
상기 구동 트랜지스터는 제 2 게이트 패턴(122)을 게이트 전극으로 사용하고, 상기 제 2 게이트 패턴(122)은 상기 부하 트랜지스터의 게이트 전극으로 사용된다. 결과적으로, 상기 구동 트랜지스터 및 상기 부하 트랜지스터는 상기 제 2 게이트 패턴(122)을 공통의 게이트 전극으로 사용한다. 이를 위해, 상기 제 2 게이트 패턴(122)은 인접하는 제 1 및 제 2 활성영역들(111, 112)의 상부를 가로지르도록 배치된다.
상기 제 1 및 제 2 게이트 패턴들(121, 122)의 양 옆의 제 1 및 제 2 활성영역들(111, 112)에는 상기 구동, 전송 및 부하 트랜지스터들의 소오스/드레인 전극 으로 사용되는 불순물 영역들(125)이 배치된다. 상기 제 1 활성영역(111)에는 피형 웰(P-type well, 101p)이 형성되고, 상기 제 2 활성영역(112)에는 엔형 웰(N-type well, 101n)이 형성된다. 또한, 상기 제 1 활성영역(111)에 형성되는 불순물 영역(125)은 엔형 도전형(N-type conductivity)이고, 상기 제 2 활성영역(112)에 형성되는 불순물 영역(125)은 피형 도전형(P-type conductivity)이다. 결과적으로, 상기 구동 트랜지스터들 및 상기 전송 트랜지스터들은 엔모스 트랜지스터들이고, 상기 부하 트랜지스터들은 피모스 트랜지스터들이다.
도 3a, 도 3b 및 도 3c를 참조하면, 상기 구동, 전송 및 부하 트랜지스터들이 형성된 결과물 상에는 제 1 층간절연막(130)이 형성된다. 상기 제 1 층간절연막(130)을 관통하여 상기 불순물 영역들(125)의 상부에 접속하는 콘택 플러그들(135)이 형성된다.
상기 제 1 층간절연막(130) 상에는 상기 콘택 플러그들(135)을 연결하는 제 1 금속 패턴들이 형성된다. 상기 제 1 금속 패턴들은 전원전압 라인(VDD line, 141), 접지 라인(VSS line, 142), 국부 배선(local interconnection, 143) 및 제 1 패드(first pad, 144)를 구성한다. 상기 전원전압 라인(141)은 상기 제 2 활성영역(112)의 가운데를 횡 방향으로 가로지르면서, 상기 부하 트랜지스터의 불순물 영역(125)에 전기적으로 접속한다. 상기 접지 라인(142)은 상기 제 1 활성영역들(111)을 횡 방향으로 가로지르면서, 상기 제 2 게이트 패턴들(122) 사이에 형성되는 상기 구동 트랜지스터들의 소오스 영역(125)에 전기적으로 접속한다. 상기 국부 배선 (143)은 상기 한 쌍의 구동 트랜지스터들과 상기 한 쌍의 부하 트랜지스터들이 인버터(inverter)를 구성하도록, 상기 제 2 게이트 패턴(122)을 상기 구동 및 부하 트랜지스터들의 불순물 영역들(125)과 연결시킨다. 상기 제 1 패드(144)는 상기 제 1 게이트 패턴들(121) 사이에 형성된 콘택 플러그들(135)을 통해, 상기 전송 트랜지스터의 불순물 영역(125)에 전기적으로 접속한다.
본 발명의 실시예에 따르면, 상기 제 1 금속 패턴들(141, 142, 143, 144)이 형성된 결과물 상에는, 제 2 층간절연막(150), 제 3 층간절연막(170), 제 4 층간절연막(190) 및 제 5 층간절연막(210)이 차례로 형성된다. 상기 층간절연막들(130, 150, 170, 190, 210)은 실리콘 산화막 또는 저유전막들로 형성될 수 있다.
상기 제 2 층간절연막(150) 상에는 제 2 금속 패턴들(161, 162, 163, 164)이 형성되고, 상기 제 3 층간절연막(170) 상에는 제 3 금속 패턴들(182, 183, 183', 184)이 형성되고, 상기 제 4 층간절연막(190) 상에는 제 4 금속 패턴들(203, 204, 204')이 형성되고, 상기 제 5 층간절연막(210) 상에는 제 5 금속 패턴들(224)이 형성된다. 상기 제 2 금속 패턴들(161, 162, 163, 164)은 상기 제 2 층간절연막(150)을 관통하는 제 1 비아 플러그(155)에 연결되고, 상기 제 3 금속 패턴들(182, 183, 183', 184)은 상기 제 3 층간절연막(170)을 관통하는 제 2 비아 플러그(175)에 연결되고, 상기 제 4 금속 패턴들(203, 204, 204')은 상기 제 4 층간절연막(190)을 관통하는 제 3 비아 플러그(195)에 연결되고, 상기 제 5 금속 패턴들(224)은 상기 제 5 층간절연막(210)을 관통하는 제 4 비아 플러그(215)에 연결된다. 상기 제 1, 제 2, 제 3 및 제 4 비아 플러그들(155, 175, 195, 215)은 각각 상기 제 1, 제 2, 제 3 및 제 4 금속 패턴들의 상부에 연결된다. 상기 금속 패턴들 및 비아 플러그들은 텅스텐, 알루미늄, 구리, 질화 티타늄, 티타늄, 질화 텅스텐, 탄탈륨, 질화 탄탈륨 및 다결정 실리콘 중에서 선택된 적어도 한가지로 형성될 수 있다.
한편, 상기 풀 씨모스형 에스램의 셀 트랜지스터들은 큰 공정 여유도(process margin)를 갖는 공정을 통해 형성한다. 상기 공정 여유도는 각 단위 공정에 있어서 불량을 예방할 수 있는 공정 조건의 여유 정도를 의미하며, 이 값이 클수록 공정 불량은 최소화되고, 이 값이 작아질수록 공정 불량은 증가한다. 상기 공정 여유도를 증가시킬 수 있는 방법은 다양하지만, 설계 규칙(design rule)을 증가시키는 것이 가장 용이한 방법의 하나이다. 즉, 사진, 식각 및 증착 공정 등에서의 기술적 어려움은 패턴의 폭 또는 넓이를 증가시킴으로써 용이하게 극복될 수 있다.
상술한 것처럼, 큰 공정 여유도를 갖는 공정을 통해 상기 셀 트랜지스터들을 형성할 경우, 상기 셀 트랜지스터에서 발생하는 공정 불량은 예방될 수 있다. 따라서, 상기 분석 영역들(21, 22, 23, 24)에서 발생하는 임의의 불량은 상기 셀 트랜지스터들 자체가 아니라 이들을 연결하는 배선들에서 발생한 불량인 것으로 해석될 수 있다.
도 4a, 도 4b 및 도 4c는 풀 씨모스형 에스램 셀 어레이의 표준적인 비트라인 구조를 구비하는 제 1 분석 영역(21)을 도시한다. 도 4a, 도 4b 및 도 4c를 참조하면, 상기 제 1 분석 영역(21)에 배치되는 제 2 금속 패턴들(161)은 상기 제 1 비아 플러그(155), 상기 제 1 패드(144) 및 상기 콘택 플러그(135)를 통해 상기 전송 트랜지스터의 불순물 영역(125)에 접속한다. 결과적으로, 상기 제 2 금속 패턴 들(161)은 상기 에스램 셀들(구체적으로는, 상기 전송 트랜지스터들)을 종 방향으로 연결하는 비트 라인(bit line)을 형성한다. 이에 따라, 상기 제 1 분석 영역(21)에는 상기 제 3, 제 4 및 제 5 금속 패턴들이 더 이상 필요하지 않다.
본 발명의 일 실시예에 따르면, 상기 제 1 분석 영역(21)에 형성되는 제 2 금속 패턴들(161) 및 제 1 비아 플러그들(155)은 표준적인 공정 여유도를 갖는 공정을 통해 형성된다(도 9a 참조). 이 경우, 상기 셀 트랜지스터들을 큰 공정 여유도를 갖는 공정을 사용하여 제조하였으므로, 상기 제 1 분석 영역(21)에서 발생하는 임의의 불량은 제 2 금속 패턴 형성 공정, 제 1 비아 홀 형성 공정 또는 제 1 비아 플러그 형성 공정에서 발생될 가능성이 높다.
도 5a, 도 5b 및 도 5c는 풀 씨모스형 에스램 셀 어레이의 변형된 비트라인 구조를 구비하는 제 2 분석 영역(22)을 도시한다. 도 5a, 도 5b 및 도 5c를 참조하면, 상기 제 2 분석 영역(22)에 배치되는 제 2 금속 패턴들(162)은 상기 제 1 비아 플러그(155), 상기 제 1 패드(144) 및 상기 콘택 플러그(135)를 통해 한 개의 불순물 영역(125)에 접속하는 랜딩 패드(landing pad)(이하, 제 2 패드(162)라고 부르기로 함)를 형성한다. 이처럼 한 개의 불순물 영역에 접속된다는 점에서, 상기 제 2 패드(162)는 복수개의 불순물 영역들(125)을 연결하는 상기 제 1 분석 영역(21)의 제 2 금속 패턴(161)과는 차이를 갖는다.
한편, 상기 제 2 분석 영역(22)에서 상기 제 3 금속 패턴들(182)은 상기 제 2 패드들(162)을 종 방향으로 연결하는 비트 라인을 형성한다. 이러한 연결을 위해, 상기 제 3 금속 패턴(182)은 상기 제 3 층간절연막(170)을 관통하여 상기 제 2 패드들(162)에 연결되는 상기 복수개의 제 2 비아 플러그들(175)에 접속한다.
본 발명의 일 실시예에 따르면, 상기 제 2 패드(162) 및 상기 제 1 비아 플러그들(155)은 큰 공정 여유도를 갖는 공정을 통해 형성되고, 상기 제 2 분석 영역(22)에 형성되는 제 3 금속 패턴들(182) 및 제 2 비아 플러그들(175)은 표준적인 공정 여유도를 갖는 공정을 통해 형성된다(도 9b 참조). 상기 제 2 패드(162)를 형성하는 공정에서의 공정 여유도를 증가시키기 위해, 도 5a 및 도 5b에 도시된 것처럼, 상기 제 2 패드(162)는 넓은 면적을 갖는 긴 랜딩 메탈(long landing metal)의 구조를 갖도록 형성될 수 있다. 또한, 상기 제 1 비아 플러그들(155)을 형성하는 공정에서의 공정 여유도를 증가시키기 위해, 상기 제 1 비아 플러그(155)의 폭은 패터닝 공정 및 매립 공정에서의 불량을 예방할 수 있는 크기로 확장될 수 있다. 이 경우, 공정 여유도와 불량 발생 가능성 사이의 관계에 대한 상술한 설명을 고려할 때, 상기 제 2 분석 영역(22)에서 발생하는 임의의 불량은 제 3 금속 패턴 형성 공정, 제 2 비아 홀 형성 공정 또는 제 2 비아 플러그 형성 공정에서 발생될 가능성이 높다.
도 6a, 도 6b 및 도 6c는 풀 씨모스형 에스램 셀 어레이의 변형된 비트라인 구조를 구비하는 제 3 분석 영역을 도시한다. 도 6a, 도 6b 및 도 6c를 참조하면, 상기 제 3 분석 영역(23)에서, 상기 제 2 금속 패턴들(163) 및 상기 제 3 금속 패턴들(183)은 각각 랜딩 패드로 사용된다. 즉, 상기 제 3 분석 영역(23)에서 상기 제 2 금속 패턴들(163)은 상기 제 1 비아 플러그(155), 상기 제 1 패드(144) 및 상기 콘택 플러그(135)를 통해 한 개의 불순물 영역(125)에 접속하는 랜딩 패드(이 하, 제 2 패드(163))를 형성한다. 또한, 상기 제 3 분석 영역(23)에서 상기 제 3 금속 패턴들(183)은, 상기 제 2 비아 플러그(175), 상기 제 2 패드(163), 상기 제 1 비아 플러그(155), 상기 제 1 패드(144) 및 상기 콘택 플러그(135)를 통해 한 개의 불순물 영역(125)에 접속하는 랜딩 패드(이하, 제 3 패드(183))를 형성한다. 이때, 상기 제 3 패드(183)는 상기 제 2 분석 영역(22)의 제 2 패드(162)와 동일하게 긴 랜딩 메탈(long landing metal)의 구조를 갖도록 형성될 수 있다.
한편, 상기 제 3 분석 영역(23)에서 상기 제 4 금속 패턴들(203)은 상기 제 3 패드들(183)을 종 방향으로 연결하는 비트 라인을 형성한다. 이러한 연결을 위해, 상기 제 4 금속 패턴(203)은 상기 제 4 층간절연막(190)을 관통하여 상기 제 3 패드들(183)에 연결되는 상기 복수개의 제 3 비아 플러그들(195)에 전기적으로 연결된다.
본 발명의 일 실시예에 따르면, 상기 제 1, 제 2 및 제 3 패드들(144, 163, 183) 및 상기 제 1 및 제 2 비아 플러그들(155, 175)은 큰 공정 여유도를 갖는 공정을 통해 형성되고, 상기 제 3 분석 영역(23)에 형성되는 제 4 금속 패턴들(203) 및 제 3 비아 플러그들(195)은 표준적인 공정 여유도를 갖는 공정을 통해 형성된다(도 9c 참조). 이 경우, 공정 여유도와 불량 발생 가능성 사이의 관계에 대한 상술한 설명을 고려할 때, 상기 제 3 분석 영역(23)에서 발생하는 임의의 불량은 제 4 금속 패턴 형성 공정, 제 3 비아 홀 형성 공정 또는 제 3 비아 플러그 형성 공정에서 발생될 가능성이 높다.
도 7a, 도 7b 및 도 7c는 풀 씨모스형 에스램 셀 어레이의 변형된 비트라인 구조를 구비하는 제 4 분석 영역을 도시한다. 도 7a, 도 7b 및 도 7c를 참조하면, 상기 제 4 분석 영역(24)에서, 상기 제 2, 제 3 및 제 3 금속 패턴들(164, 184, 204)은 각각 랜딩 패드로 사용된다. 즉, 상기 제 4 분석 영역(24)에서 상기 제 2 금속 패턴들(164)은 상기 제 1 비아 플러그(155), 상기 제 1 패드(144) 및 상기 콘택 플러그(135)를 통해 한 개의 불순물 영역(125)에 접속하는 랜딩 패드(이하, 제 2 패드(164))를 형성한다. 또한, 상기 제 4 분석 영역(24)에서 상기 제 3 금속 패턴들(184)은, 상기 제 2 비아 플러그(175)를 통해 한 개의 제 2 패드(164)에 접속하는 랜딩 패드(이하, 제 3 패드(184))를 형성한다. 또한, 상기 제 4 분석 영역(24)에서 상기 제 4 금속 패턴들(204)은 상기 제 3 비아 플러그(195)를 통해 한 개의 상기 제 3 패드(184)에 접속하는 랜딩 패드(이하, 제 4 패드(204))를 형성한다.
이때, 상기 제 1, 제 2, 제 3 또는 제 4 패드(144, 164, 184, 204) 중의 적어도 하나는 상기 제 2 분석 영역(22)의 제 2 패드(162)와 동일하게 긴 랜딩 메탈(long landing metal)의 구조를 갖도록 형성될 수 있다. 또한, 상기 제 1, 제 2 및 제 3 비아 플러그들(155, 175, 195)은 스택 비아 구조 또는 멀티 비아 구조를 가질 수 있다. 상기 스택 비아 구조는 하부의 비아 플러그(예를 들면, 상기 제 1 비아 플러그(155))의 수직 상부에 상부 비아 플러그(예를 들면, 상기 제 2 비아 플러그(175))가 배치되는 구조이고, 상기 멀티 비아 구조는 한 개의 랜딩 패드에 복수개의 비아 플러그들이 형성되는 구조이다. 상기 랜딩 패드의 면적이 증가할 경우, 상기 멀티 비아 구조는 용이하게 형성될 수 있으며, 상기 비아 공정에서의 불량 발생 가능성을 줄이기 위한 방법으로 채택될 수 있는 방법이다. 즉, 상기 멀티 비아 구 조는 비아 플러그 형성 공정에서의 공정 여유도를 증가시킨다.
한편, 상기 제 4 분석 영역(24)에서 상기 제 5 금속 패턴들(224)은 상기 제 4 패드들(183)을 종 방향으로 연결하는 비트 라인을 형성한다. 이러한 연결을 위해, 상기 제 5 금속 패턴(224)은 상기 제 5 층간절연막(210)을 관통하여 상기 제 4 패드들(204)에 연결되는 상기 복수개의 제 4 비아 플러그들(215)에 전기적으로 연결된다.
본 발명의 일 실시예에 따르면, 상기 제 1, 제 2, 제 3 및 제 4 패드들(144, 164, 184, 204) 및 상기 제 1, 제 2 및 제 3 비아 플러그들(155, 175, 195)은 큰 공정 여유도를 갖는 공정을 통해 형성되고, 상기 제 4 분석 영역(24)에 형성되는 제 5 금속 패턴들(224) 및 제 4 비아 플러그들(215)은 표준적인 공정 여유도를 갖는 공정을 통해 형성된다(도 9d 참조). 이 경우, 공정 여유도와 불량 발생 가능성 사이의 관계에 대한 상술한 설명을 고려할 때, 상기 제 4 분석 영역(24)에서 발생하는 임의의 불량은 제 5 금속 패턴 형성 공정, 제 4 비아 홀 형성 공정 또는 제 4 비아 플러그 형성 공정에서 발생될 가능성이 높다.
정리하면, 제 1, 제 2, 제 3, 제 4 분석 영역들(21, 22, 23, 24)에는 각각 다른 높이 및 구조를 갖는 배선 구조체들이 형성된다. 각 영역의 배선 구조체들은 소정의 반도체 장치의 배선 구조체를 구성하는 각 금속층들을 수직적 높이에 따라 분석하기 위해, 각각 다른 높이 및 다른 구조를 갖도록 형성된다. 각 영역에서, 소정의 금속층은 표준 또는 표준 이하의 공정 여유도를 갖는 공정을 사용하여 형성하고, 나머지 다른 요소들(elements)은 큰 공정 여유도를 갖는 공정을 사용하여 형성 한다. 이에 따라, 불량 발생의 가능성을 상기 선택된 금속층 형성 공정으로 국한(confine)시킬 수 있기 때문에, 불량이 발생한 수직적 위치를 용이하게 알아낼 수 있다(도 10의 403b 참조).
불량이 발생한 평면적 위치는 상기 불량이 발생한 주소를 통해 용이하게 알아낼 수 있다. 상기 불량의 주소는 각 영역들에서 불량이 발생하는 워드 라인의 위치 및 비트 라인의 위치를 알아냄으로써 용이하게 파악할 수 있다(도 10의 403a 참조). 예를 들면, 상기 워드 라인들 및 상기 비트 라인들에 소정의 메모리 테스트 장치를 연결하여, 소정의 메모리 테스트를 수행함으로써, 불량의 평면적 위치를 나타내는 불량 지도(failure map)을 작성할 수도 있다. 상기 불량의 주소가 알려지면, 상술한 것처럼, 집중이온빔(FIB, focused ion beam) 등을 사용하여 정확한 위치에서 상기 반도체기판을 절단하는 것을 가능하다. 이 경우, 적은 개수의 불량을 갖는 시료가 손상되어, 불량 분석에 실패하는 위험을 최소화할 수 있다.
또한, 본 발명의 일 실시예에 따르면, 상기 분석 영역들(21, 22, 23, 24)에 형성되는 셀 어레이를 풀 씨모스형 에스램의 셀 트랜지스터들로 구성하기 때문에, 에스램 셀 어레이의 고유한 구조에서 불량의 유형을 용이하게 추정할 수 있다. 즉, 상기 불량 지도에서 소정의 비트라인에 연결된 셀들이 모두 불량인 경우, 상기 비트라인이 단선(open) 또는 쇼트(short)되었을 것으로 추정할 수 있다. 또한, 상기 불량 지도에서 소정의 워드 라인에 연결된 셀들이 모두 불량인 경우, 상기 제 1 게이트 패턴(121)과 관련된 불량(특히, 단선)이 발생하였음을 추정할 수 있다. 또한, 상기 콘택 플러그(155), 상기 활성 영역(111, 112) 또는 상기 제 2 게이트 패턴 (122)들에서 불량이 발생할 경우, 그러한 불량은 상기 불량 지도에서 소위 무작위적 1비트 유형의 불량으로 나타난다.
본 발명의 상술한 실시예에 따르면, 상기 제 1 패드들(144)은 인접하는 두 에스램 셀에 대해 공통적이다. 이에 따라, 각 분석 영역들(21, 22, 23, 24)에서 비트 라인이 상기 불순물 영역(125)에 연결되지 않을 경우, 인접하는 두 셀에서 함께 불량이 발생하는 2 비트 컬럼(2-bit column) 유형의 불량이 발생한다. 예를 들면, 상기 제 3 분석 영역에서 소정의 위치에서 2비트 컬럼 유형의 불량이 발생한다면, 불량의 원인은 상기 제 3 비아 플러그(175)와 관련되었을 것으로 추정될 수 있다. 왜냐하면, 상술한 것처럼, 제 3 분석 영역(23)은 상기 제 3 비아 플러그(175) 및 상기 제 4 금속 패턴(183)에서 발생하는 불량을 평가할 수 있도록 공정 여유도가 조절된 영역이기 때문에, 상기 제 3 분석 영역(23)에서의 불량은 상기 제 3 비아 플러그(175) 또는 상기 제 4 금속 패턴(183)의 불량과 관련되었을 것으로 추정할 수 있다. 이때, 상술한 것처럼 2비트 컬럼 유형의 불량이 발생하였다면, 상기 비트라인(즉, 상기 제 4 금속 패턴(183))을 상기 불순물 영역(125)에 연결시키는 배선 구조체(즉, 상기 제 3 비아 플러그(175))에 불량이 발생하였을 것으로 추정될 수 있기 때문이다. 이를 검증하기 위해서는 상기 불량이 발생한 평면적 위치의 단면에 대한 시각적 정보를 확보하는 것이 필요하다. 이러한 단면에 대한 시각적 정보는 상술한 어레이 주소를 이용하여 용이하게 확보할 수 있다.
배선 구조체의 층수가 증가할 경우, 불량이 발생한 수직적 위치를 알아내는 것이 어렵기 때문에, 본 발명에 따른 불량 분석 방법은 많은 층수의 금속 패턴들을 갖는 반도체 장치, 예를 들면 중앙 연산 장치(CPU)와 같은 반도체 장치에서 배선 구조체의 불량을 분석하는데 용이하다. 한편, 각 분석 영역들의 구조 및 적용되는 공정 여유도는 다양하게 변형될 수 있다.
본 발명에 따르면, 다층 배선을 갖는 반도체 장치에서 발생하는 배선 불량의 평면적 위치 및 수직적 위치를 용이하게 알아낼 수 있다. 이에 따라, 배선 불량에 대한 빠르고 정확한 분석이 가능하다. 그 결과, 반도체 장치의 개발 기간을 최소화할 수 있어, 반도체 장치의 시장 선점이 가능하다.

Claims (42)

  1. 반도체기판의 소정영역에 배치된 복수개의 분석 영역들;
    어레이 구조를 형성하면서, 상기 분석 영역들에 배치되는 반도체 트랜지스터들;
    상기 분석 영역들에 배치되어, 상기 반도체 트랜지스터들을 횡 방향으로 연결하는 워드라인들; 및
    상기 분석 영역들에 배치되어, 상기 반도체 트랜지스터들을 종 방향으로 연결하는 비트라인 구조체들을 포함하되,
    상기 비트라인 구조체들은 상기 분석 영역들마다 다른 구조를 갖는 것을 특징으로 하는 반도체 불량 분석을 위한 분석 구조체.
  2. 제 1 항에 있어서,
    상기 반도체 트랜지스터들은 두 개의 부하 트랜지스터들, 두 개의 구동 트랜지스터들 및 두 개의 접근 트랜지스터들을 구비하는 에스램 셀 어레이를 형성하는 것을 특징으로 하는 반도체 불량 분석을 위한 분석 구조체.
  3. 제 2 항에 있어서,
    상기 워드라인들은 상기 접근 트랜지스터들의 게이트 전극들을 횡 방향으로 연결하고,
    상기 비트라인 구조체들은 상기 접근 트랜지스터들의 드레인 전극들을 종 방향으로 연결하는 것을 특징으로 하는 반도체 불량 분석을 위한 분석 구조체.
  4. 제 1 항에 있어서,
    상기 비트라인 구조체들은 적어도 한 층의 금속 패턴들 및 적어도 한 층의 플러그들을 구비하는 것을 특징으로 하는 반도체 불량 분석을 위한 분석 구조체.
  5. 제 4 항에 있어서,
    상기 비트라인 구조체를 구성하는 금속 패턴들 및 플러그들의 층수는 상기 분석 영역의 위치에 따라 다른 것을 특징으로 하는 반도체 불량 분석을 위한 분석 구조체.
  6. 제 4 항에 있어서,
    상기 비트라인 구조체를 구성하는 금속 패턴들 및 플러그들의 구조는 상기 분석 영역의 위치에 따라 다른 것을 특징으로 하는 반도체 불량 분석을 위한 분석 구조체.
  7. 반도체기판의 소정영역에 배치되고, 적어도 제 1, 제 2, 제 3 및 제 4 영역을 포함하는 분석 영역들;
    어레이 구조를 형성하면서, 상기 분석 영역들에 배치되는 반도체 트랜지스터 들;
    상기 분석 영역들에 배치되어, 상기 반도체 트랜지스터들을 횡 방향으로 연결하는 워드라인들; 및
    상기 분석 영역들에 배치되어, 상기 반도체 트랜지스터들을 종 방향으로 연결하는 비트라인 구조체들을 포함하되,
    상기 비트라인 구조체들은 상기 분석 영역들의 위치에 따라 다른 층수 및 다른 연결 구조를 갖는 금속 패턴들 및 플러그들을 구비하는 것을 특징으로 하는 반도체 불량 분석을 위한 분석 구조체.
  8. 제 7 항에 있어서,
    상기 반도체 트랜지스터들은 두 개의 부하 트랜지스터들, 두 개의 구동 트랜지스터들 및 두 개의 접근 트랜지스터들을 구비하는 에스램 셀 어레이를 형성하는 것을 특징으로 하는 반도체 불량 분석을 위한 분석 구조체.
  9. 제 8 항에 있어서,
    상기 워드라인들은 상기 접근 트랜지스터들의 게이트 전극들을 횡 방향으로 연결하고,
    상기 비트라인 구조체들은 상기 접근 트랜지스터들의 드레인 전극들을 종 방향으로 연결하는 것을 특징으로 하는 반도체 불량 분석을 위한 분석 구조체.
  10. 제 7 항에 있어서,
    상기 비트라인 구조체들은
    상기 반도체 트랜지스터들의 소정 드레인 전극에 연결된 콘택 플러그들;
    상기 콘택 플러그들의 상부에 접속하는 제 1 금속 패턴들;
    상기 제 1 금속 패턴들의 상부에 접속하는 제 1 비아 플러그들; 및
    상기 제 1 비아 플러그들의 상부에 접속하는 제 2 금속 패턴들을 구비하되,
    상기 제 1 금속 패턴은 한 개의 콘택 플러그와 전기적으로 연결되는 패드인 것을 특징으로 하는 반도체 불량 분석을 위한 분석 구조체.
  11. 제 10 항에 있어서,
    상기 제 2 금속 패턴들은
    상기 제 1 영역에서 복수개의 상기 제 1 비아 플러그들을 종 방향으로 연결하고,
    상기 제 2, 제 3 및 제 4 영역을 포함하는 상기 분석 영역의 다른 영역에서 한 개의 상기 제 1 비아 플러그의 상부에 연결되도록 배치되어, 한 개의 상기 드레인 전극에 전기적으로 연결되는 것을 특징으로 하는 반도체 불량 분석을 위한 분석 구조체.
  12. 제 10 항에 있어서,
    상기 비트 라인 구조체들은
    상기 제 1 영역을 제외한 나머지 분석 영역들에 배치되어, 상기 제 2 금속 패턴들의 상부에 접속하는 제 2 비아 플러그들;
    상기 제 2 비아 플러그들의 상부에 접속하는 제 3 금속 패턴들;
    상기 제 1 및 제 2 영역을 제외한 나머지 분석 영역들에 배치되어, 상기 제 3 금속 패턴들의 상부에 접속하는 제 3 비아 플러그들;
    상기 제 3 비아 플러그들의 상부에 접속하는 제 4 금속 패턴들;
    상기 제 1, 제 2 및 제 3 영역을 제외한 나머지 분석 영역들에 배치되어, 상기 제 4 금속 패턴들의 상부에 접속하는 제 4 비아 플러그들; 및
    상기 제 4 비아 플러그들의 상부에 접속하는 제 5 금속 패턴들을 더 구비하되,
    상기 제 3 금속 패턴들은
    상기 제 2 영역에서 복수개의 상기 제 2 비아 플러그들을 종 방향으로 연결하고,
    상기 제 3 및 제 4 영역을 포함하는 상기 분석 영역의 다른 영역에서 상기 제 2 비아 플러그의 상부에 연결되도록 배치되어, 한 개의 상기 드레인 전극에 전기적으로 연결되는 것을 특징으로 하고,
    상기 제 4 금속 패턴들은
    상기 제 3 영역에서 복수개의 상기 제 3 비아 플러그들을 종 방향으로 연결하고,
    상기 제 4 영역을 포함하는 상기 분석 영역의 다른 영역에서 상기 제 3 비아 플러그의 상부에 연결되도록 배치되어, 한 개의 상기 드레인 전극에 전기적으로 연결되는 것을 특징으로 하고,
    상기 제 5 금속 패턴들은
    상기 제 4 영역에서 복수개의 상기 제 4 비아 플러그들을 종 방향으로 연결하는 것을 특징으로 하는 반도체 불량 분석을 위한 분석 구조체.
  13. 제 12 항에 있어서,
    상기 제 1 및 제 2 영역을 제외한 상기 분석 영역의 다른 영역에 배치되는 상기 제 3 금속 패턴은 상기 제 1 금속 패턴보다 넓은 면적을 갖는 것을 특징으로 하는 반도체 불량 분석을 위한 분석 구조체.
  14. 제 12 항에 있어서,
    상기 제 1 및 제 2 영역을 제외한 상기 분석 영역의 다른 영역에 배치되는 상기 제 3 비아 플러그들은 상기 제 2 비아 플러그의 수직 상부에 배치되어 스택 비아 구조를 형성하는 것을 특징으로 하는 반도체 불량 분석을 위한 분석 구조체.
  15. 제 12 항에 있어서,
    상기 제 1 및 제 2 영역을 제외한 상기 분석 영역의 다른 영역에 배치되는 상기 제 3 비아 플러그들은 상기 제 3 금속 패턴의 상부에 복수개 배치되어 멀티 비아 구조를 형성하는 것을 특징으로 하는 반도체 불량 분석을 위한 분석 구조체.
  16. 제 12 항에 있어서,
    상기 제 1, 제 2 및 제 3 영역을 제외한 상기 분석 영역의 다른 영역에 배치되는 상기 제 4 금속 패턴은 상기 제 1 금속 패턴보다 넓은 면적을 갖는 것을 특징으로 하는 반도체 불량 분석을 위한 분석 구조체.
  17. 제 12 항에 있어서,
    상기 제 1, 제 2 및 제 3 영역을 제외한 상기 분석 영역의 다른 영역에 배치되는 상기 제 4 비아 플러그들은 상기 제 2 비아 플러그 또는 상기 제 3 비아 플러그의 수직 상부에 배치되어 스택 비아 구조를 형성하는 것을 특징으로 하는 반도체 불량 분석을 위한 분석 구조체.
  18. 제 12 항에 있어서,
    상기 제 1, 제 2 및 제 3 영역을 제외한 상기 분석 영역의 다른 영역에 배치되는 상기 제 4 비아 플러그들은 상기 제 4 금속 패턴의 상부에 복수개 배치되어 멀티 비아 구조를 형성하는 것을 특징으로 하는 반도체 불량 분석을 위한 분석 구조체.
  19. 반도체기판의 소정영역에, 복수개의 분석 영역들, 상기 분석 영역들에 배치되어 어레이 구조를 형성하는 반도체 트랜지스터들, 상기 반도체 트랜지스터들을 횡 방향 및 종 방향으로 각각 연결하는 워드라인들 및 비트라인 구조체들을 구비하는 분석 구조체를 형성하는 단계;
    상기 분석 구조체를 테스트하는 단계; 및
    상기 테스트 결과를 이용하여 분석 구조체를 형성하는 공정에서의 불량을 분석하는 단계를 포함하되, 상기 불량을 분석하는 단계는 불량의 평면적 위치를 결정하기 위하여 불량이 발생된 상기 워드라인 및 상기 비트라인 구조체의 주소를 분석하는 단계를 포함하는 것을 특징으로 하는 반도체 불량 분석 방법.
  20. 제 19 항에 있어서,
    상기 비트라인 구조체는 적어도 한 층의 금속 패턴들 및 적어도 한 층의 플러그들을 구비하되,
    상기 비트라인 구조체를 형성하는 단계는 상기 금속 패턴들 및 플러그들의 층수 및 구조를 상기 분석 영역의 위치에 따라 달리 형성하는 것을 특징으로 하는 반도체 불량 분석 방법.
  21. 제 20 항에 있어서,
    상기 불량을 분석하는 단계는 불량의 수직적 위치를 결정하기 위하여 불량이 발생한 분석 영역의 위치 또는 불량의 유형을 분석하는 단계를 포함하되,
    상기 불량의 수직적 위치를 결정하는 단계는 상기 분석 영역의 위치에 따라 다르게 형성된 상기 금속 패턴들 및 상기 플러그들의 층수 및 구조를 이용하는 것 을 특징으로 하는 반도체 장치의 불량 분석 방법.
  22. 삭제
  23. 삭제
  24. 제 19 항에 있어서,
    상기 반도체 트랜지스터들은 두 개의 부하 트랜지스터들, 두 개의 구동 트랜지스터들 및 두 개의 접근 트랜지스터들을 구비하는 에스램 셀 어레이를 구성하도 록 형성되는 것을 특징으로 하는 반도체 장치의 불량 분석 방법.
  25. 제 24 항에 있어서,
    상기 워드라인들은 상기 접근 트랜지스터들의 게이트 전극들을 횡 방향으로 연결하도록 형성되고,
    상기 비트라인 구조체들은 상기 접근 트랜지스터들의 드레인 전극들을 종 방향으로 연결하도록 형성되는 것을 특징으로 하는 반도체 장치의 불량 분석 방법.
  26. 반도체기판의 소정영역에, 적어도 제 1, 제 2, 제 3 및 제 4 영역들을 포함하는 분석 영역들, 상기 분석 영역들에 배치되어 어레이 구조를 형성하는 반도체 트랜지스터들, 상기 반도체 트랜지스터들을 횡 방향 및 종 방향으로 각각 연결하는 워드라인들 및 비트라인 구조체들을 구비하는 분석 구조체를 형성하는 단계;
    상기 분석 구조체를 테스트하는 단계; 및
    상기 테스트 결과를 이용하여 분석 구조체를 형성하는 공정에서의 불량을 분석하는 단계를 포함하되, 상기 불량을 분석하는 단계는 불량의 평면적 위치를 결정하기 위하여 불량이 발생된 상기 워드라인 및 상기 비트라인 구조체의 주소를 분석하는 단계를 포함하는 것을 특징으로 하는 반도체 불량 분석 방법.
  27. 제 26 항에 있어서,
    상기 비트라인 구조체는 적어도 한 층의 금속 패턴들 및 적어도 한 층의 플 러그들을 구비하되,
    상기 비트라인 구조체를 형성하는 단계는 상기 금속 패턴들 및 플러그들의 층수 및 구조를 상기 분석 영역의 위치에 따라 달리 형성하는 것을 특징으로 하는 반도체 불량 분석 방법.
  28. 제 27 항에 있어서,
    상기 불량을 분석하는 단계는 불량의 수직적 위치를 결정하기 위하여 불량이 발생한 분석 영역의 위치 또는 불량의 유형을 분석하는 단계를 포함하되,
    상기 불량의 수직적 위치를 결정하는 단계는 상기 분석 영역의 위치에 따라 다르게 형성된 상기 금속 패턴들 및 상기 플러그들의 층수 및 구조를 이용하는 것을 특징으로 하는 반도체 장치의 불량 분석 방법.
  29. 제 26 항에 있어서,
    상기 반도체 트랜지스터들은 두 개의 부하 트랜지스터들, 두 개의 구동 트랜지스터들 및 두 개의 접근 트랜지스터들을 구비하는 에스램 셀 어레이를 구성하도록 형성되는 것을 특징으로 하는 반도체 장치의 불량 분석 방법.
  30. 제 29 항에 있어서,
    상기 워드라인들은 상기 접근 트랜지스터들의 게이트 전극들을 횡 방향으로 연결하도록 형성되고,
    상기 비트라인 구조체들은 상기 접근 트랜지스터들의 드레인 전극들을 종 방향으로 연결하도록 형성되는 것을 특징으로 하는 반도체 장치의 불량 분석 방법.
  31. 제 29 항에 있어서,
    상기 비트라인 구조체들을 형성하는 단계는
    상기 반도체 트랜지스터들의 소정 드레인 전극에 연결되는 콘택 플러그들을 형성하는 단계;
    상기 콘택 플러그들의 상부에 접속하는 제 1 금속 패턴들을 형성하는 단계;
    상기 제 1 금속 패턴들의 상부에 접속하는 제 1 비아 플러그들을 형성하는 단계; 및
    상기 제 1 비아 플러그들의 상부에 접속하는 제 2 금속 패턴들을 형성하는 단계를 구비하되,
    상기 제 1 금속 패턴은 한 개의 콘택 플러그에 전기적으로 연결되도록 형성하는 것을 특징으로 하는 반도체 장치의 불량 분석 방법.
  32. 제 31 항에 있어서,
    상기 제 2 금속 패턴은
    상기 제 1 영역에서, 복수개의 상기 제 1 비아 플러그들을 종 방향으로 연결하도록 형성되고,
    상기 제 2, 제 3 및 제 4 영역을 포함하는 상기 분석 영역의 다른 영역에서, 한 개의 상기 드레인 전극에 전기적으로 연결되도록 한 개의 상기 제 1 비아 플러그의 상부에 형성되는 것을 특징으로 하는 반도체 장치의 불량 분석 방법.
  33. 제 31 항에 있어서,
    상기 비트 라인 구조체들을 형성하는 단계는
    상기 제 1 영역을 제외한 나머지 분석 영역들에 배치되어, 상기 제 2 금속 패턴들의 상부에 접속하는 제 2 비아 플러그들을 형성하는 단계;
    상기 제 2 비아 플러그들의 상부에 접속하는 제 3 금속 패턴들을 형성하는 단계;
    상기 제 1 및 제 2 영역을 제외한 나머지 분석 영역들에 배치되어, 상기 제 3 금속 패턴들의 상부에 접속하는 제 3 비아 플러그들을 형성하는 단계;
    상기 제 3 비아 플러그들의 상부에 접속하는 제 4 금속 패턴들을 형성하는 단계;
    상기 제 1, 제 2 및 제 3 영역을 제외한 나머지 분석 영역들에 배치되어, 상기 제 4 금속 패턴들의 상부에 접속하는 제 4 비아 플러그들을 형성하는 단계; 및
    상기 제 4 비아 플러그들의 상부에 접속하는 제 5 금속 패턴들을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 불량 분석 방법.
  34. 제 33 항에 있어서,
    상기 제 3 금속 패턴은
    상기 제 2 영역에서, 복수개의 상기 제 2 비아 플러그들을 종 방향으로 연결하도록 형성되고,
    상기 제 3 및 제 4 영역을 포함하는 상기 분석 영역의 다른 영역에서, 상기 제 2 비아 플러그의 상부에 연결되도록 형성되어, 한 개의 상기 드레인 전극에 전기적으로 연결되는 것을 특징으로 하고,
    상기 제 4 금속 패턴들은
    상기 제 3 영역에서, 복수개의 상기 제 3 비아 플러그들을 종 방향으로 연결하도록 형성되고,
    상기 제 4 영역을 포함하는 상기 분석 영역의 다른 영역에서, 상기 제 3 비아 플러그의 상부에 연결되도록 형성되어, 한 개의 상기 드레인 전극에 전기적으로 연결되는 것을 특징으로 하고,
    상기 제 5 금속 패턴들은
    상기 제 4 영역에서, 복수개의 상기 제 4 비아 플러그들을 종 방향으로 연결하도록 형성되는 것을 특징으로 하는 반도체 장치의 불량 분석 방법.
  35. 제 34 항에 있어서,
    상기 제 3 금속 패턴은 상기 제 1 및 제 2 영역을 제외한 상기 분석 영역의 다른 영역에서, 상기 제 1 금속 패턴보다 넓은 면적을 갖도록 형성되는 것을 특징으로 하는 반도체 장치의 불량 분석 방법.
  36. 제 34 항에 있어서,
    상기 제 3 비아 플러그는 상기 제 1 및 제 2 영역을 제외한 상기 분석 영역의 다른 영역에서, 상기 제 2 비아 플러그의 수직 상부에 배치되어 스택 비아 구조를 구성하도록 형성되는 것을 특징으로 하는 반도체 장치의 불량 분석 방법.
  37. 제 34 항에 있어서,
    상기 제 3 비아 플러그는 상기 제 1 및 제 2 영역을 제외한 상기 분석 영역의 다른 영역에서, 상기 제 3 금속 패턴의 상부에 복수개 배치되어 멀티 비아 구조를 구성하도록 형성되는 것을 특징으로 하는 반도체 장치의 불량 분석 방법.
  38. 제 34 항에 있어서,
    상기 제 4 금속 패턴은 상기 제 1, 제 2 및 제 3 영역을 제외한 상기 분석 영역의 다른 영역에서, 상기 제 1 금속 패턴보다 넓은 면적을 갖도록 형성되는 것을 특징으로 하는 반도체 장치의 불량 분석 방법.
  39. 제 34 항에 있어서,
    상기 제 4 비아 플러그는 상기 제 1, 제 2 및 제 3 영역을 제외한 상기 분석 영역의 다른 영역에서, 상기 제 2 비아 플러그 또는 상기 제 3 비아 플러그의 수직 상부에 배치되어 스택 비아 구조를 구성하도록 형성되는 것을 특징으로 하는 반도체 장치의 불량 분석 방법.
  40. 제 34 항에 있어서,
    상기 제 4 비아 플러그는 상기 제 1, 제 2 및 제 3 영역을 제외한 상기 분석 영역의 다른 영역에서, 상기 제 4 금속 패턴의 상부에 복수개 배치되어 멀티 비아 구조를 구성하도록 형성되는 것을 특징으로 하는 반도체 장치의 불량 분석 방법.
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