KR20030050651A - 일렉트로마이그레이션 측정용 테스트패턴 - Google Patents

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KR20030050651A
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Abstract

본 발명은 텅스텐비트라인층과 알루미늄배선층을 접속시키는 콘택의 EM 신뢰성을 평가하도록 한 EM 측정용 테스트패턴을 제공하기 위한 것으로, 이를 위한 본 발명의 EM 측정용 테스트패턴은 일측 끝단에 오버랩영역을 갖는 라인형 텅스텐비트라인층들, 상기 오버랩영역 근처의 상기 텅스텐비트라인층에 연결된 브랜치 구조의 전압감지용 제2텅스텐패드, 상기 오버랩영역에 수직접속된 제1콘택과 상기 제2텅스텐패드에 수직접속된 제2콘택으로 이루어진 콘택들, 및 상기 제1콘택을 통해 상기 텅스텐비트라인층들을 접속시키는 금속배선층과 상기 제2콘택에 접속되며 상기 제2텅스텐패드를 덮는 너비를 갖는 제1알루미늄패드로 이루어진 알루미늄배선층을 포함한다.

Description

일렉트로마이그레이션 측정용 테스트패턴{Test pattern for evaluation electromigration}
본 발명은 반도체장치에 관한 것으로, 특히 금속배선의 EM 신뢰성을 측정하기 위한 테스트패턴(Test pattern; TP)에 관한 것이다.
최근에 반도체장치의 다층 금속배선 구조에서 발생하는 스트레스마이그레이션(Stress Migration) 및 일렉트로마이그레이션(Electro Migaration; 이하 'EM'이라 약칭함)은 금속배선의 신뢰성에 많은 영향을 주는데 이를 정량적으로 평가하는 기술은 제시되지 않고 있다.
특히, 반도체장치의 신뢰성(Reliability) 향상에 있어서 EM 테스트는 장치의 집적도가 증가함에 따라 점차 그 중요성이 부각되고 있다.
그리고 반도체장치의 개발속도가 빨라짐에 따라 EM 테스트도 그에 맞추어서 빠른 데이터 확보와 공정 분야에 빠른 피드백(feedback)이 요구되고 있는 실정이다.
즉, 최근 반도체장치의 스케일이 미세화됨에 따라 4기가 비트급 메모리장치의 제1금속배선(M1) 선폭이 0.24㎛까지 감소하고 있다. 또한 주문형 반도체장치에서도 0.35㎛의 선폭을 갖는 내부 연결선(local interconnection)이 전체의 80%를 차지하고 있지만 앞으로는 점점 더 미세한 선폭을 가지는 장치가 주로 적용될 전망이다.
이와 같이 선폭이 점점 감소함에 따라 EM에 의한 내부연결선의 단선이 발생하게 된다.
일반적으로 다층 금속배선은 배선막으로 알루미늄(Al)을 이용하고 비아로 텅스텐(W)을 이용하는데, 즉 텅스텐을 통해 알루미늄으로 된 제1금속배선(M1)과 제2금속배선(M2)을 연결한다. 여기서, 통상적으로 제1금속배선(M1)은 반도체기판에 직접 콘택되거나 플러그를 통해 반도체기판에 접속된다.
이러한 다층 금속배선에서의 비아(via)의 EM 테스트는, 제1,2금속배선에 텅스텐플러그를 연결하여 단선 시간을 측정하는 방법을 이용한다.
최근에 적용되고 있는 0.16㎛ 선폭의 장치에서는 제1금속배선콘택(M1C)이 텅스텐비트라인(WBL)위로 형성되는 디자인룰 채택하여 제2금속배선콘택(M2C)의 EM 테스트외에 새롭게 제1금속배선콘택(M1C)에 대한 EM 테스트의 중요성이 부각되고 있다.
그러나, 제2금속배선콘택(M2C)의 EM 테스트시 제1금속배선콘택(M1C)의 EM을 측정하기 위하여 채택된 테스트패턴을 그대로 이용하고 있는 실정이다.
참고로, 제1금속배선콘택(M1C)의 EM을 측정하기 위하여 채택된 테스트패턴은 제1금속배선(M1)과 제2금속배선(M2)이 모두 알루미늄(Al)으로 되어 있는 경우로 설계된 테스트패턴이기 때문에 콘택간 연결 길이, 즉 비아 링크 길이(via linklength)가 50㎛ 이상의 테스트패턴을 이용하고 있다.
통상적으로 제1금속배선(M1)과 제2금속배선(M2)을 연결하는 제2금속배선콘택(M2C)은 비아(Via)라 일컫는다.
상술한 테스트패턴을 텅스텐비트라인(WBL)과 알루미늄으로 이루어진 제1금속배선간 콘택(M1C)의 EM 측정에 적용할 경우, 800Å의 두께와 서브미크론(sub-micron)의 선폭을 가진 텅스텐비트라인(WBL)의 저항이 제1금속배선(M1)인 알루미늄에 비하여 매우 크기 때문에 EM 테스트의 불량(failure) 기준을 정의하는데 곤란한 문제점이 초래되고 있다.
즉, 저항이 큰 텅스텐비트라인(WBL)과 저항이 작은 알루미늄 제1금속배선(M1)이 연결된 경우 전체 테스트패턴의 저항 중 대부분을 텅스텐비트라인(WBL)의 저항이 차지하므로 실제로 EM이 일어나는 알루미늄 제1금속배선(M1)의 보이드(void)에 의한 저항 증가를 민감하게 측정할 수 없다.
도 1은 종래기술에 따른 텅스텐비트라인(WBL)상의 제1금속배선콘택(M1C)의 EM 테스트패턴의 평면도로서, 도 1a에 도시된 텅스텐비트라인(WBL)상의 제1금속배선콘택(M1C)의 EM을 평가하기 위한 EM 테스트패턴은 체인(chain) 구조의 테스트패턴이다.
그리고, 도 2는 EM 테스트패턴 각각의 저항을 200℃에서 측정한 결과이다.
도 1을 참조하면, 텅스텐비트라인층들(WBL1,WBL2)과, 어느 하나의 텅스텐비트라인층(WBL1)의 일측에 수직 연결되는 제1-1콘택(M1C1)과, 다른 하나의 텅스텐비트라인층(WBL2)의 일측에 수직 연결되는 제1-2콘택(M1C2)과, 제1-1콘택(M1C1)의 상부와 제1-2콘택(M1C2)의 상부를 서로 연결하는 알루미늄으로 이루어진 제1금속배선층(M1)으로 구성된다.
여기서, 제1-1 및 제1-2콘택(M1C1,M1C2)의 크기는 0.24㎛이며 그 물질은 알루미늄이고, 텅스텐비트라인층(WBL1,WBL2)과 제1금속배선층(M1)의 선폭은 모두 0.26㎛을 가지며 두께는 각각 4500Å와 6000Å의 두께를 가진다.
그리고, 텅스텐비트라인층(WBL1, WBL2)과 제1금속배선층(M1)은 각각 길이 방향으로 오버랩된 영역(OverLap; OL)이 존재하며, 텅스텐비트라인층(WBL1, WBL2)의 일측 끝단에 전류인가용 텅스텐패드(I+, I-)가 형성되고 전류인가용 텅스텐패드(I+,I-)에 이르기 바로 직전에 브랜치(branch) 구조의 전압감지용 텅스텐패드(V+,V-)가 형성된다.
이 때, 전류인가용 텅스텐패드(I+,I-)와 전압감지용 텅스텐패드(V+,V-)는 텅스텐비트라인층(WBL1, WBL2)과 동일한 텅스텐으로 이루어진다.
상기와 같은 구성을 가지는 EM 테스트패턴에 있어서, 도 2를 참조하면 제2금속배선콘택의 EM 테스트패턴(M2C EM TP)인 경우에는 300Ω정도의 저항을 나타내는 반면 텅스텐비트라인층상의 제1금속배선콘택의 EM 테스트패턴(M1C on WBL EM TP)은 5000Ω∼5200Ω의 평균저항을 나타냄을 알 수 있다.
도 2에 의하면, 전체 저항에서 알루미늄이 차지하는 비율이 3%∼4%정도의 저항 비율을 갖는 것을 알 수 있으며, 이는 불량기준이 되는 20% 저항 증가에 대한 불량기준을 적용하는 것은 불가능하다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 텅스텐비트라인층과 알루미늄배선층을 접속시키는 콘택의 EM 신뢰성을 평가하는데 적합한 다층 금속배선의 EM 측정용 테스트패턴을 제공하는데 그 목적이 있다.
도 1은 종래기술에 따른 EM 테스트패턴의 평면도,
도 2는 종래기술의 제2금속배선콘택의 EM 테스트패턴(M2C EM TP)과 제1금속배선콘택의 EM 테스트패턴(M1C EM TP)의 저항을 비교한 도면,
도 3a는 본 발명의 제1실시예에 따른 EM 테스트패턴의 구조 평면도,
도 3b는 도 3a의 Ⅰ-Ⅰ'선에 따른 단면도,
도 4a 내지 도 4c는 본 발명의 제1실시예에 따른 EM 테스트패턴의 형성 방법을 도시한 공정 평면도,
도 5a는 본 발명의 제2실시예에 따른 EM 테스트패턴의 구조 평면도,
도 5b는 도 5a의 Ⅱ-Ⅱ'선에 따른 단면도,
도 6a 내지 도 6c는 본 발명의 제2실시예에 따른 EM 테스트패턴의 형성 방법을 도시한 공정 평면도.
*도면의 주요 부분에 대한 부호의 설명
41 : 텅스텐비트라인층 42 : 오버랩 영역
43 : 전압감지용 텅스텐패드 44 : 전류인가용 텅스텐패드
45a, 45b, 45c : 제1금속배선콘택 46 : 제1금속배선
47 : 전압감지용 알루미늄패드 48 : 전류인가용 알루미늄패드
상기의 목적을 달성하기 위한 본 발명의 EM 측정용 테스트패턴은 일측 끝단에 오버랩영역을 갖는 라인형 텅스텐비트라인층들, 상기 오버랩영역 근처의 상기 텅스텐비트라인층에 연결된 브랜치 구조의 전압감지용 제2텅스텐패드, 상기 오버랩영역에 수직접속된 제1콘택과 상기 제2텅스텐패드에 수직접속된 제2콘택으로 이루어진 콘택들, 및 상기 제1콘택을 통해 상기 텅스텐비트라인층들을 접속시키는 금속배선층과 상기 제2콘택에 접속되며 상기 제2텅스텐패드를 덮는 너비를 갖는 제1알루미늄패드로 이루어진 알루미늄배선층을 포함함을 특징으로 한다.
또한, 본 발명의 EM 측정용 테스트패턴은 너비가 넓고 길이가 짧은 판형 텅스텐비트라인층들, 상기 텅스텐비트라인층들상에 소정 간격을 두고 수직접속된 연결용 콘택과 신호인가용 콘택으로 이루어진 콘택들, 상기 연결용 콘택을 통해 상기 텅스텐비트라층들을 연결시키는 제1부분과 상기 신호인가용 콘택을 통해 상기 텅스텐비트라인층들에 각각 그 일측끝단이 접속된 제2부분으로 이루어진 알루미늄배선층, 상기 알루미늄배선층의 제2부분의 타측끝단에 접속된 전류인가용 제1알루미늄패드들, 및 상기 제1알루미늄패드들 근처의 상기 알루미늄배선층의 제2부분에 접속된 전압감지용 제2알루미늄패드들을 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a은 본 발명의 제1실시예에 따른 EM 측정용 테스트패턴의 구조 평면도이고, 도 3b는 도 3a의 Ⅰ-Ⅰ'선에 따른 단면도이다.
도 3a 및 도 3b에 도시된 바와 같이, EM 테스트패턴은 텅스텐비트라인층(41)과 알루미늄배선층(46, 47, 48)으로 이루어지는데, 일측 끝단에 오버랩영역(42)을 갖고 타측 끝단에 전류인가용 텅스텐패드(44)가 연결되며 오버랩영역(42) 근처에 브랜치 구조로 전압감지용 텅스텐패드(43)가 연결된 두 개의 라인(Line)형 텅스텐비트라인층(41)과, 각 텅스텐비트라인층(41)의 오버랩영역(42)과 제1금속배선콘택(45a)을 통해 수직 접속되며 두 텅스텐비트라인층(41)을 연결하는 알루미늄의 제1금속배선층(46)과, 전압감지용 텅스텐패드(43)와 제1금속배선콘택(45b)을 통해 수직 접속되며 전압감지용 텅스텐패드(43)를 덮으면서 상대적으로 그 너비가 넓은 전압감지용 알루미늄패드(47)와, 전류인가용 텅스텐패드(44)와 제1금속배선콘택(45b)을 통해 수직 접속되며 전류인가용 텅스텐패드(44)를 덮으면서 상대적으로 그 너비가 넓은 전류인가용 알루미늄패드(48)로 구성된다.
여기서, 제1금속배선콘택들(45a,45b,45c)은 제1금속배선(46)과 텅스텐비트라인층(41)을 접속시키기 위한 알루미늄의 제1금속배선콘택(M1C)으로서 전압감지용텅스텐패드(43)와 전압감지용 알루미늄패드(47)를 접속시키는 콘택(45b)과 전류인가용 텅스텐패드(44)와 전류인가용 알루미늄패드(48)를 접속시키는 콘택(45c)은 제1금속배선콘택(M1C, 45a) 형성시 동시에 형성된다.
그리고, 두 개의 텅스텐비트라인층에 모두 형성된 전류인가용 알루미늄패드(48) 및 전압감지용 알루미늄패드(47)들은 일측이 플러스극성(+)을 가지면 타측은 마이너스 극성(-)을 갖는다.
상술한 바와 같이, 특히 도 3b를 참조하면, 전압감지용 알루미늄패드(47)를 제1금속배선콘택(45a,45b)과 제1금속배선층(46) 사이로 한정시키므로써 저항이 큰 텅스텐비트라인층(41)의 저항자체는 모니터링되지 않고 제1금속배선콘택(45a,45b)과 실제로 EM이 일어나는 제1금속배선층(46)만이 모니터링된다.
도 4a 내지 도 4c는 도 3a에 도시된 EM 측정용 테스트패턴의 형성 방법을 도시한 공정 평면도이다.
도 4a에 도시된 것처럼 텅스텐비트라인층(41)을 도 1a에 도시된 종래 방법과 동일하게 50㎛ 이상으로 길게 라인형으로 정의한다. 이 때 후속 제1금속배선콘택(M1C)이 형성되는 오버랩영역(42)측 1㎛ 떨어진 바로 근처에 나중에 전압감지(voltage sensing)를 할 수 있도록 브랜치(branch) 구조의 전압감지용 텅스텐패드(43)를 형성한다. 그리고, 텅스텐비트라인층(41)의 일측 끝단에 전류인가용 텅스텐패드(44)를 형성한다.
도 4b에 도시된 바와 같이, 층간절연막(도시 생략)을 증착하고 층간절연막을 선택적으로 식각하여 텅스텐비트라인층 및 제1,2텅스텐패드의 소정 표면을 노출시키는 콘택홀들을 형성한 후, 콘택홀들에 매립되는 알루미늄으로 이루어진 제1금속배선콘택들(M1C)(45a, 45b, 45c)을 형성하는데, 이 때, 오버랩영역(42)측에 제1금속배선콘택(45a)이 형성될뿐만 아니라 전압감지용 텅스텐패드(43) 및 전류인가용 텅스텐패드(44)에도 제1금속배선콘택(45b,45c)이 동시에 형성된다.
다음으로, 도 4c에 도시된 바와 같이, 제1금속배선콘택(45a)을 통해 텅스텐비트라인층(41)에 연결되는 알루미늄의 제1금속배선(46)을 형성하는데, 이 때, 전압감지용 텅스텐패드(43)에 연결되는 전압감지용 알루미늄패드(47)와 전류인가용 텅스텐패드(44)에 연결되는 전류인가용 알루미늄패드(48)가 동시에 형성된다.
다시 말하면, 오버랩영역(42)에 형성된 제1금속배선콘택(45a)에는 그 오버랩영역이 텅스텐비트라인층(41)과 동일한 제1금속배선(46)이 수직 접속되고, 전압감지용 텅스텐패드(43)위로 형성된 제1금속배선콘택(45b)에는 전압감지용 텅스텐패드(43)를 덮으면서 상대적으로 그 너비가 넓은 전압감지용 알루미늄패드(47)가 수직 접속되며, 전류인가용 텅스텐패드(44)위에 형성된 제1금속배선콘택(45c)에는 전류인가용 텅스텐패드(44)를 덮으면서 상대적으로 그 너비가 넓은 전류인가용 알루미늄패드(48)가 수직 접속된다.
위와 같이, 전압감지용 알루미늄패드(47)와 전류인가용 알루미늄패드(48)를 제1금속배선(46) 형성시 알루미늄으로 동시에 형성한다.
상술한 제1실시예는, 종래의 방법대로 테스트를 하는 경우와 달리 전압감지용 텅스텐패드를 제1금속배선콘택(M1C)과 제1금속배선(M1) 사이로 한정시켜놓았기 때문에 저항이 큰 텅스텐비트라인층(WBL)의 저항자체는 모니터링되지 않고 제1금속배선콘택(M1C)과 실제로 EM이 일어나는 제1금속배선()만이 모니터링된다(일반적으로 텅스텐의 경우에는 EM 현상이 발생하지 않는다).
이와 같은 체인 구조의 EM 테스트패턴을 구성한 후에 실제 반도체장치의 EM 테스트시 텅스텐비트라인층(WBL)에 높은 전류밀도가 인가되어 선폭이 얇은 텅스텐비트라인층(WBL)의 저항열 효과가 EM에 미치는 영향을 그대로 반영할 수 있다.
따라서, 제1실시예는 소자의 품질통과(quality pass) 여부를 측정할 수 있는 효과적인 방법으로 패키지 EM을 측정하여 실제 반도체장치의 수명을 측정할 수 있는 정확한 패턴으로 적용가능하다.
그러나, 상술한 제1실시예는 위와 같은 장점에도 불구하고 측정할 수 있는 제1금속배선콘택(M1C)의 수가 2개로 한정되어 측정시간이 많이 걸리는 단점을 수반하게 된다. 반면에 측정되는 콘택의 수가 많을수록 워스트(worst)한 미세구조적 결함이 포함될 확률이 높아져 통계학적으로 측정시간이 짧아지게 된다.
도 5a는 본 발명의 제2실시예에 따른 EM 측정용 테스트패턴의 구조 평면도이고, 도 5b는 도 5a의 Ⅱ-Ⅱ'선에 따른 단면도이다.
도 5a 및 도 5b에 도시된 바와 같이, 너비가 넓고 길이가 짧은 판(plate)형 다수(선순위, 중간순위, 후순위)의 텅스텐비트라인층(51), 연결용 콘택(52a)을 통해 중간순위간 텅스텐비트라인층(51)을 연결시키는 제1부분(53a)과 신호인가용 콘택(52b)을 통해 전류인가용 및 전압감지용 신호를 입력받는 선순위 텅스텐비트라인층과 후순위 텅스텐비트라인층에 연결된 제2부분(53b)으로 이루어진 알루미늄의 제1금속배선층(53), 제1금속배선층의 제2부분(53b)의 일측끝단에 접속된 전류인가용 알루미늄패드(55), 전류인가용 알루미늄패드(55) 근처의 제1금속배선층의 제2부분(53b)에 접속된 전압감지용 알루미늄패드(54)로 구성된다.
여기서, 연결용콘택(52a)과 신호인가용콘택(52b)은 알루미늄으로 이루어진다.
상술한 바와 같이, 텅스텐비트라인층(51)이 넓고 짧은 판형으로 정의되어 있기 때문에 EM 테스트시 텅스텐비트라인층(51)의 저항은 거의 무시할 수준으로 낮아지게 되어 제1금속배선콘택(M1C)(52)과 실제로 EM이 일어나는 제1금속배선(Al)(53)만이 모니터링된다
도 6a 내지 도 6c는 도 5a에 도시된 EM 측정용 테스트패턴의 형성 방법을 도시한 공정 평면도이다.
도 6a에 도시된 바와 같이, 다수(선순위, 중간순위, 후순위)의 텅스텐비트라인층(51)을 제1실시예와 달리 50㎛이상으로 길게 정의하지 않고 넓고 짧은 패드로 정의한다. 그 이유는 EM 테스트시 텅스텐비트라인층(51)의 저항을 최대한 감소시키기 위함이다.
이 때 텅스텐비트라인층(51)의 크기가 넓은 패드로 구성되기 때문에 제1실시예의 EM 테스트패턴과 달리 제1금속배선콘택이 형성되는 오버랩을 고려하지 않아도 되는 장점이 있다.
도 6b에 도시된 바와 같이, 층간절연막(도시 생략)을 증착하고 층간절연막을 선택적으로 식각하여 텅스텐비트라인층의 소정 표면을 노출시키는 콘택홀들을 형성한 후, 콘택홀들에 매립되는 제1금속배선콘택(M1C)(52a, 52b)을 형성한다.
이 때, 제1금속배선콘택(52a,52b)은 후속 제1금속배선의 제1부분을 통해 중간순위간 텅스텐비트라인층(51)을 연결시키기 위한 연결용 콘택(52a)과 후속 전압감지용 알루미늄패드와 전류인가용 알루미늄패드를 통해 신호를 입력받는 제1금속배선의 제2부분을 선순위 및 후순위 텅스텐비트라인층과 연결하기 위한 신호인가용 콘택(52a)으로 구분된다.
도 6c에 도시된 바와 같이, 연결용 콘택(52a)을 통해 두 텅스텐비트라인층(51)을 연결시키는 제1부분(53a)과 신호인가용 콘택(52b)을 통해 전류인가용 및 전압감지용 신호를 입력받기 위해 텅스텐비트라인층(51)에 연결된 제2부분(53b)으로 이루어진 알루미늄의 제1금속배선층(53)을 형성한다.
이 때, 제2부분(53b)에는 텅스텐비트라인(51)과 오버랩되지 않은 거리를 두고 전압감지용 알루미늄패드(54)가 형성되고, 전압감지용 알루미늄패드(V+/V-, 54)와 소정 간격을 둔 제2부분(53b)의 일측 끝단에는 전류인가용 알루미늄패드(I+/I-, 55)가 형성된다.
상술한 제2실시예에서는 제1실시예와 달리 텅스텐비트라인층(51)이 넓고 짧은 판형으로 정의되어 있기 때문에 EM 테스트시 텅스텐비트라인(51)의 저항은 거의 무시할 수준으로 낮아지게 되어 제1금속배선콘택(M1C)(52)과 실제로 EM이 일어나는 제1금속배선(Al)(53)만이 모니터링된다.(텅스텐의 경우 EM 현상이 발생하지 않는다).
또한, 상술한 제2실시예는 실제 반도체장치의 경우와 달리 테스트시 텅스텐비트라인층(WBL)에 높은 전류밀도가 인가되지 않아 선폭이 얇은텅스텐비트라인층(WBL)의 저항열 효과가 EM에 미치는 영향을 그대로 반영할 수 없는 단점이 있어 반도체장치의 품질 패스 여부는 측정할 수 없지만, 반도체장치 개발 단계에서 금속화 공정의 문제점을 빨리 찾아내는 방법으로 WLR(Water Level Reliability) EM을 측정하는 테스트패턴으로 적용 가능하다.
즉, 제1금속배선콘택(M1C)의 수가 제한없이 구성될 수 있기 때문에 제1실시예와 달리 측정시간이 단축되는 큰 장점을 가질 수 있다.
따라서, 제2실시예는 공정 개발 단계에서 빠른 피드백을 할 수 있는 큰 장점을 가질 수 있는 방법이다.
상술한 바와 같은 본 발명의 실시예들에 있어서, 공정 개발 단계에서 빠른 피드백을 해야 하고 WLR EM을 측정해야 하는 단계에서는 빠른 결과를 볼 수 있는 제2실시예를 적용하여 피드백한 후, 개발이 완료되어 품질통과 여부를 측정해야 하고 실제 반도체장치의 수명을 측정하는 경우에는 제1실시예를 적용하여 정확한 수명을 측정하는 시스템적인 방법이 될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은 저항 변화 측정시 이용되는 전압감지용 패드의변화를 통해 EM 테스트시 알루미늄의 저항거동만을 관찰할 수 있어 보다 정확한 EM 데이터를 확보할 수 있는 효과가 있다.
그리고, 제1금속배선콘택의 수가 제한없이 구성될 수 있으므로 EM 측정시간을 단축시켜 공정 개발 단계에서 빠른 피드백을 구현할 수 있는 효과가 있다.

Claims (5)

  1. 일측 끝단에 오버랩영역을 갖는 라인형 텅스텐비트라인층들;
    상기 오버랩영역 근처의 상기 텅스텐비트라인층에 연결된 브랜치 구조의 전압감지용 제2텅스텐패드;
    상기 오버랩영역에 수직접속된 제1콘택과 상기 제2텅스텐패드에 수직접속된 제2콘택으로 이루어진 콘택들; 및
    상기 제1콘택을 통해 상기 텅스텐비트라인층들을 접속시키는 금속배선층과 상기 제2콘택에 접속되며 상기 제2텅스텐패드를 덮는 너비를 갖는 제1알루미늄패드로 이루어진 알루미늄배선층
    을 포함함을 특징으로 하는 일렉트로마이그레이션 측정용 테스트 패턴.
  2. 제1항에 있어서,
    상기 제1알루미늄패드는 상기 제2텅스텐패드보다 상대적으로 넓은 너비를 가져 상기 제2콘택과 상기 금속배선층 사이의 저항만을 모니터링하는 것을 특징으로 하는 일렉트로마이그레이션 측정용 테스트패턴.
  3. 제1항에 있어서,
    상기 알루미늄배선층은 상기 제1텅스텐패드를 덮으면서 상기 제1텅스텐패드보다 상대적으로 넓은 너비를 갖는 제2알루미늄패드를 더 포함함을 특징으로 하는 일렉트로마이그레이션 측정용 테스트패턴.
  4. 제3항에 있어서,
    상기 제2알루미늄패드는 상기 제1텅스텐패드에 수직접속된 제3콘택에 접속된 것을 특징으로 하는 일렉트로마이그레이션 측정용 테스트패턴.
  5. 너비가 넓고 길이가 짧은 판형 텅스텐비트라인층들;
    상기 텅스텐비트라인층들상에 소정 간격을 두고 수직접속된 연결용 콘택과 신호인가용 콘택으로 이루어진 콘택들;
    상기 연결용 콘택을 통해 상기 텅스텐비트라층들을 연결시키는 제1부분과 상기 신호인가용 콘택을 통해 상기 텅스텐비트라인층들에 각각 그 일측끝단이 접속된 제2부분으로 이루어진 알루미늄배선층;
    상기 알루미늄배선층의 제2부분의 타측끝단에 접속된 전류인가용 제1알루미늄패드들; 및
    상기 제1알루미늄패드들 근처의 상기 알루미늄배선층의 제2부분에 접속된 전압감지용 제2알루미늄패드들
    을 포함하여 이루어짐을 특징으로 하는 일렉트로마이그레이션 측정용 테스트패턴.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100774785B1 (ko) * 2006-10-12 2007-11-07 동부일렉트로닉스 주식회사 반도체 소자의 금속배선 스트레스 측정 테스트 패턴 및측정 방법
US7468530B2 (en) 2004-12-07 2008-12-23 Samsung Electronics Co., Ltd. Structure and method for failure analysis in a semiconductor device
US20110062442A1 (en) * 2007-02-06 2011-03-17 Wolfgang Walter Semiconductor Device Test Structures and Methods
US8847222B2 (en) 2007-02-23 2014-09-30 Infineon Technologies Ag Semiconductor device test structures and methods
CN110620058A (zh) * 2019-09-23 2019-12-27 上海华力微电子有限公司 电迁移可靠性测试结构及电迁移可靠性测试方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7468530B2 (en) 2004-12-07 2008-12-23 Samsung Electronics Co., Ltd. Structure and method for failure analysis in a semiconductor device
KR100774785B1 (ko) * 2006-10-12 2007-11-07 동부일렉트로닉스 주식회사 반도체 소자의 금속배선 스트레스 측정 테스트 패턴 및측정 방법
US20110062442A1 (en) * 2007-02-06 2011-03-17 Wolfgang Walter Semiconductor Device Test Structures and Methods
US8633482B2 (en) * 2007-02-06 2014-01-21 Infineon Technologies Ag Semiconductor device test structures and methods
US9188625B2 (en) 2007-02-06 2015-11-17 Infineon Technologies Ag Semiconductor device test structures and methods
US8847222B2 (en) 2007-02-23 2014-09-30 Infineon Technologies Ag Semiconductor device test structures and methods
CN110620058A (zh) * 2019-09-23 2019-12-27 上海华力微电子有限公司 电迁移可靠性测试结构及电迁移可靠性测试方法
CN110620058B (zh) * 2019-09-23 2022-02-11 上海华力微电子有限公司 电迁移可靠性测试结构及电迁移可靠性测试方法

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