KR20020017746A - 반도체소자의 테스트 패턴 형성방법 - Google Patents

반도체소자의 테스트 패턴 형성방법 Download PDF

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KR20020017746A
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Abstract

본 발명은 반도체소자의 테스트 패턴 형성방법에 관한 것으로, 좁은 간격 영역, 중간 간격 영역, 넓은 간격 영역으로 패턴간의 간격을 달리하는 세가지 영역으로 테스트 패턴을 형성하는 방법으로서, 반도체기판 상에 제1금속배선을 형성하는 공정과, 상기 제1금속배선 상부에 층간절연막인 SOG 막을 형성하는 공정과, 상기 층간절연막을 식각하여 상기 제1금속배선을 노출시키는 비아콘택홀을 형성하는 공정과, 상기 비아콘택홀을 통하여 상기 제1금속배선을 매립하는 비아콘택플러그를 형성하는 공정과, 상기 비아콘택플러그에 접속되는 제2금속배선을 형성함으로써 한번의 공정으로 층간절연막인 SOG 막 코팅할 수 있어 공정을 단순화할 수 있어 반도체소자의 생산성을 향상시키고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 기술이다.

Description

반도체소자의 테스트 패턴 형성방법{A method for forming a test pattern of a semiconductor device}
본 발명은 반도체소자의 테스트 패턴 형성방법에 관한 것으로, 특히 에스.오.지. ( spin on glass, 이하에서 SOG 라 함 )를 금속 층간절연막으로 사용하는 경우에 있어 하부 금속배선의 배선 밀도에 따라 달라지는 SOG 두께와 이에 따라 달라지는 비아 저항을 효과적으고 경제적으로 모니터링하는 테스트 패턴을 제작하는 것이다.
상기 SOG 는 유체의 독특한 특성, 즉 비스코스 플로우 ( viscous flow ) 에 의해서 하층 금속배선의 밀도에 따라서, 다양한 두께의 SOG 가 금속배선 위에 남게 된다.
도 1a 및 도 1b 는 SOG 가 금속배선(10) 상부에 남는 것을 도시한 사진이다.
도 1a 에 도시된 바와같이, 금속배선(10)의 간격이 넓어서 약 2.15 ㎛ 정도이고, 이때 코팅되는 SOG (20)는 금속배선 상부에서 795 Å 정도의 두께이다.
도 1b 에 도시된 바와같이, 금속배선(10)의 간격이 좁은 경우를 도시한 사진으로서, 금속배선의 간격이 0.36 ㎛ 정도이고 이때 금속배선 상부의 SOG(20) 두께는 2980 Å 정도이다.
즉, 같은 칩 내에서도 하부금속배선의 밀도에 따라 나타나는 금속배선 상부에 코팅되는 SOG 두께는 2000 Å 이상이 차이가 나고 있음을 알 수 있다.
도 2 는 종래기술에 따른 반도체소자의 테스트 패턴 형성방법을 도시한 평면도이다.
도 2 에 도시된 바와같이, 제1금속배선(30), 비아콘택플러그(40) 및 제2금속배선(50)으로 이루어지는 테스트 패턴의 일측이 제1패드(60)에 연결되고 타측이 2패드(70)에 접속된다.
이때, 금속배선 간의 간격이 일정하게 형성된다.
그러나, 밀도가 다른 다수의 패턴이 구비되는 반도체소자의 패턴을 모니터링하기 어려운 문제점이 있다.
참고로, 비아 저항은 비아콘택홀이 뚫리는 위치에 존재하는 SOG 의 두께에 상당히 민감하게 반응하여 SOG 두께가 증가함에 따라 금속 저항은 급격히 올라가며 특히, 텅스텐 공정을 적용할때는 SOG 가 일정두께 이상일때는 텅스텐이 비아콘택홀을 매립하지 못하는 경우도 있다.
상기한 바와같이 종래기술에 따른 반도체소자의 테스트 패턴 형성방법은, SOG 는 유체라는 특성으로 인하여 점성도를 가지고 이러한 점성 때문에 하부 금속의 밀도나 크기에 따라 흐름의 정도가 달라진다. 또한, 하부 금속배선의 밀도가 낮은 지역과 높은 지역의 배선 위에 증착되는 두께가 달라지게 된다. 이러한 증착 현상이 발생되는 이유도 SOG 가 어느 정도 높은 점성도를 가지기 때문이고 이러한 이유로 모든 지역에서 동일한 두께의 SOG 두께를 가지는 것이 아니라 금속배선의 밀도가 낮은 지역은 배선 상부에 SOG 두께가 얇고 배선의 밀도가 높은 지역은 배선위에 SOG 두께가 두꺼워져 제대로 된 모니터링이 진행될 수 없는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 하부 금속배선의 패턴 밀도에 따라 달라지는 SOG 코팅 두께를 테스트 패턴으로 실제에 가깝게 묘사하여 공정을 모니터링할 수 있도록 하는 반도체소자의 테스트 패턴 형성방법을 제공하는데 그 목적이 있다.
도 1a 및 도 1b 는 종래기술에 따른 반도체소자의 테스트 패턴 형성방법을 도시한 사진.
도 2 는 종래기술에 따른 반도체소자의 테스트 패턴 형성방법을 도시한 평면도.
도 3 은 본 발명에 따른 반도체소자의 테스트 패턴 형성방법을 도시한 평면도.
< 도면의 주요부분에 대한 부호의 설명 >
10 : 금속배선 20 : SOG 막
30 : 제1금속배선 40 : 비아콘택플러그
50 : 제2금속배선 60 : 제1패드
70 : 제2패드 80 : 제3패드
90 : 제4패드 100 : 좁은 간격 영역
200 : 중간 간격 영역 300 : 넓은 간격 영역
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 테스트 패턴 형성방법은, 좁은 간격 영역, 중간 간격 영역, 넓은 간격 영역으로 패턴간의 간격을 달리하는 세가지 영역으로 테스트 패턴을 형성하는 방법으로서, 반도체기판 상에 제1금속배선을 형성하는 공정과, 상기 제1금속배선 상부에 층간절연막인 SOG 막을 형성하는 공정과, 상기 층간절연막을 식각하여 상기 제1금속배선을 노출시키는 비아콘택홀을 형성하는 공정과, 상기 비아콘택홀을 통하여 상기 제1금속배선을 매립하는 비아콘택플러그를 형성하는 공정과, 상기 비아콘택플러그에 접속되는 제2금속배선을 형성하는 공정을 포함하는 것을 특징으로한다.
한편, 본 발명의 원리는, 실제의 반도체 칩을 대변할 수 있는 전기적 특성을 평가할 수 있는 패턴을 형성하되, 밀도를 달리하는 테스트 패턴을 형성하여 테스트의 신뢰성을 향상시키고 잘못된 테스트 패턴에 기인한 잘못된 공정 평가를 방지하고 하는 것이다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 3 은 본 발명의 실시예에 따른 반도체소자의 테스트 패턴 형성방법을 도시한 평면도이다.
도 3 에 도시된 바와같이, 실제의 반도체 칩을 대변하기 위한 테스트 패턴을 다양한 배선 밀도를 가진 구조로 설계한다.
설계는 하부 금속배선을 표현하는 제1금속배선(30)과 상부 금속배선을 의미하는 제2금속배선(50) 그리고, 제1금속배선과 제2금속배선을 이어주는 비아콘택플러그(40) 세가지로 구성된다.
상기 제1금속배선(30)은 다양한 밀도의 패턴으로 구성된다. 예를들어, 왼쪽은 좁은 간격 영역(100), 중앙부분은 중간 간격 영역(200), 오른쪽 부분은 넓은 간격 영역(300)으로 구성된다.
그리고, 상기 좁은 간격 영역(100), 중간 간격 영역(200) 및 넓은 간격 영역(300)의 끝부분에 각각 제1,2,3,4패드(60,70,80,90)이 구비된다.
여기서, 상기 제1패드(60)와 제2패드(70)를 측정하면 좁은 간격 영역(100), 즉 밀도가 높은 영역에서의 저항값이 측정된다. 이때, SOG 막의 코팅 두께가 두꺼우므로 높은 저항값을 유지될 것으로 예상된다.
그리고, 상기 제2패드(70)와 제3패드(80)를 측정하면 중간 간격 영역(200), 즉 밀도가 중간정도인 영역에서의 저항값이 측정된다. 이때, SOG 막의 코팅 두께가 두꺼우므로 비아 체인 저항값을 얻을 수 있다.
그리고, 상기 제3패드(80)와 제4패드(90)를 측정하면 넓은 간격 영역(300), 즉 밀도가 낮은 영역에서의 저항값이 측정된다. 이때, SOG 막의 코팅 두께가 얇아 낮아 낮은 비아 저항값을 얻을 수 있다.
또한, 밀도의 조합도 가능한데, 예를들어 제1패드(60)와 제3패드(80) 사이의 저항값을 측정하면 좁은 간격과 중간 간격에서의 평균저항값을 얻을 수 있다.
그리고, 제2패드(70)와 제4패드(90) 사이의 저항값은 중간 간격과 넓은 간격에서의 평균적인 결과를 보여줄 것이고, 제1패드(60)와 제4패드(90) 사이는 모든 영역에서의 평균적인 어항값을 보여줄 것이다.
이것은 바로 하나의 칩 전체에서 보여지는 평균적인 비아 저항값을 표현 해 줄 것이고, 실제에 가까운 결과르 보여준다.
한편, 상기 테스트 패턴의 형성방법은 다음과 같다.
먼저, 반도체기판(도시안됨)에 형성된 하부절연층 상부에 제1금속배선(30)을 형성하고 그 상부를 평탄화시키는 평탄화절연막으로 SOG 막(도시안됨)을 형성한다.
그 다음, 상기 SOG 막을 식각하여 상기 제1금속배선(30)을 노출시키는 비아콘택홀(도시안됨)을 형성한다.
이때, 상기 비아콘택홀은 상기 제1금속배선(30)과 제1금속배선(30)를 연결할 수 있도록 제1금속배선(30)의 양 끝부분을 노출시키도록 형성한다.
그 다음, 상기 비아콘택홀을 매립하는 비아콘택플러그(40)를 형성한다.
그리고, 상기 비아콘택플러그(40)에 접속되는 제2금속배선(50)을 형성한다.
이때, 상기 제2금속배선(50)은 상기 제1금속배선과 제1금속배선을 상기 비아콘택플러그(40)로 연결하는 역할을 한다.
또한, 상기 제1,2,3,4패드(60,70,80,90)는 상기 좁은 간격 영역(100), 중간 간격 영역(200), 넓은 간격 영역(300)의 저항값을 측정할 수 있도록 상기 각각의 영역의 양 끝에 구비하여 형성되, 상기 제1금속배선(30)에 접속되는 형태로 형성한다.
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 테스트 패턴 형성방법은, 한번의 SOG 막 코팅으로 테스트 패턴을 형성할 수 있어 공정를 단순화시킬 수 있는 효과를 제공한다. 또한, SOG 막을 평탄화층으로 사용하는 금속배선 층간절연막 구조에서 공정평가를 위한 실험의 횟수를 획기적으로 감소할 수 있어 공정개발에 드는 시간과 비용을 줄일 수 있고 평가도 현실에 가깝게 구성할 수 있어 아주 체계적인 공정개발을 이룰수 있다.

Claims (4)

  1. 좁은 간격 영역, 중간 간격 영역, 넓은 간격 영역으로 패턴간의 간격을 달리하는 세가지 영역으로 테스트 패턴을 형성하는 방법으로서,
    반도체기판 상에 제1금속배선을 형성하는 공정과,
    상기 제1금속배선 상부에 층간절연막인 SOG 막을 형성하는 공정과,
    상기 층간절연막을 식각하여 상기 제1금속배선을 노출시키는 비아콘택홀을 형성하는 공정과,
    상기 비아콘택홀을 통하여 상기 제1금속배선을 매립하는 비아콘택플러그를 형성하는 공정과,
    상기 비아콘택플러그에 접속되는 제2금속배선을 형성하는 공정을 포함하는 반도체소자의 테스트 패턴 형성방법.
  2. 제 1 항에 있어서,
    상기 비아콘택플러그는 상기 제1금속배선의 양끝쪽에 구비되는 것을 특징으로하는 반도체소자의 테스트 패턴 형성방법.
  3. 제 1 항에 있어서,
    상기 제2금속배선은 상기 비아콘택플러그에 접속되어 이웃하는 제1금속배선 간을 연결하는 것을 특징으로하는 반도체소자의 테스트 패턴 형성방법.
  4. 제 1 항에 있어서,
    상기 테스트 패턴은 좁은 간격 영역, 중간 간격 영역, 넓은 간격 영역은 영역의 시작과 끝에 저항을 측정할 수 있는 제1,2,3,4패드가 구비되는 것을 특징으로하는 반도체소자의 테스트 패턴 형성방법.
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* Cited by examiner, † Cited by third party
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KR100602097B1 (ko) * 2004-12-30 2006-07-19 동부일렉트로닉스 주식회사 반도체 소자 제조에 사용되는 비아 적층형 테스트 패턴레이아웃
KR101035594B1 (ko) * 2003-07-22 2011-05-19 매그나칩 반도체 유한회사 콘택홀 간을 연결하는 연결부와 비아홀 간을 연결하는연결부가 서로 수직하게 배치된 반도체 집적 소자
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