KR19990066372A - 반도체의 테스트 패턴 - Google Patents

Abstract

본 발명은 반도체의 테스트 패턴에 관한 것으로, 종래에는 비아체인 패턴(via chain pattern), 브리지 패턴(bridge pattern), 연속 패턴(continuity pattern) 등의 테스트 패턴을 각각 분리하여 구성함에 따라 넓은 공간을 차지하게 되고 이로인해 다른 유용한 단위 공정 평가를 위한 패턴을 구성할 수 있는 공간이 줄어드는 문제점이 있었던바, 본 발명의 반도체의 테스트 패턴은 연속 패턴(20) 위에 절연체를 도포하고 이 절연체 위에 비아체인 패턴(30)을 형성하는 방법으로 각각의 패턴을 조합시키거나 브리지 패턴을 이루는 제1 메탈과 제2 메탈 사이에 비아체인 패턴을 삽입하여 조합시킴으로써, 패턴의 밀도를 높이고 다른 유용한 패턴을 구성할 수 있는 공간을 확보할 수 있게 한 것이다.

Description

반도체의 테스트 패턴

본 발명은 반도체의 테스트 패턴에 관한 것이다.

일반적으로 테이스 패턴(test pattern)은 메인 칩(main chip)의 전기적 특성을 검사하기 위해 메인 칩의 외곽측 공간에 별도로 형성하는 것으로서, 종래의 테스트 패턴은 비아체인 패턴(via chain pattern), 브리지 패턴(bridge pattern), 연속 패턴(continuity pattern) 등의 종류가 있다.

첨부한 도 1a는 종래의 브리지 패턴을 개략적으로 도시한 사시도로서, 종래의 브리지 패턴(10)은 메인 칩의 각 레이어(layer)를 이루는 제1 메탈(metal)(11)과 제2 메탈(12) 사이에 전류가 통하는지를 측정하는 것으로서, 제1 메탈(11)에 전류를 가하면 이 전류가 제2 메탈(12)에서 얼마만큼 검출되는지 그 양을 측정하여 측정된 양이 적정한 수준인지를 판단할 때 사용된다.

첨부한 도 1b는 종래의 연속 패턴을 개략적으로 도시한 사시도로서, 상기 연속 패턴(20)은 패턴의 연속성을 보기위한 것이며, 특히 패턴의 저항을 측정하여 평탄도를 평가할 수 있는 패턴이다.

첨부한 도 1c는 종래의 비아체인 패턴을 개략적으로 도시한 사시도로서, 상기 비아체인 패턴(30)은 메인 칩의 제1 메탈(11)과 제2 메탈(12)을 비아(via)(33)를 이용하여 연결한 후 저항을 측정하는 것이다.

이와 같은 종래의 테스트 패턴은 각각 분리되어 있거나 간단하게 브리지 패턴(10)과 연속 패턴(20)이 조합되어 있고 비아체인 패턴(30)은 분리되어 있는 구조를 가지고 있다.

그러나, 상기와 같은 종래의 반도체의 테스트 패턴은 각각 분리하여 구성함에 따라 넓은 공간을 차지하게 되고, 이로 인해 다른 유용한 단위 공정 평가를 위한 패턴을 구성할 수 있는 공간이 줄어드는 문제점이 있었다.

또한, 여러 가지의 패턴을 구성함에 있어서 위치를 선정하기가 어려운 문제점이 있었던바, 이에 대한 보완이 요구되어 왔다.

따라서, 본 발명은 상기와 같은 문제점을 감안하여 안출한 것으로서, 각각의 패턴을 조합시켜 패턴의 밀도를 높이고, 다른 유용한 패턴을 구성할 수 있는 공간을 확보할 수 있는 반도체의 테스트 패턴을 제공하는데 그 목적이 있다.

도 1a는 종래의 브리지 패턴을 개략적으로 도시한 사시도.

도 1b는 종래의 연속 패턴을 개략적으로 도시한 사시도.

도 1c는 종래의 비아체인 패턴을 개략적으로 도시한 사시도.

도 2는 본 발명의 비아체인 패턴과 연속 패턴을 조합시킨 형태의 테스트 패턴을 개략적으로 도시한 사시도.

도 3은 본 발명의 브리지 패턴과 비아체인 패턴을 조합시킨 형태의 테스트 패턴을 개략적으로 도시한 사시도.

(도면의 주요부분에 대한 부호의 설명)

10; 브리지 패턴 11; 제1 메탈

12; 제2 메탈 20; 연속 패턴

30; 비아체인 패턴

상기와 같은 목적을 달성하기 위하여 본 발명은 연속 패턴 위에 절연체를 도포하고 이 절연체 위에 비아체인 패턴을 형성하는 방법으로 각각의 패턴을 조합시켜 구성되는 것을 특징으로 하는 반도체의 테스트 패턴이 제공된다.

또한, 브리지 패턴을 이루는 제1 메탈과 제2 메탈 사이에 비아체인 패턴을 삽입하여 조합되는 것을 특징으로 하는 반도체의 테스트 패턴이 제공된다.

이하, 본 발명의 반도체의 테스트 패턴을 첨부한 도면을 참조로 하여 상세히 설명하면 다음과 같다.

본 발명의 반도체의 테스트 패턴은 도 2에 도시한 바와 같이, 연속 패턴(20) 위에 절연체(미도시)를 도포하고 이 절연체 위에 비아체인 패턴(30)을 형성하는 방법으로 각각의 패턴을 조합시켜 구성하였다.

따라서, 상기 절연체로 인해 상기 연속 패턴(20)과 비아체인 패턴(30)은 전기적으로 연결되지 않으며 각각의 패턴을 이용하여 여러 가지의 측정이 가능하게 된다.

첨부한 도 3은 본 발명의 브리지 패턴과 비아체인 패턴을 조합시킨 형태의 테스트 패턴을 개략적으로 도시한 사시도로서, 브리지 패턴(10)을 이루는 제1 메탈(11)과 제2 메탈(12) 사이에 비아체인 패턴(30)을 삽입하여 조합되는 것으로 구성된다.

상기 브리지 패턴(10)과 비아체인 패턴(30)의 사이에는 절연체가 채워져 있어 전기적인 접속이 이루어지지 않게 된다.

상기와 같은 구성의 반도체의 테스트 패턴의 작용을 설명하면 다음과 같다.

본 발명의 연속 패턴(20)과 비아체인 패턴(30)을 조합시킨 형태의 테스트 패턴은 종래의 연속 패턴(20)에서 행해지는 패턴의 연속성과 평탄도를 평가할 수 있을 뿐 아니라 종래의 비아체인 패턴(30)에서 행해지는 제1 메탈(11)과 제2 메탈(12) 사이의 저항을 측정하여 각 메탈 사이의 연결상태를 측정할 수 있게 된다.

또한, 본 발명의 브리지 패턴(10)과 비아체인 패턴(30)을 조합시킨 형태의 테스트 패턴은 종래의 브리지 패턴(10)에서 제1 메탈(11)과 제2 메탈(12) 사이에 통하는 전류의 양을 측정할 수 있을 뿐 아니라 종래의 비아체인 패턴(30)에서 행해지는 제1 메탈(11)과 제2 메탈(12) 사이의 저항을 측정하여 각 메탈 사이의 연결상태를 측정할 수 있게 된다.

본 발명의 반도체의 테스트 패턴에 의하면 2개의 패턴을 조합시키므로 종래의 기술에서 보다 좁은 공간을 차지하게 되고, 이로 인해 다른 유용한 패턴을 구성할 수 있는 공간의 확보가 가능한 효과가 있다.

Claims (4)

1. 제1 패턴 위에 절연체를 도포하고 이 절연체 위에 제2 패턴을 형성하는 방법으로 각각의 패턴을 조합시켜 구성되는 것을 특징으로 하는 반도체의 테스트 패턴.
2. 제 1 항에 있어서, 상기 제1 패턴은 연속 패턴인 것을 특징으로 하는 반도체의 테스트 패턴.
3. 제 1 항에 있어서, 상기 제2 패턴은 비아체인 패턴인 것을 특징으로 하는 반도체의 테스트 패턴.
4. 브리지 패턴을 이루는 제1 메탈과 제2 메탈 사이에 비아체인 패턴을 삽입하여 조합되는 것을 특징으로 하는 반도체의 테스트 패턴.