KR0180328B1 - 플러그 저항과 계면 저항을 분리하여 측정하는 방법과 그 테스트 패턴 - Google Patents

플러그 저항과 계면 저항을 분리하여 측정하는 방법과 그 테스트 패턴 Download PDF

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Abstract

플러그 저항과 계면 저항으로 이루어지는 접촉 저항용 테스트 패턴은 접촉 홀 영역과 이 접촉 홀 영역과 연결된 제1내지 제4전극 패드 패턴을 포함한다. 접촉 홀 영역은 상호 떨어진 제1 및 제2반도체 영역 패턴과, 절연막을 경유하여 상기 제1 및 제2반도체 영역 패턴상에 상호 떨어져 제공되어 동일한 저항을 가지면서 상기 제1 및 제2반도체 영역 패턴과 중첩되는 제1 및 제2금곡 패턴을 포함한다. 또한, 상기 접촉 홀 영역은 동일 직경의 플러그 구조를 가지며, 도전 재료로 채워지고, 상기 제1반도체 영역 패턴과 상기 제1 및 제2금속 패턴 사이를 연결하는 제1 및 제2접촉 홀을 더 포함한다. 상기 제1 및 제2접촉 홀은 각각 제1 및 제2깊이를 가진다. 또한, 상기 접촉 홀 영역은 동일 직경의 플러그 구조를 가지며, 도전 재료로 채워지고, 상기 제2반도체 영역 패턴과 상기 제1 및 제2금속 패턴 사이를 연결하는 제3 및 제4접촉 홀을 더 포함한다. 상기 제3 및 제4접촉 홀은 각각 제2 및 제1깊이를 가진다. 제5 및 제6접촉 홀은 상기 제1 및 제2반도체 영역 패턴과 상기 제1 및 제2전극 패드 패턴사이를 각각 연결한다. 상기 제3 및 제4전극 패드 패턴은 상기 제1 및 제2금속 패턴과 각각 연결된다.

Description

플러그 저항과 계면 저항을 분리하여 측정하는 방법과 그 테스트 패턴
제1도는 접촉 저항을 측정하는데 사용된 종래의 테스트 패턴도.
제2도는 접촉 저항인 플러그 저항과 계면 저항을 측정하는데 사용된 또다른 종래의 테스트 패턴도.
제3a도와 3b도는 제2도의 A-A' 라인과 B-B' 라인을 따라서 취한 반도체 장치의 단면도.
제4도는 플러그 저항과 계면 저항을 포함하는 접촉 저항을 측정하는데 사용된 사용된 본 발명 실시예의 테스트 패턴도.
제5도는 제4도의 V-V라인을 따라서 취한 반도체 장치의 단면도.
제6도는 제4도의 VI-VI라인을 따라서 취한 반도체 장치의 단면도.
제7도는 제4도에 도시된 테스트 패턴의 등가 회로도.
제8도는 기생 저항을 포함하는 제4도에 도시된 테스트 패턴의 등가 회로도.
제9도는 플러그 저항과 계면 저항을 포함하는 접촉 저항을 측정하는데 사용된 또다른 본 발명 실시예의 테스트 패턴도.
* 도면의 주요부분에 대한 부호의 설명
2, 4, 6, 8 : 전극 패드 패턴 22-1 : 제1접촉 홀
24-2 : 제2접촉 홀 22-2 : 제3접촉 홀
24-1 : 제4접촉 홀 20 : 층간 절연막
41, 42 : 반도체 영역 패턴 51, 52 : 금속 패턴
본 발명은 반도체 장치의 전기적 성질을 측정하기위한 테스트 패턴과 이 테스트 패턴을 사용하는 테스트 방법에 관한 것으로, 특히, 접촉 영역내의 접촉 저항을 측정하기위한 테스트 패턴과 이 테스트 패턴을 사용하는 테스트 방법에 관한 것이다.
최근들어 반도체 기술이 발전함에 따라 반도체 장치내의 패턴 사이즈가 정밀하게 되었다. 동시에, 접촉 홀의 사이즈도 세밀하여졌다.. 또한, 층간 절연막이 충분히 평탄화되어 동작성이 크게 개선되었다. 종래의 경우에, 층간 절연막은 접촉 홀이 형성되는 부분에 움푹 패여있는 면을 가졌다. 따라서, 접촉 홀의 깊이는 층간 절연막의 다른 부분보다 움푹 패여진 부분만큼 더 얕았다. 그러나, 상술한 것처럼 소정의 움푹 패여진 부분을 제거하기위하여 표면 평탄화가 이루어져서 접촉 홀의 깊이가 깊어진다. 결과적으로, 접촉 홀의 평면 사이즈도 미세하게되어야하기 때문에, 접촉 홀의 에스펙트비가 급작스럽게 증가한다. 이렇게 큰 에스펙트비를 갖는 접촉 홀에 있어서, 도전 재료와 금속층간의 브레이크 또는 단선을 방지하기위하여 일반적으로 사전에 접촉 홀내의 도전 재료를 채워넣고 금속층을 도포한 플러그 접촉 구조가 사용되었다. 이 경우에, 접촉 홀의 접촉 저항은 플러그 구조내의 도전 재료에 의한 플러그 저항과 도전 재료 및 금속층간의 계면 저항으로 이루어진다.
접촉 영역에 소정의 에러가 발생하면, 그 원인이 플러그 저항이 높기 때문인지 계면 저항이 높기때문인지를 결정하여야 한다. 이 경우에, 플러스 저항과 계면 저항을 분리하여 측정할 필요가 있다. 만약에 플러그 접촉 구조의 일반적인 방법으로 접촉 저항을 측정하면, 플러그 저항과 계면 저항의 합, 즉 접촉 저항이 측정되게 된다. 따라서, 플러그 저항과 계면 저항을 분리하여 측정할 수 없다.
플러그 저항과 계면 저항을 분리 측정하는 체크 패턴은 일본 특개평 제5 129390호에 공지되었다. 이 체크 패턴을 제1도에 도시하였다. 제1도에서, 체크 패턴은 층간 절연막상에 형성된 3개의 전극 패드 패턴(118, 119, 120)을 포함한다. 층간 절연막 하부에 형성된 4개의 n형 반도체 배선 패턴(117)과 하나의 n형 배선 패턴(115)은 전극 패드 패턴(118, 119)사이에 직렬로 제공되었다. 전극 패드 패턴과 n형 배선 패턴사이와 n형 배선 패턴사이에 접촉 홀(116)이 제공되어 전극 패드 패턴(118, 119)이 전기적으로 연결된다. 비슷하게, 층간 절연막 하부에 형성된 4개의 n형 반도체 배선 패턴(114)과 하나의 n형 배선 패턴(115)은 전극 패턴(119, 120)사이에 직렬로 제공되었다. n형 배선 패턴(114)의 폭과 깊이는 배선 패턴(117)과 동일하지만 길이는 다르다. 전극 패드 패턴과 n형 배선 패턴사이와 n형 배선 패턴사이에 동일한 사이즈를 갖는 접촉 홀(116)이 제공되어 전극 패드 패턴(119, 120)이 전기적으로 연결된다.
상기 체크 패턴에서, 제1저항과 제2저항은 전극 패드(118, 119)사이와 전극 패드(119, 120)사이에서 측정된다. 그 결과, 제1 및 제2저항간의 차이가 n형 반도체 배선 패턴의 길이차이에 있기 때문에 시트 저항을 측정할 수 있다. 다음에, 저항차를 이용하여, 접촉 저항을 정확히 측정할 수 있다. 그러나, 종래 기술에 있어서, 측정된 저항은 플러그 저항과 게면 저항의 합으로서의 접촉 저항이며, 플러그 저항과 계면 저항을 분리하여 측정할 수 없었다.
이러한 이유로, 제2도의 테스트 패턴은 플러그 저항과 계면 저항을 분리하여 측정하려는 시도를 나타낸다. 제2도에서, 체크 패턴은 층간 절연막상에 형성된 3개의 전극 패드 패턴(218, 219, 220)을 포함한다. 층간 절연막(222) 하부에 형성된 동일한 사이즈와 동일한 저항을 갖는 5개의 n형 반도체 배선 패턴(217)은 전극 패드 패턴(218, 219)사이에 직렬로 제공된다. 전극 패드 패턴(218, 219)과 n형 배선 패턴(217)사이와 n형 배선 패턴(217)사이에 접촉 홀(116)이 제공되어 전극 패드 패턴(118, 119)이 전기적으로 연결된다. 비슷하게, 층간 절연막(222)하부에 형성된 5개의 n형 반도체 배선 패턴(217)은 전극 패드 패턴(219, 220)사이에 직렬로 제공된다. 전극 패드 패턴(219, 220)과 n형 배선 패턴(217)사이와 n형 배선 패턴(217)사이에 동일한 사이즈를 갖는 접촉 홀(215)이 제공되어 전극 패드 패턴(219, 220)이 전기적으로 연결된다. 이 경우에, 반도체 장치를 A-A' 라인과 B-B' 라인을 따라서 취한 접촉 홀(216, 215)의 단면을 제3a도와 3b도에 도시하였다. 도면에서 알수있듯이, 접촉 홀(216)의 직경은 접촉 홀(215)의 직경과 동일하며, 접촉 홀(216, 215)은 동일한 도전성 재료로 채워져있다. 그러나, 접촉 홀(216)은 깊이에 있어서 접촉 홀(215)과 상이한다.
상기 테스트 패턴에 있어서, 제1저항과 제2저항은 전극 패드(218, 219)사이와 전극 패드(219, 220)사이에서 측정된다. 결과적으로, 접촉 홀(215, 216)사이의 플러그 저항차를 측정할 수 있다. 그리고나서, 측정된 플러그 저항을 이용하여 계면 저항도 측정할 수 있다.
그러나, 상기 종래의 기술에는 다음과 같은 문제점이 있다. 즉, 프로우브로서 저항을 측정하기위해서는 테스트 패턴의 크기가 약 100×100㎛이어야 한다. 결과적으로, 측정 결과는 웨이퍼 표면의 불균일로 인한 오차를 내포하게 된다.
본 발명의 목적은 접촉 저항인 플러그 저항과 계면 저항을 분리하여 측정할 수 있는 테스트 패턴을 제공하는 것이다.
본 발명의 다른 목적은 매우 정밀하게 접촉 저항인 플러그 저항과 계면 저항을 분리하여 측정하는 방법을 제공하는 것이다.
본 발명에 있어서, 접촉 저항용 테스트 패턴은 접촉 홀 영역과 이 접촉 홀 영역과 연결된 제1내지 제4전극 패드 패턴을 포함한다. 상기 접촉 홀 영역은 상호 떨어져 있는 제1 및 제2반도체 영역 패턴과, 절연막을 경유하여 상기 제1 및 제2반도체 영역 패턴상에 상호 떨어져 제공되어 상기 제1 및 제2반도체 영역 패턴과 중첩되는 제1 및 제2금속 패턴과, 플러그 구조를 가지며 도전 재료로 채워지고 상기 제1반도체 영역 패턴과 상기 제1 및 제2금속 패턴 사이를 연결하고 각각 제1 및 제2깊이를 갖는 제1 및 제2접촉 홀과, 플러그 구조를 가지며 도전 재료로 채워지고 상기 제2반도체 영역 패턴과 상기 제1 및 제2금속 패턴 사이를 연결하고 각각 상기 제2 및 제1깊이를 갖는 제3 및 제4접촉 홀과, 상기 제1 및 제2반도체 영역 패턴과 상기 제1 및 제2전극 패드 패턴사이를 각각 연결하는 제5 및 제6접촉 홀로 이루어지며, 상기 제3 및 제4전극 패드 패턴은 상기 제1 및 제2금속 패턴과 각각 연결되어있다.
이 경우에, 제1 및 제2금속 패턴은 동일한 저항을 갖도록 동일한 금속으로 만드는 것이 바람직하며, 제1 및 제2반도체 영역 패턴은 동일한 불순물 밀도를 가짐이 바람직하다. 또한, 제1 내지 제4접촉 홀은 동일한 단면적을 가짐이 바람직하다.
본 발명에 있어서, 플러그 저항과 계면 저항으로 이루어지는 접촉 저항 측정 방법은 (a) 상기 테스트 패턴을 반도체 칩상에 제공하는 단계와, (b) 한쌍의 제1 및 제2전극 패드 패턴과 한쌍의 제3 및 제4전극 패드 패턴중에서 상기 한쌍의 전극 패드 패턴사이에 소정의 전압을 인가하고 나머지 한쌍의 전극 패드 패턴사이는 개방한 상태에서 상기 한쌍의 전극 패드 패턴사이를 흐르는 제1전류를 측정하는 단계와, (c) 상기 한쌍의 전극 패드 패턴사이에 소정의 전압을 인가하고 상기 나머지 한쌍의 전극 패드 패턴사이를 단락시킨 상태에서, 상기 한쌍의 전극 패드 패턴사이를 흐르는 제2전류와 상기 나머지 한쌍의 전극 패드 패턴 사이를 흐르는 제3전류를 측정하는 단계와, (d) 상기 전압과 제1 내지 제3전류로부터 상기 제1 또는 제4접촉 홀의 제1플러그 저항과 상기 제2 또는 제3접촉 홀의 제2플러그 저항을 측정하는 단계로 이루어진다.
상기 방법은 (e) 상기 제1 또는 제4접촉 홀의 제1접촉 저항과 상기 제2 또는 제3접촉 홀의 제2접촉 저항을 측정하는 단계와, (f) 일단의 제1접촉 저항과 제1플러그 저항 또는 일단의 제2플러그 저항과 제2접촉 저항으로부터 계면 저항을 측정하는 단계를 더 포함할 수 있다.
이 경우에, 제1 내지 제4전극 패드 패턴은 접촉 홀 영역부근에 제공된다. 전류의 측정시에, 한쌍의 전극 패드는 제1 및 제2전극 패드로 하고, 나머지 한쌍은 제3 및 제4전극 패드로함이 바람직하다. 또한, 상기 한쌍의 전극 패드는 제3 및 제4전극 패드로하고, 나머지 한쌍은 제1 및 제2전극 패드로 할 수도 있다.
본 발명에서의 플러그 저항과 계면 저항으로 이루어지는 접촉 저항의 측정 방법에 있어서, (a) 상호 떨어져있는 제1 및 제2반도체 영역 패턴과, 절연막을 경유하여 상기 제1 및 제2반도체 영역 패턴상에 상호 떨어져 동일한 저항을 갖도록 제공되어 상기 제1 및 제2반도체 영역 패턴과 중첩되는 제1 및 제2금속 패턴과, 동일한 직경의 플러그 구조를 가지며, 도전 재료로 채워지고, 상기 제1반도체 영역 패턴과 상기 제1 및 제2금속 패턴 사이를 연결하고 각각 제1 및 제2깊이를 갖는 제1 및 제2접촉 홀과, 동일한 직경의 플러그 구조를 가지며, 도전 재료로 채워지고, 상기 제2반도체 영역 패턴과 상기 제1 및 제2금속 패턴 사이를 연결하고 각각 상기 제2 및 제1깊이를 갖는 제3 및 제4접촉 홀과, 상기 제1 및 제2반도체 영역 패턴과 상기 제1 및 제2전극 패드 패턴사이를 각각 연결하는 제5 및 제6접촉 홀로 이루어지며, 상기 제3 및 제4전극 패드 패턴은 상기 제1 및 제2금속 패턴과 각각 연결되어있는 접촉 홀 영역과, 상기 접촉 홀 영역과 연결된 제1내지 제4전극 패드 패턴을 구비하는 테스트 패턴을 반도체 칩상에 제공하는 단계와, (b) 한쌍의 제1 및 제2전극 패드 패턴과 한쌍의 제3 및 제4전극 패드 패턴중에서 상기 한쌍의 전극 패드 패턴사이에 소정의 전압을 인가하고 나머지 한쌍의 전극 패드 패턴사이는 개방한 상태에서 상기 한쌍의 전극 패드 패턴사이를 흐르는 제1전류를 측정하는 단계와, (c) 상기 한쌍의 전극 패드 패턴사이에 소정의 전압을 인가하고 상기 나머지 한쌍의 전극 패드 패턴사이를 단락시킨 상태에서, 상기 한쌍의 전극 패드 패턴사이를 흐르는 제2전류와 상기 너머지 한쌍의 전극 패드 패턴 사이를 흐르는 제3전류를 측정하는 단계와, (d) 상기 전압과 제1내지 제3전류로부터 상기 제1 또는 제4접촉 홀의 제1플러그 저항과 상기 제2 또는 제3접촉 홀의 제2플러그 저항을 측정하는 단계로 이루어지는 접촉 저항 측정 방법이 제공되었다.
상기 방법은 (e) 상기 제1 또는 제4접촉 홀의 제1접촉 저항과 상기 제2 또는 제3접촉 홀의 제2접촉 저항을 측정하는 단계와, (f) 일단의 제1접촉 저항과 제1플러그 저항 또는 일단의 제2플러그 저항과 제2접촉 저항으로부터 계면 저항을 측정하는 단계를 더 포함할 수 있다.
본 발명은 첨부된 도면과 연관되어 기술될 것이다.
제4도는 본 발명 실시예에서 접촉 저항을 측정하기위한 테스트 방법에 사용된 테스트 패턴을 나타내는 도면이다. 제4도에서, 테스트 패턴은 접촉 홀 영역과, 이 접촉 홀 영역 부근에 제공되어 접촉 홀 영역과 연결된 제1 내지 제4전극 패드 패턴(2, 4, 6, 8)을 포함한다. 접촉 홀 영역은 각기 떨어져서 층간 절연막(20) 아래에 형성된 제1 및 제2반도체 영역 패턴(41)을 포함한다. 제1 및 제2금속 패턴(51, 52)은 각기 떨어져서 절연막(20)을 통하여 제1 및 제2반도체 영역 패턴(41, 42)상에 형성되며, 따라서 각각의 제1 및 제2금속 패턴(51, 52)은 제1 및 제2반도체 영역 패턴(41, 42)과 중첩된다. 제1 및 제2접촉 홀(22-1, 24-2)이 중접 부분내에 형성되어 플러그 구조부를 가지게 된다. 플러그 구조부는 도전 재료로 채워진다. 제1 및 제2접촉 홀(22-1, 24-2)이 형성되어 제1반도체 영역 패턴(41)과 제1 및 제2금속 패턴(51, 52)사이를 연결한다. 제1 및 제2접촉 홀(22-1, 24-1)은 제1 및 제2깊이를 각각 가진다. 본 실시예에서, 제1깊이는 제2깊이의 2배 이상이다. 플러그 구조부를 갖는 제3 및 제4접촉 홀(22-2, 24-1)은 반도체 영역 패턴(42)과 제1 및 제2금속 패턴(51, 52)의 중첩 부분내에 형성되어 도전 재료로 채워지며, 따라서 접촉 홀(22-2, 24-1)은 제2반도체 영역 패턴(42)과 제1 및 제2금속 패턴(51, 52)사이를 연결한다. 제3 및 제4접촉 홀(22-2, 24-1)은 제2 및 제1깊이를 각각 가진다. 제5 및 제6접촉 홀(30-2, 30-4)은 제1 및 제2반도체 영역 패턴(41, 42)과 제1 및 제2전극 패드 패턴(2, 4)사이를 각각 연결한다. 제3 및 제4전극 패드 패턴(6, 8)은 제1 및 제2금속 패턴(51, 52)과 대칭적으로 각각 연결된다. 이 경우에, 제1 및 제2금속 패턴은 동일한 저항을 갖도록 동일 금속으로 만드는 것이 바람직하며 제1 및 제2반도체 영역 패턴은 동일한 불순물 밀도를 갖는 것이 바람직하다. 제1내지 제4접촉 홀(22-1, 22-2, 24-1, 24-2)은 동일한 단면적을 가진다. 본 실시예에서, 접촉 홀(22-1, 24-1)간의 간격은 5㎛이하이다.
제5도와 6도는 각각 V-V라인과 VI-VI라인을 따라서 취한 반도체 장치의 단면적이다. 도시된 것처럼, 접촉 홀(22-1, 22-2, 24-1, 24-2)은 동일한 직경을 가지며, 접촉 홀(22-1, 24-1)의 제1깊이는 접촉 홀(22-2, 24- 2)의 제2깊이의 2배 이상이다.
제7도는 제7도에 도시된 테스트 패턴의 등가 회로도이다. 기생 저항은 고려하지 않았다. 제7도에서의 등가 회로를 설명하겠다. 제7도에서, 제1깊이를 갖는 접촉 홀(제4도의 접촉홀(22-1 또는 24-1))내의 플러그 저항(RP1)과 계면 저항(Rc1)은 R1(=RP1+Rc1)으로 표시된다. 제2깊이를 갖는 접촉 홀(제4도의 접촉 홀(22-2 또는 24-2))내의 플러그 저항(RP2)과 계면 저항(Rc)은 R2(=RP2+Rc2)으로 표시된다. 제1단자(12)와 제2단자(13)는 각각 전극 패드(6, 8)에 대응한다. 제3단자(14)와 제4단자(15)는 각각 전극 패드(2, 4)에 대응한다.
제7도에서, 제3 및 제4단자(14, 15)사이가 개방 상태인 경우, 제1 및 제2단자(12, 13)간에 전압(V)이 인가되면 제1 및 제2단자간을 흐르는 전류(IO)가 측정된다. 다음에, 제3 및 제4단자(14, 15)사이가 단락 상태일 때, 상술한 것처럼 제1 및 제2단자(12, 13)간에 전압(V)이 인가되면 제3 및 제4단자(14, 15)사이를 흐르는 전류(IB)와 제1 및 제2단자간을 흐르는 전류(IS)가 측정된다. 이 경우에, 다음 관계가 성립한다.
R1-R2=(2V/IB)1-(IS/IO) (1)
본 실시예에서는, 계면 상태가 동일하면 계면 저항이 동일하기 때문에 RC1=RC2이 성립한다. 따라서, 다음 식이 성립한다.
R1-R2=(2V/IB)1-(IS/IO)=RP1-RP2(2)
또한, 접촉 홀(22-1, 22-2)의 플러그 저항은 다음과 같이 표현된다.
RP1=ρ1(d1/S1), RP2=ρ1(d2/S2)
여기에서 ρ1과 ρ2는 접촉 홀(22-1 또는 24-1, 22-2 또는 24-2)내에 채워진 도전 재료의 저항율이며, S1과 S2는 접촉 홀(22-1 또는 24-1, 22-2 또는 24-2)의 단면적이며, d1과 d2는 접촉 홀(22-1 또는 24-1, 22-2 또는 24-2)의 제1 및 제2깊이이다. 본 실시예에서, 다음 식이 얻어진다.
RP1-RP2=(ρ/S)(d1-d2)=(ρ/S)(2d2-d2)=(ρ/S)d2=RP2(3)
따라서, 플러그 저항(RP2)은 다음과 같이 표시된다.
RP2=(2V/IB)1-(IS/IO)
다음에, 접촉 저항(R1, R2)이 측정되어 결정된다. 접촉 저항(R1, R2)은 쉽게 측정된다. 접촉 저항(R1, R2)을 측정하기 위하여, 제1도의 방법이나 또다른 방법이 사용될 수 있다. 접촉 저항(R1, R2)이 측정되면, 계면 저항(RC1=(RC2))은 다음 식으로부터 결정된다.
RC1=R1-RP1=R1-2RP2
RC2=R2-RP2
본 발명 제2실시예에 의한 플러그 저항과 계면 저항 측정 방법을 기술하겠다.
상기 제1실시예에서, 확산층 저항과 배선 패턴 저항과 같은 기생 저항은 고려하지 않았다. 이들 기생 저항을 고려하면, 등가 회로는 제8도와 같다. 제8도에서, 저항 rPX(X는 1에서 3까지)은 기생 저항을 나타낸다. 이 경우에, 다음 식이 성립한다.
(R1+rP2)-(R2+rP3)=(2V/IB)1-(IS/IO)
본 실시예에서, 테스트 패턴은 대칭이기에 rP2=rP3이다. 따라서, 상기 식(1)이 만족된다. 결과적으로, 기생 저항이 존재하더라도, 측정 결과에는 영향을 미치지 않는다.
다음에, 본 발명 제3실시예에 의한 플러그 저항과 계면 저항 측정 방법을 기술하겠다. 본 실시예에서, 단자(12, 13)는 전극 패드(2, 4)에 대응하며, 단자(14, 15)는 전극 패드(6, 8)에 대응한다. 전류(IO, IS, IB)는 제1실시예와 동일 방법으로 측정된다. 따라서, 플러그 저항과 계면 저항은 분리되어 측정될 수 있다.
제3실시예에서, 전극 패드(6, 8)는 제1깊이와 제2깊이를 갖는 접촉 홀(22-1, 22-2, 24-1, 24-2)과 직접 연결된다. 제1실시예에서, 예를 들면, 전극 패드(2)는 접촉 홀(30-2)과 반도체 영역(41)을 통하여 접촉 홀(22-1, 24-2)과 연결된다. 기생 저항으로서의 역할하는 금속 배선 패턴의 저항과 접촉 홀(30-2)의 접촉 저항과 반도체 영역(41)의 저항은 접촉 홀(22-1, 24-2)과 직렬로 연결된다. 기생 저항은 단자(14, 15)사이에 동일하게 존재한다. 따라서, 기생 저항이 상쇄되지 않으므로 오차가 측정된다. 반면에, 제3실시예에서, 전극 패드(6, 8)는 상술한 것처럼 직접 연결되어있기 때문에, 기생 저항이 상쇄된다. 따라서, 제1실시예에서보다 플러그 저항과 계면 저항을 더 정확하게 분리하여 측정할 수 있다.
상술한 것처럼, 본 발명에 있어서, 접촉 홀(22-1, 24-2)의 간격은 5㎛이하로 형성된다. 결과적으로, 웨이퍼 표면의 불균일로인한 측정 오차를 방지할 수 있다. 또한, 기생 저항의 영향을 받지 않고서 플러그 저항과 계면 저항을 더 정확하게 분리하여 측정할 수 있다.
다음, 본 발명 제4실시예에의한 플러그 저항과 계면 저항의 분리 측정 방법을 기술하겠다. 본 실시예에서, 제4도의 상부 절반 테스트 패턴을 제9도에 도시하였다. 측정 방법은 제2도의 방법과 동일하다. 이 경우에, 브릿지 회로가 사용되지 않아서 제1 내지 제3실시예보다 정확도는 떨어지지만, 웨이퍼 표면의 불균일로인한 오차없이 플러그 저항을 직접 측정할 수 있다.

Claims (8)

  1. 접촉 홀 영역과, 상기 접촉 홀 영역 부근에 제공된 제1 내지 제4전극 패드 패턴을 구비하며, 상기 접촉 홀 영역은 상호 떨어져있는 제1 및 제2반도체 영역 패턴과, 절연막을 경유하여 상기 제1 및 제2반도체 영역 패턴상에 상호 떨어져 제공되어 상기 제1 및 제2반도체 영역 패턴과 중첩되는 제1 및 제2금속 패턴과, 플러그 구조를 가지며, 도전 재료로 채워지고, 상기 제1반도체 영역 패턴과 상기 제1 및 제2금속 패턴 사이를 연결하고 각각 제1 및 제2깊이를 갖는 제1 및 제2접촉 홀과, 플러그 구조를 가지며, 도전 재료로 채워지고, 상기 제2반도체 영역 패턴과 상기 제1 및 제2금속 패턴 사이를 연결하고 각각 상기 제2 및 제1깊이를 갖는 제3 및 제4접촉 홀과, 상기 제1 및 제2반도체 영역 패턴과 상기 제1 및 제2전극 패드 패턴사이를 각각 연결하는 제5 및 제6접촉 홀로 이루어지며, 상기 제3 및 제4전극 패드 패턴은 상기 제1 및 제2금속 패턴과 각각 연결되어있는 접촉 저항용 테스트 패턴.
  2. 제1항에 있어서, 상기 제1 및 제2금속 패턴은 동일한 저항을 갖도록 동일한 금속으로 만들어지며, 상기 제1 및 제2반도체 영역 패턴은 동일한 불순물 밀도를 가짐을 특징으로하는 접촉 저항용 테스트 패턴.
  3. 제1항에 있어서, 상기 제1내지 제4접촉 홀의 단면적은 동일함을 특징으로하는 접촉 저항용 테스트 패턴.
  4. 플러그 저항과 게면 저항으로 이루어지는 접촉 저항의 측정 방법에 있어서, (a) 상호 떨어져있는 제1 및 제2반도체 영역 패턴과, 절연막을 경유하여 상기 제1 및 제2반도체 영역 패턴상에 상호 떨어져 동일한 저항을 갖도록 제공되어 상기 제1 및 제2반도체 영역 패턴과 중첩되는 제1 및 제2금속 패턴과, 동일한 직경의 플러그 구조를 가지며, 도전 재료로 채워지고, 상기 제1반도체 영역 패턴과 상기 제1 및 제2금속 패턴 사이를 연결하고 각각 제1 및 제2깊이를 갖는 제1 및 제2접촉 홀과, 동일한 직경의 플러그 구조를 가지며, 도전 재료로 채워지고, 상기 제2반도체 영역 패턴과 상기 제1 및 제2금속 패턴 사이를 연결하고 각각 상기 제2 및 제1깊이를 갖는 제3 및 제4접촉 홀과, 상기 제1 및 제2반도체 영역 패턴과 상기 제1 및 제2전극 패드 패턴사이를 각각 연결하는 제5 및 제6접촉 홀로 이루어지며, 상기 제3 및 제4전극 패드 패턴은 상기 제1 및 제2금속 패턴과 각각 연결되어있는 접촉 홀 영역과, 상기 접촉 홀 영역과 연결된 제1내지 제4전극 패드패턴을 구비하는 테스트 패턴을 반도체 칩상에 제공하는 단계와, (b) 한쌍의 제1 및 제2전극 패드 패턴과 한쌍의 제3 및 제4전극 패드 패턴중에서 상기 한쌍의 전극 패드 패턴사이에 소정의 전압을 인가하고 나머지 한쌍의 전극 패드 패턴사이는 개방한 상태에서 상기 한쌍의 전극 패드 패턴사이를 흐르는 제1전류를 측정하는 단계와, (c) 상기 한쌍의 전극 패드 패턴사이에 소정의 전압을 인가하고 상기 나머지 한쌍의 전극 패드 패턴사이를 단락시킨 상태에서, 상기 한쌍의 전극 패드 패턴사이를 흐르는 제2전류와 상기 나머지 한쌍의 전극 패드 패턴 사이를 흐르는 제3전류를 측정하는 단계와, (d) 상기 전압과 제1내지 제3전류로부터 상기 제1또는 제4접촉 홀의 제1플러그 저항과 상기 제2또는 제3접촉 홀의 제2플러그 저항을 측정하는 단계로 이루어지는 접촉 저항 측정 방법.
  5. 제4항에 있어서, (e) 상기 제1또는 제4접촉 홀의 제1접촉 저항과 상기 제2또는 제3접촉 홀의 제2접촉 저항을 측정하는 단계와, (f) 일단의 제1접촉 저항과 제1플러그 저항 또는 일단의 제2플러그 저항과 제2접촉 저항으로부터 계면 저항을 측정하는 단계를 더 구비함을 특징으로하는 저촉 저항 측정 방법.
  6. 제4항 또는 5항에 있어서, 상기 제1내지 제4전극 패드 패턴은 상기 접촉 홀 영역 부근에 제공됨을 특징으로하는 접촉 저항 측정 방법.
  7. 제4항 또는 5항에 있어서, 상기 한쌍의 전극 패드는 제1 및 제2전극 패드이고, 나머지 한쌍은 제3 및 제4전극 패드임을 특징으로하는 접촉 저항 측정 방법.
  8. 제4항 또는 5항에 있어서, 상기 한쌍의 전극 패드는 제3 및 제4전극 패드이고, 나머지 한쌍은 제1 및 제2전극 패드임을 특징으로하는 접촉 저항 측정 방법.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2775832B1 (fr) * 1998-03-05 2000-05-05 St Microelectronics Sa Systeme semiconducteur de test realise dans un chemin de decoupe d'une plaquette semiconductrice
US6323661B1 (en) * 1999-05-03 2001-11-27 General Electric Company Measurement of printed circuit-to-conductive substrate contact resistance
JP2001144253A (ja) * 1999-11-12 2001-05-25 Nec Corp 半導体装置のチェックパターン
KR100336792B1 (ko) * 2000-05-25 2002-05-16 박종섭 실리사이드막 제조공정의 평가를 위한 시험 패턴의 구조
KR100806808B1 (ko) 2000-10-17 2008-02-22 엘지.필립스 엘시디 주식회사 등저항 배선을 위한 액정표시장치
KR100403319B1 (ko) * 2001-12-20 2003-10-30 주식회사 하이닉스반도체 반도체 소자의 테스트 패턴 형성 방법
JP3652671B2 (ja) * 2002-05-24 2005-05-25 沖電気工業株式会社 測定用配線パターン及びその測定方法
KR100555504B1 (ko) * 2003-06-27 2006-03-03 삼성전자주식회사 결함 크기를 검출할 수 있는 반도체 소자의 테스트 구조및 이를 이용한 테스트 방법
JP2009070877A (ja) * 2007-09-11 2009-04-02 Nec Electronics Corp 半導体装置および半導体装置の評価方法
CN101764124B (zh) * 2008-12-25 2011-10-26 上海北京大学微电子研究院 互连电阻测量结构及方法
CN102890195B (zh) * 2011-07-20 2015-02-04 上海华虹宏力半导体制造有限公司 测试与衬底同型的有源区上接触孔电阻的方法
KR102090578B1 (ko) * 2013-05-06 2020-03-19 삼성디스플레이 주식회사 전자 장치의 기판, 이를 포함하는 전자 장치 및 접속부의 저항 측정 방법
KR102085973B1 (ko) * 2013-06-18 2020-03-06 에스케이하이닉스 주식회사 반도체 장치의 테스트 회로 및 방법
KR102442624B1 (ko) * 2014-11-11 2022-09-13 삼성전자주식회사 반도체 디바이스

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6333665A (ja) * 1986-07-28 1988-02-13 Matsushita Electric Ind Co Ltd コンタクト抵抗測定パタ−ン
JPH0482248A (ja) * 1990-07-25 1992-03-16 Sumitomo Electric Ind Ltd 半導体装置の評価方法
JPH0541440A (ja) * 1991-02-08 1993-02-19 Toshiba Corp コンタクト・ホールの接触面積測定方法
JPH04324951A (ja) * 1991-04-25 1992-11-13 Nec Corp 半導体装置
JP2665075B2 (ja) * 1991-06-06 1997-10-22 日本電気アイシーマイコンシステム株式会社 集積回路チェックパターンおよびそのチェック方法
JPH053237A (ja) * 1991-06-25 1993-01-08 Oki Electric Ind Co Ltd スルーホール／上層配線の合わせずれ検知方法
JPH05129390A (ja) * 1991-10-31 1993-05-25 Nec Kyushu Ltd 半導体装置の電気的特性チエツクパターン
JP2551340B2 (ja) * 1993-06-30 1996-11-06 日本電気株式会社 コンタクト抵抗測定用半導体集積回路装置およびその測定方法

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US5640097A (en) 1997-06-17

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