JPS5928050B2 - テスト構造体 - Google Patents

Description

【発明の詳細な説明】 本発明はモノリシック集積回路、特に複雑なバイポーラ
・トランジスタをモニタするためモノリシック集積回路
と同時に形成されるテスト構造体に係る。

半導体集積回路の製造に於て、製増工程中にそれらの正
規の回路の信頼性に関するデータを与えるテスト構造体
を形成することが一般的に行われている。

その主な理由は、不純物領域間の相互接続体及びそれら
によつて形成された素子を電気的にアクセスすることが
不可能であり又正確なデータを得るためにそれらの領域
を相互に分離することが不可能であるために集積回路自
体をプローブすることが出来ないからである。典型的な
モノリシック集積回路は極めて高密度の不純物領域及び
それらを相互接続する導体のパターンを含んでいるので
、個々の構成素子をテストのために容易に分離させるこ
とが出来ない。従つて、製品の回路から分離されている
テスト用領域に形成されたテストされ得るテスト構造体
を設計する必要のあることが解つた。その様なテスト構
造体の１例は例えば本出願人所有の米国特許第３５０７
０３６号明細書に記載されている。製品に極めて近い設
計を有しているこの種のテスト構造体は多数の外部への
接点及び複雑なテストを要しそして極めて小さい半導体
の領域しかテストすることが出来ない。

従つて、今日の製品の製造に於ける低い欠陥レベルを検
出及びモニタするためには余り効果的でない。高密度集
積回路の製造に於ける欠陥レベルの確認及び修正は極め
て大きな重要性を有している。

欠陥レベルは歩留りに影響を与えるだけでなく、特定の
方法又は製品をその始めの段階に於て放棄せしめる結果
をも生じ得る。その様な徹底的手段が採られないとして
も、欠陥レベルが検査されないためにより多くの冗長性
及びエラー修正制御が必要とされ、即ち欠陥の周囲の再
設計又は１００？のテストが不可能である容認され得る
品質レベルの再計算が必要とされ得る。従つて、製品の
保証即ちテストのため、最も重要な欠陥を選り分けてそ
れらを修正する方法を蓄積するために最も重要な種類の
欠陥が検出され得る様に、製造工程中にそれらの欠陥レ
ベルを連続的に測定し得ることが極めて重要である。

本出願人所有の米国特許第３９８３４７９号明細書に於
て、欠陥密度の分布を測定するため異なる幅及び間隔を
有する電気的にテストされ得る一連の蛇行条件パターン
を用いている欠陥モニタ構造体が記載されている。

この構造体は、拡散領域及び導体に於ける開放及び短絡
並びに絶縁層に於けるピン・ホールの如き欠陥の測定を
可能にする。欠陥モニタとして、この構造体は電界効果
型トランジスタ（ＦＥＴ）の如き比較的簡単な半導体構
造体の主な信頼性に関するパラメータを測定する。しか
しながら、この欠陥モニタはバイポーラ・トランジスタ
回路の如き極めて複雑な集積回路に於ける重要な領域、
特にサブコレクタ拡散領域、誘電体分離領域及び埋設分
離領域の如き埋設された領域、をすべてモニタするため
には用いられ得ない。従つて、本発明の目的は、極めて
複雑な半導体素子の製造に於て生じ得る欠陥のテストを
可能にする改良されたテスト構造体を提供することであ
る。本発明の他の目的は、バイポーラ技術に於ける種類
別の欠陥密度を明らかにするテスト構造体を提供するこ
とである。

本発明の更に他の目的は、多くの種類の欠陥に関するデ
ータを供給し得る、テスト用領域に集中的に設けられた
テスト構造体を提供することである。

本発明の上記及び他の目的は、半導体チツプ中に各々好
ましくは蛇行して細長く延ぴている１組の不純物領域を
含むテスト構造体即ち欠陥モニタによつて達成される。

テストは、素子の製造に於ける種々の段階に於て、主と
して構造体の表面上に第１レベルの導体が設けられた後
に、欠陥モニタの周辺部に設けられているテスト・パツ
ドを経て行われ得る。故障の物理的分析、即ち区分け等
を要するテストは多くの場合不要である。欠陥モニタは
、要するに、最大限に拡大され且つ区分けされた種類別
及び素子の層毎の欠陥密度の測定を達成しそして他の方
法では得られない特殊なテスト情報を得るために他の非
対応領域を含む、バイボーラ・トランジスタ、シヨツト
キ一障壁ダイオード、及び抵抗領域が細長く引延ばされ
ている構造体である。

゛細長く引延ばされている”又は１細長く延びている”
不純物領域とは、正規の半導体素子に於ける同様な領域
と同一の幅（断面）及び深さを有するが、長さが相当に
長い領域を意味している。

従来技術によるテスト構造体は特定の確認されている種
類の欠陥を明らかにする様に特別に設計されており、新
たに確認された種類の欠陥をテストするためには各々新
たに設計されたテスト構造体が必要とされた。本発明は
、細長く延びている領域の断面が正規の構造体の領域に
対応しているため、新たに確認された欠陥をモニタする
場合に於ても有効である。更に、正規の構造体の製造に
於て工程が変更された場合でも、テスト構造体に於ても
同様な工程の変更が行われるので、テスト構造体を設計
し直すための特別の分析が不要である。本発明の１つの
特徴は、半導体のドープされた不純物領域を分離する誘
電体分離領域に於ける欠陥をモニタするとともに、誘電
体分離領域及び接合分離領域の両方を含む分離領域に於
ける欠陥をモニタし得ることである。

一般的に、これはバイアス又は応力によるテストを可能
にするため誘電体分離領域上に金属ゲートを設けること
によつて達成される。本発明のもう１つの特徴は、誤つ
たマスク整合により生じた欠陥を検出するため、正規の
構造体には存在していない不純物領域が更に欠陥モニタ
中に加えられていることである。

この様な欠陥の検出はつきぬけ電圧を測定することによ
つて達成される。本発明の更にもう１つの特徴は、完全
なテストを行うために通常必要とされる接点パツドの数
を減少させるため、接点ステーシヨンにより選択的に相
互接続されている複数個の欠陥モニタが設けられること
である。

次に、図面を参照して、本発明について更に詳細に説明
する。

第１図は従来技術によるバイポーラ集積回路構造体を示
す縦断面図であり、その半導体チツプはバイポーラ・ト
ランジスタＴ１、シヨツトキ一障壁ダイオード領域１１
４、並びに通常イオン注入により形成される３つの抵抗
領域１１１，１１２及び１０７を含んでいる。第１図に
示されている素子は論理又はメモリ集積回路のいずれか
を形成するため同一の半導体基板１１５内に数千個の同
様な素子と相互接続されている。本発明による新規な欠
陥モニタは、この様な型の正規の回路に於ける欠陥をモ
ニタすることを意図している。トランジスタＴ１はＰ型
ベース領域１０２中に形成されたＮ＋型エミツタ領域１
旧を含み、Ｐ型ベース領域１０２はＮ一型エピタキシヤ
ル領域１０６内に配置されている。

トランジスタのサブ＋コレクタ領域はＮ型領域１２２か
ら成る。

領域＋１０４はコレクタの導体（図示せず）をＮ型サブ
コレクタ領域１２２に接続するための接点領域＋として
働く。

領域１０４はＮ型エミツタ領域１０１と同時に形成され
ることが好ましい。又は、＋領域１０４はＮ型サブコレ
クタ領域１２２迄達＋する様に形成されてもよい。

これらのＮ型及びＰ型領域は典型的には各々砒素及び硼
素から成る。ベース領域１０２に隣接する領域１１４は
シヨツトキ一障壁ダイオードを設けるために用いられて
いる。典型的には、ダイオードは珪化白金の如き金属珪
化物及びアルミニウム、銅をドープされたアルミニウム
、又はアルミニウム一銅−シリコンの如き導体のより厚
い層を設けることによつて形成される。説明を簡単にす
るため、半導体の分野に於て周知である導体の層につい
ては説明を省く。＋ 誘電体分離領域１０３はＮ型領域１０４をシヨツトキ一
障壁ダイオード領域１１４から分離する様に働く。

誘電体分離領域１１８及び接合分離領域１１６はＴ１を
基板１１５中に形成されている他の素子から分離するた
めにトランジスタ領域を包囲している。基板の表面上に
配置されている誘電体領域１２４及び１２５は、この好
実施例に於ては、各々窒化シリコン及び２酸化シリコン
から成つている。前述の如く、抵抗領域は当分野に於て
周知のイオン注入技術によつて有利に形成される。

拡散も又用いられ得る。抵抗領域１１１及び１１２は、
それらが有効な抵抗領域の作用を領域１０６の選択され
た領域に限定するために誘電体領域１２４及び１２５を
マスクとして用いて形成されている点に於て、抵抗領域
１０７と異なつている。抵抗領域１０７は誘電体分離領
域１０８によつて規定されている。イオン注入は領域１
２４及び１２５を介して直接行つてもよく、又は抵抗領
域１０７の形成されるべきエピタキシヤル領域の領域上
に於てそれらの領域１２４及び１２５を完全に除去して
行つてもよい。第２図及び第２Ａ図は各々本発明による
新規なテスト構造体即ち欠陥モニタを示す平面図及び縦
断面図である。

第１図と第２Ａ図とを比較すると、それらの構造体は不
純物領域の型及びそれらの幅に関する限りに於ては極め
て似ている。しかしながら、両者が著しく異なつている
ことは当業者によつて容易に理解されよう。１つの重要
な相違は不純物領域が細長く延びていることである。

この型の構造体は、前述の米国特許第３９８３４７９号
明細書に於て、ＦＥＴの如き正規の素子に於ける欠陥密
度を予測するための手段として既に記載されている。前
述の米国特許第３９８３４７９号明細書に記載されてい
る如く、”欠陥”とは、例えは拡大、刻み目等の如き製
造中に生じる設計パターンとの相違である。

゛故障”とは、開放又は短絡の如き機能の損失を生せし
める欠陥を云う。或る特定の大きさ以下の欠陥は故障に
ならない。゛臨界領域゛とは、欠陥の中心がその領域内
にあるとき故障を生せしめる様な領域を云う。欠陥を生
ぜしめる機構は、ウエハ単位で、半導体ウエハの表面上
に一様にそして均一な強さで作用するものと仮定される
。その場合、ポアソンの確率密度関数によつて゛ランダ
ムな欠陥゜゛による歩留りの損失が説明され得る。−
ブ 上記式に於て、 λ＝チツプ当りの予想される故障の数 ｔ−チツプ当りの実際の故障の数 である。

しカルながら、１故障゛の定義によれば、ｔ＝０の場合
にのみ゛歩留り゛又は“良好なチツプが達成される。従
つて、とな４。

“欠陥゛及び“臨界領域゛の定義によれば、チツプ当り
の予想される故障の数λは平均欠陥密度ｄと臨界領域Ａ
との積である。従つて、となる。次に、臨界領域Ａを決
定するために、第１０図に示されている如く長さｌ及び
幅Ｗを有する細長い線のパターンについて考えてみると
、大きさＸの欠陥の場合に於ける臨界領域は次式によつ
て与えられる。大きさＸの欠陥の場合に於ける臨界領域
ＡはＸの関数即ちＡ（ｘ）であるので、故障を生じ得る
欠陥の大きさに関連する平均臨界領域を決定する必要が
ある。

通常許容される欠陥の大きさに対する欠陥ａの分布は一
である。

゛臨界領域゛及び”故障７Ｘの定義により、故障を生じ
得る最も小さい欠陥のａ直径はｗである。

従つて、−として定義されるゝ 、７３Ｘの関数Ｎ（ｘ
）を積分すると、次式が得られる。

従つて、関数ｇ（ｘ）をと定義すると、大きさｘ≧Ｗの
欠陥の場合に於ける平均臨界領域Ａは次式によつて与え
られる。

従つて、第２Ａ図に示されている如き”細長い”型のモ
ニタの場合に於ける平均臨界領域はｌ−ｗによつて与え
られる。従つて、その様なモニタが連続性及び短絡に関
してテストされる場合には、“モニタの歩留り１は次の
様に決定され得る。成る２つの細長いＰ型拡散領域であ
る。金属ゲート１６Ｇが、典型的には２酸化シリコン及
び窒化シリコンから成る複合絶縁層３１により分離され
て、それらのＰ型領域及び誘電体分離領域３７上に延び
ている。これは、金属ゲート１６Ｇにバイアスを加えな
い場合には寄生漏洩の測定そしてバイアスを加えた場合
には寄生電圧Ｖの測定を可Ｔ能にする。

上記及び他のすべての相違については、後に更に詳細に
説明する。

第２図は半導体ウエハ中のテスト用領域に形成されてい
る、欠陥モニタ７Ｆ６．４として示されている、単一の
欠陥モニタの一部を示す平面図である。

第２Ａ図は第２図の線２Ａ−２Ａに於ける縦断面図であ
る。第２図は半導体チツプ上に形成されている欠陥モニ
タをその一部を除いて示している線図である。各欠陥モ
ニタの構造体に於ける不純物領域の密度が極めて高いの
で、単一のその様な構造体でも図面に完全に示すことは
不可能である。従つて、第２図に於ては構造体の一部が
省かれているが、全体的な配置は充分に示されている。
各欠陥モニタは基本的には基板中に近接して形成されて
いる１組の不純物領域及び分離領域を含む。各領域は、
欠陥の生じ得る極めて広い領域を設けるため、細長く引
延ばされており、そしてチツプ内の使用され得る領域を
最も効率的に用いるために蛇行して延びている。この様
な配置により、領域が極めて高密度に近接して配置され
得る。実際の素子に於て、典型的な不純物領域の幅は約
３．８μｍから約１２，７μｍに亘つている。蛇行して
配置されている場合には、１つの欠陥モニタに於ける１
つの不純物領域の長さは約１．１４３礪である。従つて
、第２図及び第２Ａ図に於ける領域１Ｅは或る欠陥モニ
タに於ては約３．８μｍの幅及び約１．１４３？の長さ
を有しているが、第１図に於けるトランジスタＴ１のエ
ミツタ領域１０１は約３．８μｍ平方の大きさを有して
いる。欠陥モニタ滝４に隣接してもう１つの同様な欠陥
モニタ滝３が配置されている。

欠陥モニタ相互間には接点ステーシヨン１５０が設けら
れており、該接点ステーシヨンに於て欠陥モニタの細長
い不純物領域の内部端子１４９が相互接続され得る。又
、不純物領域を第３図に示されている表面上の配線に接
続するために、接点ステーシヨン１５０に開孔接点領域
１５４が設けられている。欠陥モニタ滝４の右端にも、
細長い不純物領域の外部端子を表面配線に接続するため
に接点が設けられている。第３図は欠陥モニタ滝４に関
連する第１レベルの導体を示している。

第３図は第２図と同様な線図であるが、第２図の縮尺は
第３図の縮尺よりも大きい。接点パツド１４８が複合絶
縁層３１の表面上に欠陥モニタの周辺部に配置されてお
り、表面配線１５２、複合絶縁層３１中の開孔接点領域
１５４、及び内部端子１４９によつて内部の不純物領域
に相互接続されている。欠陥モニタ相互間の接点ステー
シヨン１５０は２つの機能を有しており、接点パツド１
４８の表面配線１５２を隣接する欠陥モニタの選択され
た不純物領域に接続するとともに、隣接する欠陥モニタ
の不純物領域を直接相互接続する様に働く。第２図及び
第３図に示されている配置はこれ迄に形成され得た最も
コンパクトでありそして最も効率的な欠陥モニタである
。各接点パツドは或る実際のテスト・チツプに於ける配
列に従つて番号付けられており、或る接点パツドに関連
する表面配線は該接点パツドの番号にダツシユ符号を付
して示されている。

接点パツド８３，８４及び８６乃至９０は欠陥モニタＡ
６．４の外部端子に於て不純物領域に接続されており、
各々基板内の不純物領域の１つに電気的に接続されてい
る。接点パツド８５は基板２０のための接点である。ア
ンダー゜パス抵抗領域１５５は接点パツド８６を接点１
５６に接続している。こＯ接続は欠陥モニタ應４に於け
る不純物領域７Ｂ及び２Ｂの外部端子を相互接続する様
に働く。接点パツド７６乃至８２は欠陥モニタ洗４の他
の内部端子に於て不純物領域に電気的に接続されている
。

接点パツド７２，７４乃至７７、及び８１は欠陥モニタ
滝４に隣接して配置されている欠陥モニタ．４６．３の
内部端子１４９に接続されている。接点パツド７３は基
板２０に接続されている。前述の如く、或る表面配線１
５２及び開孔接点領域１５４は或る欠陥モニタの或る不
純物領域を他の欠陥モニタの或る不純物領域に相互接続
するために用いられる。例えば、接点パツドJモVに関連
する金属条片７７′はこの機能を有している。後に詳細
に述べられる如く、これらの相互接続は隣接する欠陥モ
ニタに於ける同様な不純物領域又は異なる領域相互間に
於て行われ得る。第３図に於て、接点パツド９１は複合
絶縁層上に配置されているすべての金属ゲート１４Ｇ，
１５Ｇ，１６Ｇ及び１７Ｇに接続されている。

従つて、これらのゲートは接点パツドを節約するため同
時にバイアスされる。接点パツド及び接点パツドを半導
体基板内の不純物領域に相互接続する配線パターンは基
板内の不純物領域のために用いられ得るであろう相当な
スペースを占めてしまう。これは、正規の素子の場合と
同様にテスト用領域に於けるテスト構造体についても云
えることである。従つて、接点パツドの数及び配線パタ
ーンの数を減少させる様な構造体又は技術が達成される
ならば、極めて有利である。第４図は第２Ａ図のテスト
構造体の一部を示している。

前述の如く、テスト構造体のこの部分は余分の即ち正規
の素子に対応していない。ベース領域３Ｂを含み、該ベ
ース領域３Ｂは誘電体分離領域３２により標準的なベー
ス領域２Ｂから分離されている。領域２Ｂ及び３Ｂは同
一の導電型を有している。更に、金属ゲート１４Ｇが複
合絶縁層３１により分離されて誘電体分離領域３２上に
配置されている。誘電体分離領域のみに於ける欠陥及び
接合分離領域上に配置された誘電体分離領域に於ける欠
陥の測定は、隣接する導体路又は隣接する不純物領域に
於ける短絡を介して間接的にのみ効果的に成され得る。

従つて、更に設けられたベース不純物領域３Ｂ及び金属
ゲート１４Ｇが誘電体分離領域３２に於ける開放（ピン
・ホール）及び漏洩（短絡）の両方を測定するための手
段を与える。次の表１は領域３２に於ける開放及び漏洩
を測定するために要する電位を示している。従つて、領
域３２中のピン・ホールを測定するためには、ベース領
域２Ｂが接地され、そしてゲート１４Ｇを浮かせた状態
に於て即ち何らバイアスを加えずに領域３Ｂに約５００
マイクロアンペアの電流が加えられる。領域２Ｂ及び３
Ｂに跨つて測定が行われ、電圧降下が１００ミリボルト
以下であれば、誘電体分離預域３２は欠陥を有している
。電圧降下がそれよりも大きい場合には、欠陥は存在し
ていない。誘電体分離領域３２の下の漏洩電流を測定す
るためには、ゲート１４Ｇに５ポルトのバイアスが加え
られ、領域２Ｂが接地され、そして領域３Ｂが−２ボル
トにバイアスされる。

ゲート１４Ｇに加えられたバイアスは、Ｎ型の領域２１
内に電荷が存在していれば、領域３２の下面に於てＮ型
の領域２１を反転させる様に働き得る。その場合には、
漏洩電流が領域３２中に流れて、漏洩電流が直接的に測
定され得る。これらの特定の電位及び電流の値並びに測
定された値は単に例として示されたものであることを理
解されたい。

第５図に於て、第２Ａ図のテスト構造体の他の一部が示
されている。

素子のこの部分は、特に領域２８として示されている如
き接合分離領域に関連する問題を明らかにする様に設計
されている。更に基板内の異なるレベルに於ける領域間
の誤つた整合が検出され得る。この構造体に於ては、１
対のＰ型（ベース）領域７Ｂ及び８Ｂがエピタキシヤル
領域２１中に設けられている。

埋設されたサブコレクタ領域１０Ｃが領域７Ｂの下に設
けられているが、領域８Ｂの下には設けられていない。
この拡散領域はサブコレクタ領域と誘電体分離領域との
間に於ける誤つた整合の検出及び測定を可能にし、誤つ
た整合は低い破壊電圧が検出されたときに示される。こ
れらの領域も又非対応領域である。例えば、サブコレク
タ領域１０Ｃと接合分離領域２８との間に於ける誤つた
整合を測定する場合には、例えば１マイタロアンペアの
逆方向電流が領域１０Ｃを経て基板２０へ流される。

領域２８への接続は不要である。領域１０Ｃ及び基板２
０に跨つて約４Ｖ以下の破壊電圧が測定された場合には
、領域１０Ｃと領域２８とが相互に近すぎることを示し
ている、領域相互間の距離も又ピンチ・オフ抵抗値を測
定することによつて測定され得る。

例えば、領域８Ｂと領域２８との間の距離は領域９Ｃの
ピンチ・オフ抵抗値を測定することにより測定され得る
。例えば、領域８Ｂと領域２８Ｂとの間に基板２０を経
て１マイクロアンペアの逆方向電流が印加された場合、
領域８Ｂと領域２０との間のピンチ・オフ電圧ＶｐＯが
領域８Ｂと領域２８との間に於けるＮ型領域９Ｃに跨る
距離を示す。領域９Ｃに印加されるバイアスを変えるこ
とによつて一連のその様な値が得られる。欠陥モニタの
この領域に於て多くの異なる測定が行われ得る。

その重要なものを次の表に示す。第６図に示されている
部分に於ては、１対の抵抗領域１１Ｂ及び１２Ｂが典型
的には拡散によりＮ型エピタキシヤル領域２１中に形成
されている。トランジスタ及びダイオードに開連して抵
抗領域を用いるバイポーラ型の素子に於ては、ゲート１
６Ｇの如き第１レベルの導体が抵抗領域上に配置される
様に設計されることが多い。ＦＥＴの動作が開始されて
、抵抗領域相互間に電流が流され得る。金属ゲート１６
Ｇは細長く延びている誘電体分離領域３７上及び領域１
１Ｂと領域１２Ｂとの間のチヤンネル領域を覆う複合絶
縁層上に設けられている。これは、要するに、゛細長く
引延ばされだＭＮＯＳ−ＦＥＴであり、ゲート１６Ｇに
バイアスを加えない場合には抵抗領域１１Ｂと１２Ｂと
の間の寄生漏洩の測定を可能にしそしてゲート１６Ｇに
バイアスを加えた場合には寄生閾値電圧Ｖの測定を可能
にする。領域１１Ｂ及びＴｌ２Ｂは単一の欠陥モニタ、
例えは欠陥モニタ滝４、のみに形成される。

第７図は第１レベルの石英層４４及び第２レベルの導体
である金属ゲート１８Ｇが更に設けられている、第３図
の場合と同様な構造体を示している。

ゲート１８Ｇは、用いられていないエミツタ領域１Ｅ、
即ち導体の接触していないエミツタ領域上に於ける石英
層４４の不完全な被覆を検出するためにエミツタ領域１
Ｅの上に配置されている。この種の欠陥が存在している
場合には、石英層４４を経てゲート１８Ｇとエミツタ領
域１Ｅとの間に接続が生じる。第７図に於ける領域５Ｃ
は、その下にサブコレタタ領域を配置されていない、更
に設けられたＮ型抵抗領域である。

領域５Ｃは誘電体分離領域３４に近接して設けられ、そ
して正規のトランジスタ（第１図）の接点領域１０４に
対応する領域４Ｃと反対側に設けられている。従つて、
Ｎ型の細長く延びている領域４Ｃ及び５Ｃは第５図に於
けるＰ型の細長く延びている領域７Ｂ及び８Ｂの場合と
同様である。表に於て説明された如き種々のレベルの誤
つた整合及び微小な漏洩の測定が同様にして行われ得る
。例えば、ｐ＋型接合分離領域２５により誘電体分離領
域３４に於て生じた微小な漏洩が領域４Ｃと領域５Ｃと
の間に於て検出され得る。第８図は、本発明による新規
なテスト構造体を含む部分の半導体チツプを概略的に示
す全体的配置図である。

１好実施例に於て、４つの欠陥モニタ應１，Ａ２，滝３
及び腐４が示されている。

これらの欠陥モニタは相互は隣接して配置され、各欠陥
モニタは、前述の如く、基板内に蛇行して延びる複数個
の不純物領域及び分離領域を有している。接点パツド１
４８は細長く延ひている領域の内部端子１４９に外部接
点を設けるために構造体の周辺部に配置されている。典
型的には、構造体をテストするときには、電気的テスト
を行うため各接点パツドに１組のプローブが接触される
。それらのプローブは、接点パツドを経て領域中に電圧
及び電流を加えそして電圧、電流及び抵抗率を感知する
ために、テスト分野に於て知られている複雑なテスト装
置に電気的に接続される。今日の半導体製造システムに
於ては、その様なテストはコンピユータを用いて自動的
に行われている。各欠陥モニタは、長さ約２ｍ１Ｌ及び
幅約０．９ｍｍの同一の面積を有している。所望であれ
ば、欠陥モニタは異なる面積を有し得るが、数学的分析
、設計及びコンピユータ化された配線工程の観点から、
各欠陥モニタを出来る限り同一にした方が有利である。
欠陥モニタ間の相違はそれらの不純物領域及び誘電体分
離領域の幅及び間隔にある。

次の表Ｉは各欠陥モニタに於ける不純物領域及ひ誘電体
分離領域の幅、長さ及び間隔に於ける相違を示している
。前述の米国特許第３９８３４７９号明細書に於て記載
されている如く、線幅及び間隔に於ける変動は欠陥の大
きさの分布を決定するために回帰分析を行うことを可能
にする。

各欠陥モニタ相互間に接点ステーシヨン１５０，１５０
２及び１５０勤｛配置されている。

第２図及び第３図に於てより明確に示されているこれら
の接点ステーシヨンは不純物領域を相互接続し、そして
接点パツド１４８を表面配線１５２により不純物領域に
接続する様に働く。第８図に示されているテスト用領域
に於けるテスト構造体の配置は極めてコンパクトである
。

当業者により認識され得る如く、接点パツドは相当なス
ペースをとりそしてテストはテスト構造体上に設けられ
得るパツドの数に限定されることが多い。接点パツドを
テスト構造体の周辺部に設けそして接点ステーシヨンに
より複数個の欠陥モニタ間を相互接続することによつて
、従来のテスト構造体の設計の場合よりも多数のパツド
が１回のテストに於て用いられ得る。複数個の欠陥モニ
タに於ける異なる不純物領域を相互接続するために直接
接点パツドを用いずに、すべての相互接続ば集中的に配
置された”接点ステーシヨンで行われる。

接点ステーシヨンは単に、隣接する欠陥モニタ相互間に
形成されている。第１レベルの配線と基板内の不純物領
域との間の接点接続点の群から成つているので、そのた
めに要するスペースは相当に小さい。不純物領域を相互
接続するためのこの幾何学的設計及び配線方式は前述の
コンパクトな配置を達成する。これらの配線方式は、接
点パツドと欠陥モニタに於ける不純物領域の端子との相
互接続を示す第９図に関して説明される。第９図はテス
ト構造体に於ける実際の物理的配置とは一致せず、前述
の相互接続をより明確に示すために修正されて示されて
いる線図である。

不純物領域１Ｅ，２Ｂ、・・・・・・８Ｂは、半導体基
板内に実際に配置されている同一の順序で示されている
。この第９図は第２Ａ図に一致する。一方、接点パツド
１４８は、それらがどの様にして隣接する欠陥モニタに
於ける不純物領域を相互接続する様に働くかをより良く
示すために置換えて示されている。標準的なテスト構造
体に於ては、開放及び領域間の短絡を測定するために各
欠陥モニタに於ける各不純物領域の各端子に１つの接点
パツドが必要とされる。

更に、金属ゲート及び基板にも接点パツドが必要である
。しかしながら、本発明に於ては、接点パツドの数を相
当に減少させる多くの技術が用いられており、それらを
第９図に関して以下に説明する。

細長く延びているエミツタ領域１Ｅには導体がオーム接
点としてその全体に接触しているので、その様な各領域
には２つでなく単一の接点パツドしか必要でない。領域
１Ｅと４Ｃの如き領域との間に於てその長さ全体に亘つ
て短絡の検出が行われ得る様に欠陥モニタ腐１，腐２及
び應３に於ける領域１Ｅの両端に接点パツドが接続され
ている。従つて、パツド５１は欠陥モニタ／Ｆ６ｌに於
ける領域１Ｅの両端に接続されている。一方、欠陥モニ
タ７Ｆ６４に於ける領域１Ｅは幅が広いので、その長さ
に亘つて開放の生じることは予想されない。従つて、パ
ツド８２は領域１Ｅに１つの端子のみに於て接続されて
いればよい。細長く延びているＰ型抵抗領域は欠陥モニ
タ滝４のみに設けられている。

更に、領域１１Ｂ及び１２Ｂは各々パツド７６及び８７
のみに接続されている。第６図に関して既に述べた如く
、ゲート１６Ｇは抵抗領域１１Ｂ及び１２Ｂ上に配置さ
れており、抵抗領域相互間の寄生漏洩の測定を可能にす
る。この様な種類の測定には、領域１１Ｂ及び１２Ｂに
単一の接点しか必要でない。更に、領域１１Ｂと領域７
Ｂとは相互に良好に分離されているので同一のパツド７
６に接続されている。領域２Ｂ及び７Ｂは基板に於て相
互に良好に分離されており、それらは欠陥モニタ．４６
．１及びＳ）．４の外部端子に於て各々パツド４７及び
８６を経て相互接続されている。その結果、テスト・デ
ータに何ら影響を与えることなく２つの接点パツドが節
約され得る。或る欠陥モニタに於ける１つの不純物領域
を隣接する欠陥モニタに於ける同様な領域と接続するこ
とにより、例えば欠陥モニタ／Ｆ６ｌ及びＡ２に於ける
領域４Ｃ相互間を接続することにより、その交点に於て
２つでなく単一の接点パツドしか必要とされない。

この様に接続された領域の両側に配置されている不純物
領域は接続されておらず、各端子に１つの接点パツドが
設けられている。この場合でも、接続された領域に於け
る開放及び隣接する領域相互間の短絡が検出され得るこ
とは明らかである。例えば、欠陥モニタ７Ｆ６ｌに於け
る誘電体分離領域３４中に於ける領域５Ｃと領域４Ｃと
の間の短絡をテストするためには、パツド４５を経て電
流が流され得る。

パツド４４に配置されたプローブは欠陥モニタ滝１の領
域４Ｃに生じた電流を検出する。パツド５４及び５９が
接続されていないので、欠陥モニタ腐２に於ける領域４
Ｃ及び５Ｃ間の短絡との区別を要する問題は生じない。
同様な配置が欠陥モニタ７Ｆ６２及び滝３の間に於て領
域２Ｂ及び３Ｂについて示されている。最後に、必要な
接点パツドの総数を節約するため、異なる領域が接点パ
ツドにより相互接続されている。

例えば、パツド６０は欠陥モニタ腐１に於ける領域３Ｂ
を欠陥モニタ滝２に於ける領域２Ｂと相互接続している
。その結果、８つのパツド全部を必要とせずに、任意の
欠陥モニタに於ける領域３Ｂの欠陥が端部から端部迄テ
ストされ得る。以上に於て述べたテスト及び測定がすべ
てではなく、他の多くのテストが本発明による欠陥モニ
タを用いて行われ得る。

例えば、領域間の破壊電圧の測定はアルミニウムの突起
部及びその様な領域間のパイプに関する情報を与える。

従つて、領域１Ｅと２Ｂとの間の逆バイアス条件の下に
於ける短絡は突起部の存在を示してそして領域１Ｅと４
Ｃとの間に於ける低ＢＶの測定は第４図に於けるベース
領域ＣＥＸ ２Ｂを経て領域１Ｅ及び４Ｃ相互間にパイプが存在して
いることを示している。

ＢＶＯＥＸとはエミツターベース接合が逆バイアスされ
ているコレクターエミツタ間に於けるＤＣ破壊電圧であ
る。もう１つの例として、或る選択された領域内に於け
る過度の抵抗値の測定は該領域内に開放が存在している
ことを示す。従つて、接点パツド７１及び７４から、即
ち欠陥モニタ．４６．３に於ける領域３Ｂを経て測定さ
れた抵抗値は該ベース領域に於ける開放の存在に関する
情報を与える。同様な測定が領域６，７Ｂ及び８Ｂにつ
いて行われ得る。

【図面の簡単な説明】

第１図は従来技術によるバィボーラ集積回路構造体を示
す図であり、第２図及び第２Ａ図は各々本発明による新
規なテスト構造体の一部を示す平面図及び縦断面図であ
り、第３図は本発明によるテスト構造体の一部に於ける
第１レベルの配線を示す平面図であり、第４図乃至第７
図は第２Ａ図の構造体の各部を詳細に示す図であり、第
８図は本発明によるテスト用領域に於けるテスト構造体
の全体的配置を示す図であり、第９図は本発明の１好実
施例に於て用いられている複数個の欠陥モニタへの接点
パツドの接続を示す概略図であり、そして第１０図は欠
陥の確率を計算する際に用いられる模型図である。 Ｔ１・・・・・・バイポーラ・トランジスタ、１０１，
１Ｅ・・・・・・エミツタ領域、１０２，２Ｂ・・・・
・・ベース領域、１０３，１０８，１１８，３２，３４
，３７，３８・・・・・・誘電体分離領域、１０４，４
Ｃ・・・・・・接点領域、１０６，２１・・・・・・エ
ピタキシャル領域、１０７，１１１，１１２・・・・・
・抵抗領域、１１４・・・・・・シヨツトキ一障壁ダイ
オード領域、１１５，２０・・・・・・半導体基板、１
１６，２５，２８・・・・・・接合分離領域、１２２，
２２，１０Ｃ・・・・・・サブコレクタ領域、１２４１
２５・・・・・・誘電体領域、３Ｂ・・・・・・付加ベ
ース領域、５Ｃ・・・・・・Ｎ型抵抗領域、７Ｂ，８Ｂ
，１１Ｂ，１２Ｂ・・・・・・Ｐ型抵抗領域、１４Ｇ，
１５Ｇ，１７Ｇ，１８Ｇ・・・・・・金属ゲート、３１
，１３１・・・・・・複合絶縁層、４４・・・・・・石
英層、１４８，４３乃至９１・・・・・・接点パツド、
１４９・・・・・・内部端子、１５０，１５０′，１５
０″・・・・・・接点ステーシヨン、１５２・・・・・
・表面配線、１５４・・・・・・開孔接点領域、１５５
・・・・・・アンダー・パス抵抗領域。

Claims (1)

【特許請求の範囲】
1. １ 正規のモノリシック集積回路の不純物領域にそれら
   の相対的位置及び導電型に関して対応しそして上記正規
   の不純物領域と同一の深さ及び幅を有しているが細長く
   延びている複数個の不純物領域と、上記正規の不純物領
   域のいずれにも対応しない少くとも１つの他の細長い不
   純物領域とを含む、複数個の正規のモノリシック集積回
   路をモニタするため半導体基板内に設けられているテス
   ト構造体。