JP3017871B2 - Ｉｃデバイスに対するチップ上のバラツキ検知回路 - Google Patents
Ｉｃデバイスに対するチップ上のバラツキ検知回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、一般的には、ＩＣ製造
に関連し、より詳細には、チップ上に製作されたＩＣ素
子のバラツキ検知用の検知回路に関するものである。よ
り一層具体的に焦点を絞るならば、本発明は、電圧およ
び／または電流補償を実行すべく、製造工程上のバラツ
キを検知するためのチップ上実装のバラツキ検知技術に
関するものである。
に関連し、より詳細には、チップ上に製作されたＩＣ素
子のバラツキ検知用の検知回路に関するものである。よ
り一層具体的に焦点を絞るならば、本発明は、電圧およ
び／または電流補償を実行すべく、製造工程上のバラツ
キを検知するためのチップ上実装のバラツキ検知技術に
関するものである。
【０００２】
【従来の技術】ＩＣ製造における工程のバラツキは、抵
抗器幅やトランジスタのゲート長のような、回路性能に
影響を与える素子寸法のバラツキの原因になる。本発明
が適用される特有の課題は、ＩＣ設計者が補償対策を実
行できるように、製造工程のバラツキをチップ上で検知
するということであり、これにより、回路性能上の変動
の影響を軽減するということでる。大多数のＩＣに関し
ては、工程の変動性からの影響を最小にすべく、適合性
のある素子を使用した設計が行われている。それにもか
かわらず、従来の光学リソグラフィ技術を使用したので
は、顕著な工程上のバラツキが回避不能である。例え
ば、工程のバラツキは、フォトレジスト処理工程（露光
時間や現像処理を含む）、被着工程、イオン打ち込み工
程、エッチング工程で発生し、ＩＣを構成する種々の被
着領域、イオン打ち込み領域、エッチング領域における
寸法上のバラツキとなって現われる。さらに、これらの
寸法上のバラツキは、各処理工程ごとに不規則ではな
く、むしろ各処理工程で多数の素子に対して同様な影響
を重ねて与える。すなわち、不足処理では、抵抗器幅
は、公称定格寸法よりも小さく製作されるのが普通であ
り、一方、ゲート長の方は、公称定格寸法よりも長く製
作されるのが普通である。逆に、過度処理では、丁度反
対の影響が全体的に現れることになる。結果的には、Ｉ
Ｃの総合性能に多大の影響を与える。
抗器幅やトランジスタのゲート長のような、回路性能に
影響を与える素子寸法のバラツキの原因になる。本発明
が適用される特有の課題は、ＩＣ設計者が補償対策を実
行できるように、製造工程のバラツキをチップ上で検知
するということであり、これにより、回路性能上の変動
の影響を軽減するということでる。大多数のＩＣに関し
ては、工程の変動性からの影響を最小にすべく、適合性
のある素子を使用した設計が行われている。それにもか
かわらず、従来の光学リソグラフィ技術を使用したので
は、顕著な工程上のバラツキが回避不能である。例え
ば、工程のバラツキは、フォトレジスト処理工程（露光
時間や現像処理を含む）、被着工程、イオン打ち込み工
程、エッチング工程で発生し、ＩＣを構成する種々の被
着領域、イオン打ち込み領域、エッチング領域における
寸法上のバラツキとなって現われる。さらに、これらの
寸法上のバラツキは、各処理工程ごとに不規則ではな
く、むしろ各処理工程で多数の素子に対して同様な影響
を重ねて与える。すなわち、不足処理では、抵抗器幅
は、公称定格寸法よりも小さく製作されるのが普通であ
り、一方、ゲート長の方は、公称定格寸法よりも長く製
作されるのが普通である。逆に、過度処理では、丁度反
対の影響が全体的に現れることになる。結果的には、Ｉ
Ｃの総合性能に多大の影響を与える。
【０００３】工程のバラツキの或る要因のものは、他の
要因によるバラツキよりも、ＩＣ性能に対して遥かに支
配的な影響を与える。例えば、バイポーラトランジスタ
の処理の場合には、性能への最も顕著な影響は、抵抗器
幅のバラツキによってもたらされ、ＭＯＳ電界効果トラ
ンジスタの処理の場合には、ゲート長のバラツキによっ
てもたらされる。特に、バイポーラ素子による遅延量や
消費電力は、抵抗器幅で決まる抵抗値に支配される。同
様に、ＭＯＳ素子による遅延量や立上り立下り速度や消
費電力は、ゲート長に支配される。従来の光学リソグラ
フィによる製造工程を採用すると、３μｍの公称定格寸
法の抵抗器幅、或るいは、０．８μｍの公称定格寸法の
ゲート長を備えた典型的な素子寸法に関しては、抵抗器
幅とゲート長が、１５〜２０％の範囲のバラツキを呈す
るのが普通であるが、このバラツキの範囲は、それぞ
れ、０．４ないし０．５μｍの範囲の抵抗器幅のバラツ
キと０．１５μｍの範囲のゲート長のバラツキとに起因
するものである。
要因によるバラツキよりも、ＩＣ性能に対して遥かに支
配的な影響を与える。例えば、バイポーラトランジスタ
の処理の場合には、性能への最も顕著な影響は、抵抗器
幅のバラツキによってもたらされ、ＭＯＳ電界効果トラ
ンジスタの処理の場合には、ゲート長のバラツキによっ
てもたらされる。特に、バイポーラ素子による遅延量や
消費電力は、抵抗器幅で決まる抵抗値に支配される。同
様に、ＭＯＳ素子による遅延量や立上り立下り速度や消
費電力は、ゲート長に支配される。従来の光学リソグラ
フィによる製造工程を採用すると、３μｍの公称定格寸
法の抵抗器幅、或るいは、０．８μｍの公称定格寸法の
ゲート長を備えた典型的な素子寸法に関しては、抵抗器
幅とゲート長が、１５〜２０％の範囲のバラツキを呈す
るのが普通であるが、このバラツキの範囲は、それぞ
れ、０．４ないし０．５μｍの範囲の抵抗器幅のバラツ
キと０．１５μｍの範囲のゲート長のバラツキとに起因
するものである。
【０００４】
【発明が解決しようとする課題】工程のバラツキを軽減
するための最も一般的な技術は、素子の公称定格寸法を
大きくすることで、工程のバラツキにより与えられる寸
法変化を、公称定格寸法に対する百分率としては小さく
することができるというものである。したがって、素子
性能への影響も逓減される。表現を変えて、工程のバラ
ツキから生ずる普遍的な結果について述べるならば、素
子寸法は、製造工程技術そのものではなく、むしろ、処
理のバラツキによってもたらされる性能を考慮に入れ
て、設定される最小値以下には小さくできないというこ
とである。このような設計上の制約条件は、工程のバラ
ツキによって顕著に影響される各素子に割かねばならな
いチップ面積が増大する点で不利であり、むしろＩＣの
性能に悪影響を与えるかも知れない。
するための最も一般的な技術は、素子の公称定格寸法を
大きくすることで、工程のバラツキにより与えられる寸
法変化を、公称定格寸法に対する百分率としては小さく
することができるというものである。したがって、素子
性能への影響も逓減される。表現を変えて、工程のバラ
ツキから生ずる普遍的な結果について述べるならば、素
子寸法は、製造工程技術そのものではなく、むしろ、処
理のバラツキによってもたらされる性能を考慮に入れ
て、設定される最小値以下には小さくできないというこ
とである。このような設計上の制約条件は、工程のバラ
ツキによって顕著に影響される各素子に割かねばならな
いチップ面積が増大する点で不利であり、むしろＩＣの
性能に悪影響を与えるかも知れない。
【０００５】工程のバラツキの影響は、設計仕様からの
逸脱により最悪の影響を被る各種の素子や関連回路に重
点をおくことによって、いくらかでも軽減することがで
きる。換言するならば、素子寸法に関しては、出力性能
が殊更に厳格なレギュレータ、発振器、その他の高速論
理素子等の回路では、大きな値とすることができる。例
えば、バイポーラ回路用の公称定格寸法の抵抗器幅が３
μｍであるＩＣ設計の場合には、所定の回路を３０μｍ
の抵抗器幅の使用で製作することにより、製造工程のバ
ラツキがＩＣ性能に与える影響を軽減することができ
る。このような解決方策は、多くのＩＣ設計では、回路
中の大方の部分を拡大寸法のものにする必要があるとい
う点で不利である。さらに、そのような解決方策は、将
来、ＩＣ素子技術で実現可能な寸法短縮化を制限するよ
うな工程のバラツキによる制約条件の問題を解決するこ
とがない。そして、このような解決策は、所定の素子の
大形化から惹起される性能の問題、例えば、浮遊容量の
増大の問題に対して解決糸口を与えない。したがって、
製造工程上のバラツキを検知し、これにより、製造工程
上のバラツキ由来の性能上のバラツキに対する補償策を
も実現可能にするというＩＣ設計技術に対する要請が存
在している。
逸脱により最悪の影響を被る各種の素子や関連回路に重
点をおくことによって、いくらかでも軽減することがで
きる。換言するならば、素子寸法に関しては、出力性能
が殊更に厳格なレギュレータ、発振器、その他の高速論
理素子等の回路では、大きな値とすることができる。例
えば、バイポーラ回路用の公称定格寸法の抵抗器幅が３
μｍであるＩＣ設計の場合には、所定の回路を３０μｍ
の抵抗器幅の使用で製作することにより、製造工程のバ
ラツキがＩＣ性能に与える影響を軽減することができ
る。このような解決方策は、多くのＩＣ設計では、回路
中の大方の部分を拡大寸法のものにする必要があるとい
う点で不利である。さらに、そのような解決方策は、将
来、ＩＣ素子技術で実現可能な寸法短縮化を制限するよ
うな工程のバラツキによる制約条件の問題を解決するこ
とがない。そして、このような解決策は、所定の素子の
大形化から惹起される性能の問題、例えば、浮遊容量の
増大の問題に対して解決糸口を与えない。したがって、
製造工程上のバラツキを検知し、これにより、製造工程
上のバラツキ由来の性能上のバラツキに対する補償策を
も実現可能にするというＩＣ設計技術に対する要請が存
在している。
【０００６】
【課題を解決するための手段】本発明は、製造工程のバ
ラツキから惹起されるようなＩＣ素子の特性上のバラツ
キを検知するためのチップ上でのバラツキ検知技術を提
供する。これらのバラツキの検知によって、ＩＣ自体か
それともＩＣの選択された所定部分における作動電圧お
よび／または作動電流を調整するようにした補償のため
の方策が実施可能になる。本発明の１つの要旨によれ
ば、バラツキ検知技術は、少なくとも１個の公称定格寸
法の検知素子と少なくとも１個の拡大寸法の検知素子と
を備えた製造工程上のバラツキ検知回路を含んでおり、
この検知回路による応答動作は、公称定格寸法の検知素
子と拡大寸法の検知素子とについてのそれぞれのバラツ
キからの影響により支配される。公称定格寸法の検知素
子は、相応のＩＣ素子の公称定格寸法に対応した寸法で
製作される。一方、拡大寸法の検知素子は、相応のＩＣ
素子に対応する公称定格寸法に比して十分に大きい寸法
を少なくとも１箇所に用いて製作されており、故に拡大
寸法の検知素子は、公称定格寸法の検知素子に比してＩ
Ｃ素子のバラツキによる影響が著しく少ない。
ラツキから惹起されるようなＩＣ素子の特性上のバラツ
キを検知するためのチップ上でのバラツキ検知技術を提
供する。これらのバラツキの検知によって、ＩＣ自体か
それともＩＣの選択された所定部分における作動電圧お
よび／または作動電流を調整するようにした補償のため
の方策が実施可能になる。本発明の１つの要旨によれ
ば、バラツキ検知技術は、少なくとも１個の公称定格寸
法の検知素子と少なくとも１個の拡大寸法の検知素子と
を備えた製造工程上のバラツキ検知回路を含んでおり、
この検知回路による応答動作は、公称定格寸法の検知素
子と拡大寸法の検知素子とについてのそれぞれのバラツ
キからの影響により支配される。公称定格寸法の検知素
子は、相応のＩＣ素子の公称定格寸法に対応した寸法で
製作される。一方、拡大寸法の検知素子は、相応のＩＣ
素子に対応する公称定格寸法に比して十分に大きい寸法
を少なくとも１箇所に用いて製作されており、故に拡大
寸法の検知素子は、公称定格寸法の検知素子に比してＩ
Ｃ素子のバラツキによる影響が著しく少ない。
【０００７】バラツキ検知は、検知回路の応答動作を検
知して、さらにその応答動作を、ＩＣ特性のバラツキを
表わすバラツキ表示信号に変換することで、実行され
る。このバラツキ表示信号は、ここでのＩＣ特性のバラ
ツキを補償するのに用いることができる。本発明のさら
なる限定的な要旨によれば、バラツキ検知回路は、検知
素子として抵抗器を用いるバイポーラ論理回路に対して
も、検知素子としてＭＯＳ電界効果トランジスタを用い
るＭＯＳ論理回路に対しても、実施可能である。かかる
検知回路は、ＩＣの内部に組み込まれて、製造工程のバ
ラツキによる特性のバラツキの補償を実効あるものにす
る。バイポーラ回路への応用分野では、検知回路には、
公称定格寸法の幅を持つ公称定格寸法の検知抵抗器と、
実質的に公称定格寸法よりも大きい抵抗器幅を持つ拡大
寸法の検知抵抗器とが含まれている。ＭＯＳ回路への応
用分野では、検知回路には、公称定格寸法のゲート長を
持つ公称定格寸法の検知ＭＯＳトランジスタと、実質的
に公称定格寸法よりも長いゲート長を持つ拡大寸法の検
知ＭＯＳトランジスタとが含まれている。いずれの場合
においても、公称定格寸法の検知素子の端子間での電圧
降下と拡大寸法の検知素子の端子間での電圧降下との相
対関係の電圧が、電圧源または電流源のいずれかに印加
されて、適切なバラツキ表示信号が得られる。
知して、さらにその応答動作を、ＩＣ特性のバラツキを
表わすバラツキ表示信号に変換することで、実行され
る。このバラツキ表示信号は、ここでのＩＣ特性のバラ
ツキを補償するのに用いることができる。本発明のさら
なる限定的な要旨によれば、バラツキ検知回路は、検知
素子として抵抗器を用いるバイポーラ論理回路に対して
も、検知素子としてＭＯＳ電界効果トランジスタを用い
るＭＯＳ論理回路に対しても、実施可能である。かかる
検知回路は、ＩＣの内部に組み込まれて、製造工程のバ
ラツキによる特性のバラツキの補償を実効あるものにす
る。バイポーラ回路への応用分野では、検知回路には、
公称定格寸法の幅を持つ公称定格寸法の検知抵抗器と、
実質的に公称定格寸法よりも大きい抵抗器幅を持つ拡大
寸法の検知抵抗器とが含まれている。ＭＯＳ回路への応
用分野では、検知回路には、公称定格寸法のゲート長を
持つ公称定格寸法の検知ＭＯＳトランジスタと、実質的
に公称定格寸法よりも長いゲート長を持つ拡大寸法の検
知ＭＯＳトランジスタとが含まれている。いずれの場合
においても、公称定格寸法の検知素子の端子間での電圧
降下と拡大寸法の検知素子の端子間での電圧降下との相
対関係の電圧が、電圧源または電流源のいずれかに印加
されて、適切なバラツキ表示信号が得られる。
【０００８】本発明によるバラツキ検知技術の典型的な
実施例では、バイポーラ回路の用途分野においても、Ｍ
ＯＳ回路の用途分野においても、工程のバラツキに対す
る補償が常に確保される。バイポーラ回路の用途分野で
は、バラツキ補償電圧レギュレータには、公称定格寸法
の検知抵抗器と拡大寸法の検知抵抗器が含まれており、
このことにより、かかる回路の応答動作が工程のバラツ
キに支配されて、ここでの応答動作により、（公称定格
の安定化電圧出力に代えて）補償電圧出力が供給可能に
なる。ＭＯＳ回路の用途分野では、別個独立の２つのバ
ラツキ補償ＭＯＳ電流源が、公称定格寸法のＭＯＳ電界
効果トランジスタおよび拡大寸法のＭＯＳ電界効果トラ
ンジスタを含むバラツキ検知回路により、各別に制御さ
れており、これらの電流源により、ＴＴＬ／ＭＯＳ出力
セルのＨレベルからＬレベルへの又はＬレベルからＨレ
ベルへの状態駆動が常に行われる。
実施例では、バイポーラ回路の用途分野においても、Ｍ
ＯＳ回路の用途分野においても、工程のバラツキに対す
る補償が常に確保される。バイポーラ回路の用途分野で
は、バラツキ補償電圧レギュレータには、公称定格寸法
の検知抵抗器と拡大寸法の検知抵抗器が含まれており、
このことにより、かかる回路の応答動作が工程のバラツ
キに支配されて、ここでの応答動作により、（公称定格
の安定化電圧出力に代えて）補償電圧出力が供給可能に
なる。ＭＯＳ回路の用途分野では、別個独立の２つのバ
ラツキ補償ＭＯＳ電流源が、公称定格寸法のＭＯＳ電界
効果トランジスタおよび拡大寸法のＭＯＳ電界効果トラ
ンジスタを含むバラツキ検知回路により、各別に制御さ
れており、これらの電流源により、ＴＴＬ／ＭＯＳ出力
セルのＨレベルからＬレベルへの又はＬレベルからＨレ
ベルへの状態駆動が常に行われる。
【０００９】ＭＯＳ工程においても電圧電源において
も、バラツキ検知のための代替的な構成は、バイポーラ
の電流源に対する電流要求の一部分を提供すべく、基本
的に短絡用ＭＯＳ電界効果トランジスタを使用するもの
である。出力用ＭＯＳ電界効果トランジスタのゲートと
ドレインは、バイポーラ電流源のコレクタに接続されて
おり、このバイポーラ電流源のコレクタには、短絡用Ｍ
ＯＳ電界効果トランジスタのドレインが接続されてい
る。かくして、バイポーラ電流源に対して供給される電
流は、出力用ＭＯＳ電界効果トランジスタと短絡用ＭＯ
Ｓ電界効果トランジスタによるものとなる。出力セルの
ＭＯＳ電界効果トランジスタのゲートは、バラツキ補償
電圧出力を提供する。バイポーラの電流源は、一定値の
電流を流すものと想定されるので、短絡用トランジスタ
によって供給される電流に変動をもたらすようなＭＯＳ
工程と電圧電源のバラツキは、出力セルのＭＯＳ電界効
果トランジスタによって供給される電流の逆方向の変動
によって平衡化されるに違いない。このことは、ゲート
電圧に変動をもたらし、これにより、バラツキ補償電圧
出力が提供される。
も、バラツキ検知のための代替的な構成は、バイポーラ
の電流源に対する電流要求の一部分を提供すべく、基本
的に短絡用ＭＯＳ電界効果トランジスタを使用するもの
である。出力用ＭＯＳ電界効果トランジスタのゲートと
ドレインは、バイポーラ電流源のコレクタに接続されて
おり、このバイポーラ電流源のコレクタには、短絡用Ｍ
ＯＳ電界効果トランジスタのドレインが接続されてい
る。かくして、バイポーラ電流源に対して供給される電
流は、出力用ＭＯＳ電界効果トランジスタと短絡用ＭＯ
Ｓ電界効果トランジスタによるものとなる。出力セルの
ＭＯＳ電界効果トランジスタのゲートは、バラツキ補償
電圧出力を提供する。バイポーラの電流源は、一定値の
電流を流すものと想定されるので、短絡用トランジスタ
によって供給される電流に変動をもたらすようなＭＯＳ
工程と電圧電源のバラツキは、出力セルのＭＯＳ電界効
果トランジスタによって供給される電流の逆方向の変動
によって平衡化されるに違いない。このことは、ゲート
電圧に変動をもたらし、これにより、バラツキ補償電圧
出力が提供される。
【００１０】本発明の技術的利点には、以下のものが含
まれている。このバラツキ検知技術は、ＩＣの選択され
た所定の素子におけるバラツキの検知をチップ上で実施
可能にするものである。この技術により、ＩＣ設計技術
者は、回路の所定部分に関して、チップ上の補償構成を
実施可能なものにすることができる。かくして、回路設
計における素子のバラツキの影響を少なくすることがで
きる。本発明の技術は、公称定格寸法の素子との相対関
係において、拡大寸法のＩＣ素子では、バラツキに対し
て呈される感度が鈍くなるという事実に基づいている。
また代替技術においては、工程のバラツキ検知が、異種
のＩＣ素子に対する工程のバラツキによる応答動作の相
対的な変動に基づいている。さらに他の代替技術では、
ＭＯＳ工程と同様に電圧電源でのバラツキが、電流源の
電流供給回路網に短絡用トランジスタを設けて検知され
る。
まれている。このバラツキ検知技術は、ＩＣの選択され
た所定の素子におけるバラツキの検知をチップ上で実施
可能にするものである。この技術により、ＩＣ設計技術
者は、回路の所定部分に関して、チップ上の補償構成を
実施可能なものにすることができる。かくして、回路設
計における素子のバラツキの影響を少なくすることがで
きる。本発明の技術は、公称定格寸法の素子との相対関
係において、拡大寸法のＩＣ素子では、バラツキに対し
て呈される感度が鈍くなるという事実に基づいている。
また代替技術においては、工程のバラツキ検知が、異種
のＩＣ素子に対する工程のバラツキによる応答動作の相
対的な変動に基づいている。さらに他の代替技術では、
ＭＯＳ工程と同様に電圧電源でのバラツキが、電流源の
電流供給回路網に短絡用トランジスタを設けて検知され
る。
【００１１】
【実施例】チップ上のバラツキ検知技術に関する典型的
な実施例が、以下の項目に従って詳細に記述される。 １．工程のバラツキ検知 １．１ バイポーラ工程のバラツキ １．２ ＭＯＳ工程のバラツキ ２．バラツキ依存の変動に対する典型的な補償回路 ２．１ バイポーラ補償回路 ２．２ ＭＯＳ補償回路 ３．代替的実施例 ３．１ 異種素子を用いたバラツキ検知 ３．２ 温度／電源電圧に対する補償 ４．結言 典型的なバラツキ検知技術は、ＩＣ構成素子の製造に際
して、製造工程上の要因のバラツキから生ずる素子特性
のバラツキの検知に焦点が置かれている。バラツキ検知
技術は、チップ上での素子特性のバラツキ検知手段と、
それに共働する補償構造に対して広く採用され、特異的
な実施態様に関する設計上の徴差は、本発明にとって
は、決定的なものではない。
な実施例が、以下の項目に従って詳細に記述される。 １．工程のバラツキ検知 １．１ バイポーラ工程のバラツキ １．２ ＭＯＳ工程のバラツキ ２．バラツキ依存の変動に対する典型的な補償回路 ２．１ バイポーラ補償回路 ２．２ ＭＯＳ補償回路 ３．代替的実施例 ３．１ 異種素子を用いたバラツキ検知 ３．２ 温度／電源電圧に対する補償 ４．結言 典型的なバラツキ検知技術は、ＩＣ構成素子の製造に際
して、製造工程上の要因のバラツキから生ずる素子特性
のバラツキの検知に焦点が置かれている。バラツキ検知
技術は、チップ上での素子特性のバラツキ検知手段と、
それに共働する補償構造に対して広く採用され、特異的
な実施態様に関する設計上の徴差は、本発明にとって
は、決定的なものではない。
【００１２】１．工程のバラツキ検知 ここで例示されている工程のバラツキき検知技術は、製
造工程のバラツキによるＩＣの所定の素子への影響の度
合いを確定するのに利用できる。そこでのバラツキ検知
技術は、所定のＩＣ設計に際して、抵抗器やＭＯＳ電界
効果トランジスタ等の素子に関し、公称定格寸法の同類
素子に対して、相対的に寸法拡大された素子に現われる
製造工程上の特性のバラツキの感度（構成変動の特性変
化への影響度合い）が、逓減されているということに基
礎を置いている。工程のバラツキ検知技術には、公称定
格寸法と拡大寸法とをもつ２種類の検知素子の製作と、
これら両検知素子の応答動作上の差異の検知に関連して
いる。これら動作上の差異は、同様の影響をＩＣ素子に
与えるような過度又は不足の処理条件から生ずるもので
あるが、そのような過不足の処理条件が拡大寸法の素子
に与える影響よりも公称定格寸法の素子に与える影響の
方が格段に大きい。バイポーラ素子に関しての工程のバ
ラツキ検知技術は、抵抗器の寸法、なかんずく抵抗器幅
に着目して実施される。ＭＯＳ素子に関しての工程のバ
ラツキ検知技術は、ＭＯＳ電界効果トランジスタのゲー
ト寸法、なかんずくゲート長に着目して実施される。
造工程のバラツキによるＩＣの所定の素子への影響の度
合いを確定するのに利用できる。そこでのバラツキ検知
技術は、所定のＩＣ設計に際して、抵抗器やＭＯＳ電界
効果トランジスタ等の素子に関し、公称定格寸法の同類
素子に対して、相対的に寸法拡大された素子に現われる
製造工程上の特性のバラツキの感度（構成変動の特性変
化への影響度合い）が、逓減されているということに基
礎を置いている。工程のバラツキ検知技術には、公称定
格寸法と拡大寸法とをもつ２種類の検知素子の製作と、
これら両検知素子の応答動作上の差異の検知に関連して
いる。これら動作上の差異は、同様の影響をＩＣ素子に
与えるような過度又は不足の処理条件から生ずるもので
あるが、そのような過不足の処理条件が拡大寸法の素子
に与える影響よりも公称定格寸法の素子に与える影響の
方が格段に大きい。バイポーラ素子に関しての工程のバ
ラツキ検知技術は、抵抗器の寸法、なかんずく抵抗器幅
に着目して実施される。ＭＯＳ素子に関しての工程のバ
ラツキ検知技術は、ＭＯＳ電界効果トランジスタのゲー
ト寸法、なかんずくゲート長に着目して実施される。
【００１３】１．１ バイポーラ工程のバラツキ 図１は、抵抗器に関し、製造工程のバラツキを検知する
ためのバイポーラバラツキ検知回路の概略構成を例示す
る回路図である。このバラツキ検知回路には、抵抗器ブ
リッヂと増幅器とが含まれている。抵抗器ブリッヂに
は、抵抗器Ｒ11、Ｒ12、Ｒ13、Ｒ14が含まれている。増
幅器には、バイポーラトランジスタＱ11、Ｑ12、Ｑ13と
バイアス用抵抗器Ｒ15、Ｒ16、Ｒ17とダイオードＤ11と
が含まれている。例示の回路構成では、公称定格寸法の
検知用抵抗器Ｒ11は、ＩＣの標準設計として公称定格の
幅、例えば、１．５μｍの幅に製作される。抵抗器
Ｒ12、Ｒ13、Ｒ14は、相対的に広い幅、例えば、６μｍ
の幅に製作された拡大寸法の検知用抵抗器である。すべ
ての抵抗器の値は同一値で、例えば、１０ＫΩである。
かくして、公称定格の抵抗器Ｒ11は、拡大寸法の検知抵
抗器Ｒ12、Ｒ13、Ｒ14よりも、工程のバラツキに対して
敏感であろう。
ためのバイポーラバラツキ検知回路の概略構成を例示す
る回路図である。このバラツキ検知回路には、抵抗器ブ
リッヂと増幅器とが含まれている。抵抗器ブリッヂに
は、抵抗器Ｒ11、Ｒ12、Ｒ13、Ｒ14が含まれている。増
幅器には、バイポーラトランジスタＱ11、Ｑ12、Ｑ13と
バイアス用抵抗器Ｒ15、Ｒ16、Ｒ17とダイオードＤ11と
が含まれている。例示の回路構成では、公称定格寸法の
検知用抵抗器Ｒ11は、ＩＣの標準設計として公称定格の
幅、例えば、１．５μｍの幅に製作される。抵抗器
Ｒ12、Ｒ13、Ｒ14は、相対的に広い幅、例えば、６μｍ
の幅に製作された拡大寸法の検知用抵抗器である。すべ
ての抵抗器の値は同一値で、例えば、１０ＫΩである。
かくして、公称定格の抵抗器Ｒ11は、拡大寸法の検知抵
抗器Ｒ12、Ｒ13、Ｒ14よりも、工程のバラツキに対して
敏感であろう。
【００１４】このバラツキ検知回路の動作を説明するに
際し、Ｖccは公称定格の５．０Ｖとし、不足製造工程で
は、全部の抵抗器に関し、約０．１５μｍだけ狭い幅の
抵抗器が製作されるものと仮定している。従って、公称
定格寸法の抵抗器Ｒ11に関しては、約１０％狭い幅の抵
抗器が製作され、拡大寸法の抵抗器Ｒ12、Ｒ13、Ｒ14に
関しては、約２．５％狭い幅の抵抗器が製作されること
になる。結果として生じた抵抗値変化、とりわけ、公称
定格寸法の抵抗器Ｒ11に関してのより大なる％変化率の
故に、Ｂ点における電圧が約２．５Ｖであるのに、Ａ点
における電圧は、約２．４Ｖになるであろう。この０．
１Ｖの電圧差は、トランジスタＱ11、Ｑ12、Ｑ13で増幅
され、これによって、バイポーラトランジスタＱ14から
のバラツキ表示出力電圧が公称定格値よりも高くなる。
抵抗器Ｒ15、Ｒ16の抵抗値と抵抗器Ｒ17のそれとの間で
適切な比率を選定することによって、過度補償、不足補
償、適正補償用のバラツキ表示出力電圧が選択可能であ
る。
際し、Ｖccは公称定格の５．０Ｖとし、不足製造工程で
は、全部の抵抗器に関し、約０．１５μｍだけ狭い幅の
抵抗器が製作されるものと仮定している。従って、公称
定格寸法の抵抗器Ｒ11に関しては、約１０％狭い幅の抵
抗器が製作され、拡大寸法の抵抗器Ｒ12、Ｒ13、Ｒ14に
関しては、約２．５％狭い幅の抵抗器が製作されること
になる。結果として生じた抵抗値変化、とりわけ、公称
定格寸法の抵抗器Ｒ11に関してのより大なる％変化率の
故に、Ｂ点における電圧が約２．５Ｖであるのに、Ａ点
における電圧は、約２．４Ｖになるであろう。この０．
１Ｖの電圧差は、トランジスタＱ11、Ｑ12、Ｑ13で増幅
され、これによって、バイポーラトランジスタＱ14から
のバラツキ表示出力電圧が公称定格値よりも高くなる。
抵抗器Ｒ15、Ｒ16の抵抗値と抵抗器Ｒ17のそれとの間で
適切な比率を選定することによって、過度補償、不足補
償、適正補償用のバラツキ表示出力電圧が選択可能であ
る。
【００１５】１．２ ＭＯＳ工程のバラツキ 図２は、ＭＯＳ電界効果トランジスタに関する製造工程
上のバラツキを検知するためのＭＯＳバラツキ検知回路
の概略構成を例示する回路図である。ＭＯＳバラツキ検
知回路は、ＮチャンネルＭＯＳ電界効果トランジスタＮ
21、Ｎ22、Ｎ23、Ｎ24で構成されたＭＯＳ電界効果トラ
ンジスタ回路を含んでいる。例示の回路構成では、公称
定格の検知トランジスタＮ21は、ＩＣ設計上の公称定格
寸法、例えば、１μｍのゲート長に製作されている。Ｍ
ＯＳ電界効果トランジスタＮ22、Ｎ23、Ｎ24は、相対的
に長いゲート長、例えば、３μｍのゲート長に製作され
た拡大寸法の検知トランジスタである。トランジスタＮ
25は、レベル設定用に設けられている。
上のバラツキを検知するためのＭＯＳバラツキ検知回路
の概略構成を例示する回路図である。ＭＯＳバラツキ検
知回路は、ＮチャンネルＭＯＳ電界効果トランジスタＮ
21、Ｎ22、Ｎ23、Ｎ24で構成されたＭＯＳ電界効果トラ
ンジスタ回路を含んでいる。例示の回路構成では、公称
定格の検知トランジスタＮ21は、ＩＣ設計上の公称定格
寸法、例えば、１μｍのゲート長に製作されている。Ｍ
ＯＳ電界効果トランジスタＮ22、Ｎ23、Ｎ24は、相対的
に長いゲート長、例えば、３μｍのゲート長に製作され
た拡大寸法の検知トランジスタである。トランジスタＮ
25は、レベル設定用に設けられている。
【００１６】動作状態では、公称定格寸法の検知トラン
ジスタＮ21は、拡大寸法の検知トランジスタＮ22、
Ｎ23、Ｎ24との関係では、工程のバラツキに対して相対
的に一層敏感でる。かくして、ゲート長が公称定格寸法
よりも長くなるような不足工程の条件下では、公称定格
の検知用トランジスタＮ21が拡大寸法の検知用トランジ
スタＮ22、Ｎ23、Ｎ24との関係において、相対的に不足
工程のバラツキに対して一層敏感であるので、トランジ
スタＮ21におけるゲートの長くなる比率が大きくなる。
従って、トランジスタＮ21における電圧効果がトランジ
スタＮ22のそれよりも大きくなり、その結果、Ａ点とＢ
点との間に電圧差を生ずる。この電圧差は、バラツキ表
示電圧を呈し、必要に応じて増幅される。
ジスタＮ21は、拡大寸法の検知トランジスタＮ22、
Ｎ23、Ｎ24との関係では、工程のバラツキに対して相対
的に一層敏感でる。かくして、ゲート長が公称定格寸法
よりも長くなるような不足工程の条件下では、公称定格
の検知用トランジスタＮ21が拡大寸法の検知用トランジ
スタＮ22、Ｎ23、Ｎ24との関係において、相対的に不足
工程のバラツキに対して一層敏感であるので、トランジ
スタＮ21におけるゲートの長くなる比率が大きくなる。
従って、トランジスタＮ21における電圧効果がトランジ
スタＮ22のそれよりも大きくなり、その結果、Ａ点とＢ
点との間に電圧差を生ずる。この電圧差は、バラツキ表
示電圧を呈し、必要に応じて増幅される。
【００１７】２．典型的な補償回路 これら製造工程上のバラツキ乃至はそれに由来するＩＣ
性能上のバラツキを補償するのに、ＩＣ設計者は、本発
明による工程のバラツキ検知回路を採用することができ
る。図３，図４，図５は、工程のバラツキ検知技術を利
用したバイポーラおよびＭＯＳ補償回路の一例を示す。
性能上のバラツキを補償するのに、ＩＣ設計者は、本発
明による工程のバラツキ検知回路を採用することができ
る。図３，図４，図５は、工程のバラツキ検知技術を利
用したバイポーラおよびＭＯＳ補償回路の一例を示す。
【００１８】２．１ バイポーラ補償回路 図３は、他のバイポーラ回路における製造工程のバラツ
キ依存の特性のバラツキの補償に使用される電圧出力Ｖ
REG を供給する電圧レギュレータの簡単化された回路図
である。電圧レギュレータには、バイポーラトランジス
タＱ31と、抵抗器Ｒ31、Ｒ32、Ｒ33で構成されるバイア
ス回路網と、ショットキーダイオードＤ31とが含まれて
いる。公称定格の製造条件下では、抵抗器Ｒ31、Ｒ32、
Ｒ33は、すべて同一の公称定格寸法の幅、例えば、３μ
ｍに製作されている。抵抗器Ｒ31の典型的な抵抗値を４
ＫΩとし、乗算効果を達成するように、抵抗器Ｒ32の抵
抗値を８ＫΩとし、さらにダイオードＤ31に、０．４Ｖ
の電圧を、そして、トランジスタＱ31のベースに０．８
Ｖの電圧をそれぞれ仮定すると、両抵抗器Ｒ31、Ｒ32に
は、約１００μＡの電流が流れ、制御電圧出力ＶREG は
約１．６Ｖになる。
キ依存の特性のバラツキの補償に使用される電圧出力Ｖ
REG を供給する電圧レギュレータの簡単化された回路図
である。電圧レギュレータには、バイポーラトランジス
タＱ31と、抵抗器Ｒ31、Ｒ32、Ｒ33で構成されるバイア
ス回路網と、ショットキーダイオードＤ31とが含まれて
いる。公称定格の製造条件下では、抵抗器Ｒ31、Ｒ32、
Ｒ33は、すべて同一の公称定格寸法の幅、例えば、３μ
ｍに製作されている。抵抗器Ｒ31の典型的な抵抗値を４
ＫΩとし、乗算効果を達成するように、抵抗器Ｒ32の抵
抗値を８ＫΩとし、さらにダイオードＤ31に、０．４Ｖ
の電圧を、そして、トランジスタＱ31のベースに０．８
Ｖの電圧をそれぞれ仮定すると、両抵抗器Ｒ31、Ｒ32に
は、約１００μＡの電流が流れ、制御電圧出力ＶREG は
約１．６Ｖになる。
【００１９】過度処理の条件下では、抵抗器幅は、例え
ば、１０％広がり、抵抗器Ｒ31、Ｒ32の両抵抗値が約１
０％だけ増加して、それぞれ４．４ＫΩと８．８ＫΩに
なる。抵抗器Ｒ31を通過し、よって、抵抗器Ｒ32をも通
過する電流が約９１μＡに減少する。それとは関係な
く、結果的にＶREG は、やはり約１．６Ｖに留る。しか
しながら、過度処理の製造工程は、この電圧レギュレー
タにより、電源供給されている他の回路での抵抗値にも
影響を与える。本発明によるバラツキ検知技術では、電
圧レギュレータ自体が、工程上のバラツキを検知して、
他の回路において、相応の補償を有効に行うための補償
電圧出力を供給するように設計することができる。
ば、１０％広がり、抵抗器Ｒ31、Ｒ32の両抵抗値が約１
０％だけ増加して、それぞれ４．４ＫΩと８．８ＫΩに
なる。抵抗器Ｒ31を通過し、よって、抵抗器Ｒ32をも通
過する電流が約９１μＡに減少する。それとは関係な
く、結果的にＶREG は、やはり約１．６Ｖに留る。しか
しながら、過度処理の製造工程は、この電圧レギュレー
タにより、電源供給されている他の回路での抵抗値にも
影響を与える。本発明によるバラツキ検知技術では、電
圧レギュレータ自体が、工程上のバラツキを検知して、
他の回路において、相応の補償を有効に行うための補償
電圧出力を供給するように設計することができる。
【００２０】特に、抵抗器Ｒ31が抵抗器Ｒ32に対比して
幅広に製作されている場合には、工程のバラツキに対す
る抵抗器Ｒ31の相対的感度は低下する。換言すると、抵
抗器Ｒ31を抵抗器Ｒ32に対比して十分に幅広の拡大寸法
のものにすることが可能で、かくすることにより、工程
上のバラツキが拡大寸法の抵抗器Ｒ31においては、僅か
５％の変化であるのに対し、公称定格寸法の抵抗器Ｒ32
における変化は、１０％にも達する。繰返しになるが、
過度処理の条件下では、拡大寸法の抵抗器Ｒ31で達成さ
れる抵抗値は、４．２ＫΩ（４．４ＫΩの代りに）とな
り、一方、公称定格寸法の抵抗器Ｒ32の抵抗値は、依然
として８．８ＫΩに留る。動作時には、工程上のバラツ
キの故に、拡大寸法の抵抗器Ｒ31中の電流が、約９５μ
Ａに低下する。工程上のバラツキにより、実効抵抗値が
８．８ＫΩとなっている公称定格寸法の抵抗器Ｒ32をも
流れる上述の電流が、１．６４Ｖの出力電圧ＶREG を発
生させる。他の回路へ供給させるＶREG の、ここでの
０．０４Ｖの上昇は、過度製造工程に対する補償として
有効に働く。
幅広に製作されている場合には、工程のバラツキに対す
る抵抗器Ｒ31の相対的感度は低下する。換言すると、抵
抗器Ｒ31を抵抗器Ｒ32に対比して十分に幅広の拡大寸法
のものにすることが可能で、かくすることにより、工程
上のバラツキが拡大寸法の抵抗器Ｒ31においては、僅か
５％の変化であるのに対し、公称定格寸法の抵抗器Ｒ32
における変化は、１０％にも達する。繰返しになるが、
過度処理の条件下では、拡大寸法の抵抗器Ｒ31で達成さ
れる抵抗値は、４．２ＫΩ（４．４ＫΩの代りに）とな
り、一方、公称定格寸法の抵抗器Ｒ32の抵抗値は、依然
として８．８ＫΩに留る。動作時には、工程上のバラツ
キの故に、拡大寸法の抵抗器Ｒ31中の電流が、約９５μ
Ａに低下する。工程上のバラツキにより、実効抵抗値が
８．８ＫΩとなっている公称定格寸法の抵抗器Ｒ32をも
流れる上述の電流が、１．６４Ｖの出力電圧ＶREG を発
生させる。他の回路へ供給させるＶREG の、ここでの
０．０４Ｖの上昇は、過度製造工程に対する補償として
有効に働く。
【００２１】２．２ ＭＯＳ補償回路 図４と図５は、それぞれ、ＴＴＬ／ＭＯＳ出力セルとそ
れに協働するバイアス発生器の回路図である。このバイ
アス発生器は、工程上のバラツキ検知回路を含んでお
り、出力セルの低レベルから高レベル（ＬＨ）へのスイ
ッチングと、高レベルから低レベル（ＨＬ）へのスイッ
チングの双方を制御するためのバラツキ補償のためのバ
イアス電圧を供給する。
れに協働するバイアス発生器の回路図である。このバイ
アス発生器は、工程上のバラツキ検知回路を含んでお
り、出力セルの低レベルから高レベル（ＬＨ）へのスイ
ッチングと、高レベルから低レベル（ＨＬ）へのスイッ
チングの双方を制御するためのバラツキ補償のためのバ
イアス電圧を供給する。
【００２２】図４は、ＬＨ用とＨＬ用の２つのバイポー
ラトランジスタＱ41、Ｑ42を含むＴＴＬ／ＭＯＳ出力セ
ルの簡単化された回路図である。トランジスタＱ41に対
する駆動回路網には、ｐチャンネルトランジスタＰ41と
帰還用コンデンサＣLHとが含まれており、一方、トラン
ジスタＱ42に対する駆動回路網には、ｎチャンネルトラ
ンジスタＮ41と帰還用コンデンサＣHLとがを含まれてい
る。トランジスタＱ41を駆動するトランジスタＰ41は、
Ｎチャンネル電流源ＮCSによって制御される。この場
合、ｐチャンネルトランジスタＰ42は、出力トランジス
タＱ41がスイッチングしていないときに、電流源ＮCSを
遮断するために設けられたものである。同様に、トラン
ジスタＱ42を駆動するトランジスタＮ41は、ｐチャンネ
ル電流源ＰCSによって制御される。この場合、ｎチャン
ネルトランジスタＮ42は、出力トランジスタＱ42がスイ
ッチングしていないときに、電流源ＰCSを遮断するため
に設けられたものである。電流源ＮCSのゲートは、バイ
アス電圧ＶLHで駆動され、一方、電流源ＰCSのゲート
は、バイアス電圧ＶHLで駆動される。
ラトランジスタＱ41、Ｑ42を含むＴＴＬ／ＭＯＳ出力セ
ルの簡単化された回路図である。トランジスタＱ41に対
する駆動回路網には、ｐチャンネルトランジスタＰ41と
帰還用コンデンサＣLHとが含まれており、一方、トラン
ジスタＱ42に対する駆動回路網には、ｎチャンネルトラ
ンジスタＮ41と帰還用コンデンサＣHLとがを含まれてい
る。トランジスタＱ41を駆動するトランジスタＰ41は、
Ｎチャンネル電流源ＮCSによって制御される。この場
合、ｐチャンネルトランジスタＰ42は、出力トランジス
タＱ41がスイッチングしていないときに、電流源ＮCSを
遮断するために設けられたものである。同様に、トラン
ジスタＱ42を駆動するトランジスタＮ41は、ｐチャンネ
ル電流源ＰCSによって制御される。この場合、ｎチャン
ネルトランジスタＮ42は、出力トランジスタＱ42がスイ
ッチングしていないときに、電流源ＰCSを遮断するため
に設けられたものである。電流源ＮCSのゲートは、バイ
アス電圧ＶLHで駆動され、一方、電流源ＰCSのゲート
は、バイアス電圧ＶHLで駆動される。
【００２３】バラツキ補償のバイアス発生器（図５）か
ら供給されるこれらのバイアス電圧は、工程のバラツキ
に左右される。この場合、このバイアス電圧は、出力セ
ルの性能に関し、工程のバラツキからの影響を電流源に
補償させる。換言すれば、不足のＭＯＳ工程（ゲート長
が公称定格寸法よりも長い）では、ＴＴＬ／ＭＯＳ出力
セルからの出力信号は、通常的には、緩慢に降下する。
補償を行なうには、バイアス発生器が、ＶLHを上昇さ
せ、ＶHLを降下させることで、それぞれの電流源におけ
る電流を増加させる。図５は、バラツキ補償のバイアス
発生器の簡単化された回路図であり、このバラツキ補償
バイアス発生器には、バイポーラトランジスタＱ51、抵
抗器Ｒ51、バイポーラトランジスタＱ52で構成された入
力段が含まれている。バイアス発生器は、供給電圧に関
係なく、２つのトランジスタＱ51、Ｑ52を通じて定電流
が創り出されるように設計されたＶINバイアス電圧で駆
動される。
ら供給されるこれらのバイアス電圧は、工程のバラツキ
に左右される。この場合、このバイアス電圧は、出力セ
ルの性能に関し、工程のバラツキからの影響を電流源に
補償させる。換言すれば、不足のＭＯＳ工程（ゲート長
が公称定格寸法よりも長い）では、ＴＴＬ／ＭＯＳ出力
セルからの出力信号は、通常的には、緩慢に降下する。
補償を行なうには、バイアス発生器が、ＶLHを上昇さ
せ、ＶHLを降下させることで、それぞれの電流源におけ
る電流を増加させる。図５は、バラツキ補償のバイアス
発生器の簡単化された回路図であり、このバラツキ補償
バイアス発生器には、バイポーラトランジスタＱ51、抵
抗器Ｒ51、バイポーラトランジスタＱ52で構成された入
力段が含まれている。バイアス発生器は、供給電圧に関
係なく、２つのトランジスタＱ51、Ｑ52を通じて定電流
が創り出されるように設計されたＶINバイアス電圧で駆
動される。
【００２４】トランジスタＱ52を通る定電流は、バイポ
ーラトランジスタＱ53、Ｑ54、Ｑ55、Ｑ56にミラー電流
を発生させる。トランジスタＱ53を通る電流は、ｐチャ
ンネルトランジスタＰ51により供給され、トランジスタ
Ｑ55を通る電流は、ｐチャンネルトランジスタＰ52によ
り供給され、さらにトランジスタＱ54を流れる電流は、
２つのｎチャンネルトランジスタＮ51、Ｎ52により供給
される。１対のトランジスタＰ51、Ｐ52は、ＭＯＳ工程
におけるバラツキ検知のための工程バラツキ検知回路を
構成する。特に、検知トランジスタＰ51は、公称定格寸
法のゲート長に製作され、これに対して、拡大寸法の検
知トランジスタＰ52の方は、比較すれば相対的に長いゲ
ート長に製作されている。公称定格のＭＯＳ処理の条件
下では、２つのトランジスタＱ53、Ｑ55を流れる電流
は、相等しいので、２つのトランジスタＱ53、Ｑ55での
電圧降下が同一値となる。しかしながら、拡大寸法のト
ランジスタＰ52の方は、工程のバラツキに対して公称定
格寸法のトランジスタＰ51よりも顕著に低感度である。
故に、工程のバラツキによって、２つのトランジスタＰ
51、Ｐ52での電圧降下が異なった値になる。
ーラトランジスタＱ53、Ｑ54、Ｑ55、Ｑ56にミラー電流
を発生させる。トランジスタＱ53を通る電流は、ｐチャ
ンネルトランジスタＰ51により供給され、トランジスタ
Ｑ55を通る電流は、ｐチャンネルトランジスタＰ52によ
り供給され、さらにトランジスタＱ54を流れる電流は、
２つのｎチャンネルトランジスタＮ51、Ｎ52により供給
される。１対のトランジスタＰ51、Ｐ52は、ＭＯＳ工程
におけるバラツキ検知のための工程バラツキ検知回路を
構成する。特に、検知トランジスタＰ51は、公称定格寸
法のゲート長に製作され、これに対して、拡大寸法の検
知トランジスタＰ52の方は、比較すれば相対的に長いゲ
ート長に製作されている。公称定格のＭＯＳ処理の条件
下では、２つのトランジスタＱ53、Ｑ55を流れる電流
は、相等しいので、２つのトランジスタＱ53、Ｑ55での
電圧降下が同一値となる。しかしながら、拡大寸法のト
ランジスタＰ52の方は、工程のバラツキに対して公称定
格寸法のトランジスタＰ51よりも顕著に低感度である。
故に、工程のバラツキによって、２つのトランジスタＰ
51、Ｐ52での電圧降下が異なった値になる。
【００２５】例えば、不足ＭＯＳ処理の条件下では、公
称定格寸法のトランジスタＰ51での電圧降下が、拡大寸
法のトランジスタＰ52でのそれよりも大きくなる。結果
として、トランジスタＮ52のゲートが、トランジスタＮ
51のゲートよりも高電位となり、トランジスタＮ52にさ
らに多くの電流を通過させることで、エミッターフォロ
ワトランジスタＱ57のベースの電位を低下させる。トラ
ンジスタＱ57のベース電位の低下は、ｐチャンネル電流
源Ｐ53のゲート電位を低下させる。かくして、電流源Ｐ
53を流れる電流は、不足処理の工程では、公称定格寸法
および拡大寸法の検知トランジスタＰ51、Ｐ52により検
知される工程のバラツキの度合に比例して、増大する。
そして、この電流は、工程のバラツキ表示に供される。
称定格寸法のトランジスタＰ51での電圧降下が、拡大寸
法のトランジスタＰ52でのそれよりも大きくなる。結果
として、トランジスタＮ52のゲートが、トランジスタＮ
51のゲートよりも高電位となり、トランジスタＮ52にさ
らに多くの電流を通過させることで、エミッターフォロ
ワトランジスタＱ57のベースの電位を低下させる。トラ
ンジスタＱ57のベース電位の低下は、ｐチャンネル電流
源Ｐ53のゲート電位を低下させる。かくして、電流源Ｐ
53を流れる電流は、不足処理の工程では、公称定格寸法
および拡大寸法の検知トランジスタＰ51、Ｐ52により検
知される工程のバラツキの度合に比例して、増大する。
そして、この電流は、工程のバラツキ表示に供される。
【００２６】トランジスタＰ53から提供されるバラツキ
表示に関しては、ＴＴＬ／ＭＯＳバイアス発生器が、２
種類のバイアス電圧ＶLH、ＶHLの出力を制御することに
より、工程のバラツキからの影響を補償するのに用いら
れる。電流源Ｐ53を流れるバラツキ表示用の電流は、バ
イポーラトランジスタＱ58にも流れ、この電流が、バイ
ポーラトランジスタＱ59でのミラー電流となる。トラン
ジスタＱ59を流れる電流の大部分は、ｐチャンネルトラ
ンジスタＰ54によって供給され、これにより、バイアス
電圧ＶHLが生成される。かくして、バイアス電圧Ｖ
HLは、電流源Ｐ53を流れるバラツキ表示電流に依存す
る。ｐチャンネル短絡用トランジスタＰ55の機能に関し
ては、３．２節で記述されよう。一般論として、この短
絡用トランジスタＰ55は、電源電圧の補償と同様に、さ
らなる追加の工程のバラツキ補償をも提供する。バラツ
キの補償されたバイアス電圧ＶHLは、各ＴＴＬ／ＭＯＳ
出力セル（図４）に対して、とりわけ、各ｐチャンネル
電流源トランジスタＰCSのゲートに対して分配される。
結果として、トランジスタＰ54を流れるバラツキ補償電
流が、電流源トランジスタＰCSでのミラー電流になる
が、この電流源も、結局、バラツキ補償を受けることに
なる。
表示に関しては、ＴＴＬ／ＭＯＳバイアス発生器が、２
種類のバイアス電圧ＶLH、ＶHLの出力を制御することに
より、工程のバラツキからの影響を補償するのに用いら
れる。電流源Ｐ53を流れるバラツキ表示用の電流は、バ
イポーラトランジスタＱ58にも流れ、この電流が、バイ
ポーラトランジスタＱ59でのミラー電流となる。トラン
ジスタＱ59を流れる電流の大部分は、ｐチャンネルトラ
ンジスタＰ54によって供給され、これにより、バイアス
電圧ＶHLが生成される。かくして、バイアス電圧Ｖ
HLは、電流源Ｐ53を流れるバラツキ表示電流に依存す
る。ｐチャンネル短絡用トランジスタＰ55の機能に関し
ては、３．２節で記述されよう。一般論として、この短
絡用トランジスタＰ55は、電源電圧の補償と同様に、さ
らなる追加の工程のバラツキ補償をも提供する。バラツ
キの補償されたバイアス電圧ＶHLは、各ＴＴＬ／ＭＯＳ
出力セル（図４）に対して、とりわけ、各ｐチャンネル
電流源トランジスタＰCSのゲートに対して分配される。
結果として、トランジスタＰ54を流れるバラツキ補償電
流が、電流源トランジスタＰCSでのミラー電流になる
が、この電流源も、結局、バラツキ補償を受けることに
なる。
【００２７】バラツキ補償のバイアス電圧ＶHLは、ｐチ
ャンネルトランジスタＰ56のゲートにも印加され、これ
により、このトランジスタを流れる電流もバラツキ補償
のものとなる。トランジスタＰ56を流れるバラツキ補償
電流は、ｎチャンネルトランジスタＮ53をも流れ、これ
により、バイアス電圧ＶLHが生成される。バラツキ補償
バイアス電圧ＶLHは、各ＴＴＬ／ＭＯＳ出力セル（図
４）に対して、より詳しく言えば、各ｎチャンネル電流
源トランジスタＮCSのゲートに対して分配される。結果
として、トランジスタＮ53（図５）を流れるバラツキ補
償電流が、電流源トランジスタＮCSにてバラツキ補償さ
れたミラー電流となる。要約すれば、バイアス発生器
は、公称定格寸法の検知トランジスタＰ51と拡大寸法の
検知トランジスタとＰ52、それに電流源トランジスタＰ
53で構成されたバラツキ検知回路を含んでいるものであ
る。検知トランジスタＰ51、Ｐ52は、工程のバラツキを
検知し、それに相応して、電流源Ｐ53中の電流をバラツ
キ表示電流として確定する。トランジスタＰ53からのバ
ラツキ表示電流は、トランジスタＰ54を流れるバラツキ
補償電流を決定し、引き続いて、バラツキ補償バイアス
電圧ＶHL、ＶLHを決定する。
ャンネルトランジスタＰ56のゲートにも印加され、これ
により、このトランジスタを流れる電流もバラツキ補償
のものとなる。トランジスタＰ56を流れるバラツキ補償
電流は、ｎチャンネルトランジスタＮ53をも流れ、これ
により、バイアス電圧ＶLHが生成される。バラツキ補償
バイアス電圧ＶLHは、各ＴＴＬ／ＭＯＳ出力セル（図
４）に対して、より詳しく言えば、各ｎチャンネル電流
源トランジスタＮCSのゲートに対して分配される。結果
として、トランジスタＮ53（図５）を流れるバラツキ補
償電流が、電流源トランジスタＮCSにてバラツキ補償さ
れたミラー電流となる。要約すれば、バイアス発生器
は、公称定格寸法の検知トランジスタＰ51と拡大寸法の
検知トランジスタとＰ52、それに電流源トランジスタＰ
53で構成されたバラツキ検知回路を含んでいるものであ
る。検知トランジスタＰ51、Ｐ52は、工程のバラツキを
検知し、それに相応して、電流源Ｐ53中の電流をバラツ
キ表示電流として確定する。トランジスタＰ53からのバ
ラツキ表示電流は、トランジスタＰ54を流れるバラツキ
補償電流を決定し、引き続いて、バラツキ補償バイアス
電圧ＶHL、ＶLHを決定する。
【００２８】３．代替的実施例 本発明によるバラツキ検知技術乃至それの補償技術に関
する典型的な実施例は、異った寸法形状を持つ同種の素
子についての製造工程上のバラツキへの影響の差異を検
知することに基づくものであった。或る種の用途分野で
は、代替的なバラツキ検知やバラツキ補償の構成が採用
可能であり、そこには、異種の素子を用いて、工程上の
バラツキを補償し、さらには、短絡用トランジスタを用
いて、温度や電源電圧によるバラツキを補償することを
が含まれている。
する典型的な実施例は、異った寸法形状を持つ同種の素
子についての製造工程上のバラツキへの影響の差異を検
知することに基づくものであった。或る種の用途分野で
は、代替的なバラツキ検知やバラツキ補償の構成が採用
可能であり、そこには、異種の素子を用いて、工程上の
バラツキを補償し、さらには、短絡用トランジスタを用
いて、温度や電源電圧によるバラツキを補償することを
が含まれている。
【００２９】３．１ 異種素子を用いたバラツキ検知 図６、図７、図８は、異種の素子に関連する工程上のバ
ラツキに着目した工程のバラツキ検知回路を概略的に図
示している。例えば、異種の素子に基づく検知回路で
は、バイポーラトランジスタのベース・エミッタ間電圧
Ｖbeやショットキーダイオードの順方向電圧Ｖf のよう
なパラメータに注目することも可能であろう。図６は、
ｎチャンネルトランジスタＮ61とダイオードＤ61とを含
むバラツキ検知回路を図示したものである。図７は、ダ
イオードＤ62とショットキーダイオードＤ63とを含むバ
ラツキ検知回路を図示したものである。図８は、ｎチャ
ンネルトランジスタＮ62とｐチャンネルトランジスタＰ
61とを含むバラツキ検知回路を図示したものである。そ
れぞれの場合において、製造工程上のバラツキにより、
Ａ点の電圧とＢ点の電圧との間に電圧差が生成される
が、この電圧差は、製造工程上のバラツキにより、如何
なる影響が異種の検知素子に与えられるかの予測に従う
ものである。ここでの電圧差は、製造工程上のバラツキ
を提示するのに使用可能である。
ラツキに着目した工程のバラツキ検知回路を概略的に図
示している。例えば、異種の素子に基づく検知回路で
は、バイポーラトランジスタのベース・エミッタ間電圧
Ｖbeやショットキーダイオードの順方向電圧Ｖf のよう
なパラメータに注目することも可能であろう。図６は、
ｎチャンネルトランジスタＮ61とダイオードＤ61とを含
むバラツキ検知回路を図示したものである。図７は、ダ
イオードＤ62とショットキーダイオードＤ63とを含むバ
ラツキ検知回路を図示したものである。図８は、ｎチャ
ンネルトランジスタＮ62とｐチャンネルトランジスタＰ
61とを含むバラツキ検知回路を図示したものである。そ
れぞれの場合において、製造工程上のバラツキにより、
Ａ点の電圧とＢ点の電圧との間に電圧差が生成される
が、この電圧差は、製造工程上のバラツキにより、如何
なる影響が異種の検知素子に与えられるかの予測に従う
ものである。ここでの電圧差は、製造工程上のバラツキ
を提示するのに使用可能である。
【００３０】３．２ 電源電圧に対する補償 製造工程上のバラツキに加えて、ＩＣは、電源電圧の変
動から発生する特性変化の影響にも晒される。例えば、
ＭＯＳ工程では、電圧上昇により、ＴＴＬ／ＭＯＳ出力
セルの動作速度が加速される。この場合の特性変動の補
償には、２つの電流源ＮCS、ＰCSにおける電流を減少さ
せることが必要であり、そこで、バイアス電圧ＶLHを低
下させ、バイアス電圧ＶHLを上昇させるのである。図５
を参照すれば明らかなように、短絡用トランジスタＰ55
が、電源電圧補償を受け持ち、さらにバイアス発生器に
よる工程補償の一端をも担う。トランジスタＰ54は、ト
ランジスタＱ59の大部分の電流を賄う（電流源Ｐ53にお
けるバラツキ表示電流によるミラー電流を流す）が、ト
ランジスタＱ59を流れる電流の一部分は、短絡用トラン
ジスタＰ55からも供給される。電源電圧変動について述
べれば、電源電圧の上昇につれて、短絡用トランジスタ
Ｐ55を流れる電流が増加する。トランジスタＱ59を流れ
る電流は、実質的には、一定値であるから、トランジス
タＰ54を流れる電流は、減少しなければならず、これに
より、ＶHLが上昇する。バイアス電圧ＶHLが上昇する
と、出力セル内の電流源ＰCSを通る電流を減少させるよ
うな補償を行う。
動から発生する特性変化の影響にも晒される。例えば、
ＭＯＳ工程では、電圧上昇により、ＴＴＬ／ＭＯＳ出力
セルの動作速度が加速される。この場合の特性変動の補
償には、２つの電流源ＮCS、ＰCSにおける電流を減少さ
せることが必要であり、そこで、バイアス電圧ＶLHを低
下させ、バイアス電圧ＶHLを上昇させるのである。図５
を参照すれば明らかなように、短絡用トランジスタＰ55
が、電源電圧補償を受け持ち、さらにバイアス発生器に
よる工程補償の一端をも担う。トランジスタＰ54は、ト
ランジスタＱ59の大部分の電流を賄う（電流源Ｐ53にお
けるバラツキ表示電流によるミラー電流を流す）が、ト
ランジスタＱ59を流れる電流の一部分は、短絡用トラン
ジスタＰ55からも供給される。電源電圧変動について述
べれば、電源電圧の上昇につれて、短絡用トランジスタ
Ｐ55を流れる電流が増加する。トランジスタＱ59を流れ
る電流は、実質的には、一定値であるから、トランジス
タＰ54を流れる電流は、減少しなければならず、これに
より、ＶHLが上昇する。バイアス電圧ＶHLが上昇する
と、出力セル内の電流源ＰCSを通る電流を減少させるよ
うな補償を行う。
【００３１】工程のバラツキについて述べれば、短絡用
トランジスタＰ55は、トランジスタＰ54と電流源ＰCSで
の工程のバラツキによる変動を補償するのを支援する。
換言すれば、短絡用トランジスタＰ55がないと、トラン
ジスタＱ59内の全電流が、仮想的にトランジスタＰ54を
通って流れて、電流源ＰCSでのミラー電流となるので、
これらのトランジスタ内の工程上のバラツキに、左右さ
れることはない。短絡用トランジスタＰ55を含んでいる
場合には、トランジスタＱ59内の電流の一部が短絡用ト
ランジスタＰ55経由で供給される。この場合、不足処理
工程の条件下では、例えば、短絡用トランジスタＰ
55が、より少ない電流を供給し、その結果、トランジス
タＰ54によって供給される電流が増大することになる。
ここでの電流増加は、バイアス電圧ＶHLにおける相応の
電圧低下を惹起し、これにより、出力セル内の電流源Ｐ
CS中の電流を増加させる。
トランジスタＰ55は、トランジスタＰ54と電流源ＰCSで
の工程のバラツキによる変動を補償するのを支援する。
換言すれば、短絡用トランジスタＰ55がないと、トラン
ジスタＱ59内の全電流が、仮想的にトランジスタＰ54を
通って流れて、電流源ＰCSでのミラー電流となるので、
これらのトランジスタ内の工程上のバラツキに、左右さ
れることはない。短絡用トランジスタＰ55を含んでいる
場合には、トランジスタＱ59内の電流の一部が短絡用ト
ランジスタＰ55経由で供給される。この場合、不足処理
工程の条件下では、例えば、短絡用トランジスタＰ
55が、より少ない電流を供給し、その結果、トランジス
タＰ54によって供給される電流が増大することになる。
ここでの電流増加は、バイアス電圧ＶHLにおける相応の
電圧低下を惹起し、これにより、出力セル内の電流源Ｐ
CS中の電流を増加させる。
【００３２】４．結言 本発明についての詳細な説明では、典型的な実施例を確
定するように試みられているが、代替的な実施例は勿論
のこと、これらの典型的な実施例の多様にわたる変形態
様は、本技術に精通した者に対して暗示されるであろ
う。本発明は、特許請求の範囲に含まれるところのあら
ゆる変形や代替的実施例をも包含するものであることを
理解すべきである。
定するように試みられているが、代替的な実施例は勿論
のこと、これらの典型的な実施例の多様にわたる変形態
様は、本技術に精通した者に対して暗示されるであろ
う。本発明は、特許請求の範囲に含まれるところのあら
ゆる変形や代替的実施例をも包含するものであることを
理解すべきである。
【００３３】＜その他の開示事項＞ １ 少なくとも１個の称呼検知素子と少なくとも１個の
大型化された検知素子を含むＩＣ検知回路をＩＣ上に製
作し、該検知回路の動作応答は該称呼および大型化検知
素子についての変動のそれぞれの影響に依存し、該称呼
検知素子は、対応するＩＣ素子に対しては称呼寸法に対
応する寸法であるように製作され、該大型化検知素子
は、対応するＩＣ素子に対して対応する称呼寸法より十
分に大きい少なくとも１個の寸法を持つよう製作されて
おり、該大型化検出素子は、該称呼検知素子に比してＩ
Ｃ素子変動による影響は遥かに少なく、該検知回路の動
作応答を検知し、対応するＩＣ素子と協動する変動を表
わす変動表示信号に動作応答を変換する、手段から構成
されることを特徴とする、製造工程変動から生じるよう
な、選択されたＩＣ素子における変動検知を目的とす
る、チップ上変化検知手段。 ２ 請求項１の変動検知手段において、ＩＣ素子変動
が、該称呼および大型化検知素子に相当するＩＣ素子と
協動する製造工程変動により最初に生じる。 ３ 請求項１の変動検知手段において、該少なくとも１
個の称呼検知素子は称呼寸法を持つ抵抗であり、該大型
化検知素子は、称呼よりも実質的に広い抵抗幅を持つ抵
抗である。 ４ 請求項１の変動検知手段において、該少なくとも１
個の称呼検知素子は称呼ゲート長を持つＭＯＳＦＥＴで
あり、該少なくとも１個の大型化検知素子は、称呼より
実質的に長いゲート長を持つＭＯＳＦＥＴトランジスタ
である。 ５ 請求項１の変動検知手段において、さらに、変動表
示信号に応答して、ＩＣと協動して変動を補償する手段
から成る。 ６ 少なくとも１個の公称定格寸法の検知素子と少なく
とも１個の拡大寸法の検知素子とを備えた検知回路を含
んで成り、公称定格寸法の検知素子は、同類のＩＣ素子
の公称定格寸法に相応する寸法を有し、拡大寸法の検知
素子は、同類のＩＣ素子の相応する公称定格寸法よりも
相当に大きい寸法を少なくとも１個所に有し、検知回路
は、公称定格寸法の検知素子と拡大寸法の検知素子での
バラツキからの各別の影響に依存して、応答動作し、検
知回路は、ＩＣ素子に関連するバラツキを表わすバラツ
キ表示信号を発生するようにして、製造工程上のバラツ
キに起因するＩＣ素子のバラツキを検知することを特徴
とするチップ上でのバラツキ検知回路。 ７ 請求項６の変動検知回路において、ＩＣ素子変動
は、該称呼および大型化検知素子に応答するＩＣ素子と
協動する製造工程変動から最初に生ずる。 ８ 請求項６の変動検知回路において、該少なくとも１
個の称呼検知素子が称呼寸法を持つ抵抗であり、該大型
化検知素子が、称呼素子に比して実質的に広い抵抗幅を
持つ抵抗である。 ９ 請求項８の変動検知回路において、該検知回路は、
該変動表示信号を具備する目的で、該大型化検知抵抗に
関連した該称呼検出抵抗における電圧に応答した電圧源
をもさらに含む。 １０ 請求項８の変動検知回路において、該検知回路に
は該称呼検知抵抗と該大型化検知抵抗からなる抵抗ブリ
ッジが含まれ、該検知抵抗幅における変動が該称呼およ
び大型化抵抗検知抵抗に生ずる電圧のそれぞれの変動の
原因となるよう配列される。 １１ 請求項６の変動検知回路において、該少なくとも
１個の称呼検知素子が称呼ゲート長を持つＭＯＳＦＥＴ
トランジスタであり、該少なくとも１個の大型化検出素
子が、称呼検出素子よりも実質的に長いゲート長を持つ
ＭＯＳＦＥＴトランジスタである。 １２ 請求項１１の変動検知回路において、該検知回路
は、素子変動から惹起される、該称呼ＭＯＳＦＥＴと大
型化ＭＯＳＦＥＴに生ずるゲートソース間電圧の相対的
差に応答する該変動表示信号を供給する電流源からも構
成される。 １３ 請求項１１の変動検知回路において、該変動検知
回路は、該称呼検知ＭＯＳＦＥＴトランジスタおよび該
大型化検出ＭＯＳＦＥＴを含むトランジスタ回路網で構
成され、ゲート長変動が、該検知トランジスタに対する
ゲートソース間電圧での対応する変動の原因となるよう
配列される。 １４ 請求項６の変動検出回路は、ＩＣ素子変動に対し
て選択された補償度合を表わす出力を供給する目的で変
動表示信号に応答する補償回路からも構成される。 １５ 請求項１４の変動検知回路において、該補償回路
は、変動補償電圧出力を供給する目的で該変動表示信号
に応答する電圧源から構成される。 １６ 請求項１４の変動検知回路において、該補償回路
は、変動補償電流を供給する目的で該変動表示信号に応
答する電流源から構成される。 １７ 対応するＨＬとＬＨ ＭＯＳＦＥＴ電流源によっ
て制御される高から低の、および低から高のバイポーラ
出力トランジスタが含まれている、ＩＣ基板上に製造さ
れた少なくとも１個の出力セル、ＭＯＳＦＥＴ素子内の
変動検知を目的とし、該ＨＬおよびＬＨ電流源を制御す
るべく、対応するＨＬおよびＬＨ変動補償信号を供給す
る目的の、変動補償回路、称呼ゲート長を持つ、少なく
とも１個の称呼検知ＭＯＳＦＥＴと、該称呼ＭＯＳＦＥ
ＴよりもＩＣ素子変動による影響の明らかに少ない大型
化ゲート長を持つ少なくとも１個の大型化検知ＭＯＳＦ
ＥＴとを含む該変動補償回路、で構成されたことを特徴
とし、該変動補償回路の変動補償信号出力が、該称呼お
よび大型化検知ＭＯＳＦＥＴについての変動のそれぞれ
の影響に左右されるように動作する、変動補償出力セル
をもつＩＣ。 １８ 請求項１７の変動補償出力セルを持つＩＣにおい
て、該変動補償回路は、素子変動から惹起する、該称呼
および大型化検出ＭＯＳＦＥＴでの相対的ゲートソース
間電圧差に応答して該変動補償信号を供給する目的で、
該称呼および大型化検知ＭＯＳＦＥＴに結合した変動補
償回路をも含む。 １９ 請求項１８の変動補償出力セルを持つＩＣにおい
て、該変動補償電流源はＭＯＳＦＥＴで構成される。 ２０ 請求項１８の変動補償出力セルを持つＩＣにおい
て、該変動補償電流源に結合した電流ミラ素子、該電流
ミラ素子に電流を供給し、ゲート電圧が変動補償信号を
供給するように該電流ミラ素子に結合したゲートとドレ
インを持つ、出力ＭＯＳＦＥＴ、とで構成されることを
特徴とする該変動補償回路。 ２１ 請求項２０の変動補償出力セルを持つＩＣにおい
て、該電流ミラ素子はバイポーラトランジスタで構成さ
れる。 ２２ 請求項２０の変動補償出力セルを持つＩＣにおい
て、該変動補償回路は、該電流ミラ素子に結合するドレ
インと、アースに結合するゲートを持つ短絡用ＭＯＳＦ
ＥＴを含み、その短絡用ＭＯＳＦＥＴが該電流ミラ素子
へ供給する電流における変化の原因となるＭＯＳ処理方
法と電圧供給変動は、該出力ＭＯＳＦＥＴによって供給
される電流の逆方向変化により平衡を保つように動作
し、これがゲート電圧の変化となって現れ、よって変動
補償信号が供給される。 ２３ 少なくとも１個のバイポーラトランジスタと、コ
レクタ電圧が変動補償電圧を供給するような該バイポー
ラ補償に結合している変動検知抵抗ブリッジと、少なく
とも１個の称呼検知抵抗と、該称呼抵抗に比してＩＣ素
子変動による明らかに少ない影響しか受けない称呼抵抗
の幅より十分に大きい幅を持つ、少なくとも１個の大型
化抵抗とを含む該変動検知抵抗ブリッジと、から構成さ
れることを特徴とし、変動補償電圧が、称呼および大型
化検知抵抗における変動のそれぞれの影響に支配される
ような動作をする、抵抗素子における変動を検知し、Ｉ
Ｃ用の変動補償電圧を供給する目的の、変動補償電圧源
を持つＩＣ。 ２４ ＩＣ基板上に製作された電流源、該電流源に結合
するゲートとドレインを持つ出力ＭＯＳＦＥＴで、該電
流源に電流を供給し、そのゲート電圧が変動補償電圧を
供給するもの、で構成される、ＭＯＳＦＥＴにおける変
動を検知し、ＩＣ用の変動補償電圧を供給することを目
的とする、変動補償電圧をもつＩＣ。 ２５ 請求項２４の変動補償電圧源を持つＩＣにおい
て、該電流ミラ素子はバイポーラトランジスタで構成さ
れる。 ２６ 請求項２４の変動補償電圧源を持つＩＣは、該電
流源に結合しているドレインと、アースに結合している
ゲートを持つ短絡用ＭＯＳＦＥＴから構成され、その短
絡用ＭＯＳＦＥＴが該電流源に供給する電流における変
化の原因となる変動が、該出力ＭＯＳＦＥＴによって供
給される電流の逆方向変化により平衡を保つように動作
し、これがゲート電圧での変化となって反映され、よっ
て変動補償電圧が供給される。 ２７ 少なくとも第１と第２の検知素子を含む検知回路
と、製造工程での変動に基づく予知しうる相対的変動を
持つ各検知素子と、該検知回路の動作応答が、該第１お
よび第２検知素子における変動のそれぞれの影響に左右
されるように動作するものと、対応する変動表示信号を
発生する該検知回路と、から構成されることを特徴とす
る、製造工程変動から生ずるがごとき、ＩＣ素子内の変
動を検出する目的のチップ上変動検出回路。
大型化された検知素子を含むＩＣ検知回路をＩＣ上に製
作し、該検知回路の動作応答は該称呼および大型化検知
素子についての変動のそれぞれの影響に依存し、該称呼
検知素子は、対応するＩＣ素子に対しては称呼寸法に対
応する寸法であるように製作され、該大型化検知素子
は、対応するＩＣ素子に対して対応する称呼寸法より十
分に大きい少なくとも１個の寸法を持つよう製作されて
おり、該大型化検出素子は、該称呼検知素子に比してＩ
Ｃ素子変動による影響は遥かに少なく、該検知回路の動
作応答を検知し、対応するＩＣ素子と協動する変動を表
わす変動表示信号に動作応答を変換する、手段から構成
されることを特徴とする、製造工程変動から生じるよう
な、選択されたＩＣ素子における変動検知を目的とす
る、チップ上変化検知手段。 ２ 請求項１の変動検知手段において、ＩＣ素子変動
が、該称呼および大型化検知素子に相当するＩＣ素子と
協動する製造工程変動により最初に生じる。 ３ 請求項１の変動検知手段において、該少なくとも１
個の称呼検知素子は称呼寸法を持つ抵抗であり、該大型
化検知素子は、称呼よりも実質的に広い抵抗幅を持つ抵
抗である。 ４ 請求項１の変動検知手段において、該少なくとも１
個の称呼検知素子は称呼ゲート長を持つＭＯＳＦＥＴで
あり、該少なくとも１個の大型化検知素子は、称呼より
実質的に長いゲート長を持つＭＯＳＦＥＴトランジスタ
である。 ５ 請求項１の変動検知手段において、さらに、変動表
示信号に応答して、ＩＣと協動して変動を補償する手段
から成る。 ６ 少なくとも１個の公称定格寸法の検知素子と少なく
とも１個の拡大寸法の検知素子とを備えた検知回路を含
んで成り、公称定格寸法の検知素子は、同類のＩＣ素子
の公称定格寸法に相応する寸法を有し、拡大寸法の検知
素子は、同類のＩＣ素子の相応する公称定格寸法よりも
相当に大きい寸法を少なくとも１個所に有し、検知回路
は、公称定格寸法の検知素子と拡大寸法の検知素子での
バラツキからの各別の影響に依存して、応答動作し、検
知回路は、ＩＣ素子に関連するバラツキを表わすバラツ
キ表示信号を発生するようにして、製造工程上のバラツ
キに起因するＩＣ素子のバラツキを検知することを特徴
とするチップ上でのバラツキ検知回路。 ７ 請求項６の変動検知回路において、ＩＣ素子変動
は、該称呼および大型化検知素子に応答するＩＣ素子と
協動する製造工程変動から最初に生ずる。 ８ 請求項６の変動検知回路において、該少なくとも１
個の称呼検知素子が称呼寸法を持つ抵抗であり、該大型
化検知素子が、称呼素子に比して実質的に広い抵抗幅を
持つ抵抗である。 ９ 請求項８の変動検知回路において、該検知回路は、
該変動表示信号を具備する目的で、該大型化検知抵抗に
関連した該称呼検出抵抗における電圧に応答した電圧源
をもさらに含む。 １０ 請求項８の変動検知回路において、該検知回路に
は該称呼検知抵抗と該大型化検知抵抗からなる抵抗ブリ
ッジが含まれ、該検知抵抗幅における変動が該称呼およ
び大型化抵抗検知抵抗に生ずる電圧のそれぞれの変動の
原因となるよう配列される。 １１ 請求項６の変動検知回路において、該少なくとも
１個の称呼検知素子が称呼ゲート長を持つＭＯＳＦＥＴ
トランジスタであり、該少なくとも１個の大型化検出素
子が、称呼検出素子よりも実質的に長いゲート長を持つ
ＭＯＳＦＥＴトランジスタである。 １２ 請求項１１の変動検知回路において、該検知回路
は、素子変動から惹起される、該称呼ＭＯＳＦＥＴと大
型化ＭＯＳＦＥＴに生ずるゲートソース間電圧の相対的
差に応答する該変動表示信号を供給する電流源からも構
成される。 １３ 請求項１１の変動検知回路において、該変動検知
回路は、該称呼検知ＭＯＳＦＥＴトランジスタおよび該
大型化検出ＭＯＳＦＥＴを含むトランジスタ回路網で構
成され、ゲート長変動が、該検知トランジスタに対する
ゲートソース間電圧での対応する変動の原因となるよう
配列される。 １４ 請求項６の変動検出回路は、ＩＣ素子変動に対し
て選択された補償度合を表わす出力を供給する目的で変
動表示信号に応答する補償回路からも構成される。 １５ 請求項１４の変動検知回路において、該補償回路
は、変動補償電圧出力を供給する目的で該変動表示信号
に応答する電圧源から構成される。 １６ 請求項１４の変動検知回路において、該補償回路
は、変動補償電流を供給する目的で該変動表示信号に応
答する電流源から構成される。 １７ 対応するＨＬとＬＨ ＭＯＳＦＥＴ電流源によっ
て制御される高から低の、および低から高のバイポーラ
出力トランジスタが含まれている、ＩＣ基板上に製造さ
れた少なくとも１個の出力セル、ＭＯＳＦＥＴ素子内の
変動検知を目的とし、該ＨＬおよびＬＨ電流源を制御す
るべく、対応するＨＬおよびＬＨ変動補償信号を供給す
る目的の、変動補償回路、称呼ゲート長を持つ、少なく
とも１個の称呼検知ＭＯＳＦＥＴと、該称呼ＭＯＳＦＥ
ＴよりもＩＣ素子変動による影響の明らかに少ない大型
化ゲート長を持つ少なくとも１個の大型化検知ＭＯＳＦ
ＥＴとを含む該変動補償回路、で構成されたことを特徴
とし、該変動補償回路の変動補償信号出力が、該称呼お
よび大型化検知ＭＯＳＦＥＴについての変動のそれぞれ
の影響に左右されるように動作する、変動補償出力セル
をもつＩＣ。 １８ 請求項１７の変動補償出力セルを持つＩＣにおい
て、該変動補償回路は、素子変動から惹起する、該称呼
および大型化検出ＭＯＳＦＥＴでの相対的ゲートソース
間電圧差に応答して該変動補償信号を供給する目的で、
該称呼および大型化検知ＭＯＳＦＥＴに結合した変動補
償回路をも含む。 １９ 請求項１８の変動補償出力セルを持つＩＣにおい
て、該変動補償電流源はＭＯＳＦＥＴで構成される。 ２０ 請求項１８の変動補償出力セルを持つＩＣにおい
て、該変動補償電流源に結合した電流ミラ素子、該電流
ミラ素子に電流を供給し、ゲート電圧が変動補償信号を
供給するように該電流ミラ素子に結合したゲートとドレ
インを持つ、出力ＭＯＳＦＥＴ、とで構成されることを
特徴とする該変動補償回路。 ２１ 請求項２０の変動補償出力セルを持つＩＣにおい
て、該電流ミラ素子はバイポーラトランジスタで構成さ
れる。 ２２ 請求項２０の変動補償出力セルを持つＩＣにおい
て、該変動補償回路は、該電流ミラ素子に結合するドレ
インと、アースに結合するゲートを持つ短絡用ＭＯＳＦ
ＥＴを含み、その短絡用ＭＯＳＦＥＴが該電流ミラ素子
へ供給する電流における変化の原因となるＭＯＳ処理方
法と電圧供給変動は、該出力ＭＯＳＦＥＴによって供給
される電流の逆方向変化により平衡を保つように動作
し、これがゲート電圧の変化となって現れ、よって変動
補償信号が供給される。 ２３ 少なくとも１個のバイポーラトランジスタと、コ
レクタ電圧が変動補償電圧を供給するような該バイポー
ラ補償に結合している変動検知抵抗ブリッジと、少なく
とも１個の称呼検知抵抗と、該称呼抵抗に比してＩＣ素
子変動による明らかに少ない影響しか受けない称呼抵抗
の幅より十分に大きい幅を持つ、少なくとも１個の大型
化抵抗とを含む該変動検知抵抗ブリッジと、から構成さ
れることを特徴とし、変動補償電圧が、称呼および大型
化検知抵抗における変動のそれぞれの影響に支配される
ような動作をする、抵抗素子における変動を検知し、Ｉ
Ｃ用の変動補償電圧を供給する目的の、変動補償電圧源
を持つＩＣ。 ２４ ＩＣ基板上に製作された電流源、該電流源に結合
するゲートとドレインを持つ出力ＭＯＳＦＥＴで、該電
流源に電流を供給し、そのゲート電圧が変動補償電圧を
供給するもの、で構成される、ＭＯＳＦＥＴにおける変
動を検知し、ＩＣ用の変動補償電圧を供給することを目
的とする、変動補償電圧をもつＩＣ。 ２５ 請求項２４の変動補償電圧源を持つＩＣにおい
て、該電流ミラ素子はバイポーラトランジスタで構成さ
れる。 ２６ 請求項２４の変動補償電圧源を持つＩＣは、該電
流源に結合しているドレインと、アースに結合している
ゲートを持つ短絡用ＭＯＳＦＥＴから構成され、その短
絡用ＭＯＳＦＥＴが該電流源に供給する電流における変
化の原因となる変動が、該出力ＭＯＳＦＥＴによって供
給される電流の逆方向変化により平衡を保つように動作
し、これがゲート電圧での変化となって反映され、よっ
て変動補償電圧が供給される。 ２７ 少なくとも第１と第２の検知素子を含む検知回路
と、製造工程での変動に基づく予知しうる相対的変動を
持つ各検知素子と、該検知回路の動作応答が、該第１お
よび第２検知素子における変動のそれぞれの影響に左右
されるように動作するものと、対応する変動表示信号を
発生する該検知回路と、から構成されることを特徴とす
る、製造工程変動から生ずるがごとき、ＩＣ素子内の変
動を検出する目的のチップ上変動検出回路。
【図１】典型的なバラツキ検知用のバイポーラトランジ
スタ回路の回路図である。
スタ回路の回路図である。
【図２】典型的なバラツキ検知用のＭＯＳ電界効果トラ
ンジスタ回路の回路図である。
ンジスタ回路の回路図である。
【図３】バラツキ検知用のバイポーラトランジスタ回路
を備えた典型的なバラツキ補償電圧レギュレータの回路
図である。
を備えた典型的なバラツキ補償電圧レギュレータの回路
図である。
【図４】バラツキ補償電流源制御機能を備えた典型的な
ＴＴＬ／ＭＯＳ出力セルの回路図である。
ＴＴＬ／ＭＯＳ出力セルの回路図である。
【図５】図４における出力セルへのバラツキ補償バイア
ス電圧を供給するための典型的なバラツキ検知用乃至補
償用のＭＯＳ電界効果トランジスタ回路の回路図であ
る。
ス電圧を供給するための典型的なバラツキ検知用乃至補
償用のＭＯＳ電界効果トランジスタ回路の回路図であ
る。
【図６】製造工程上のバラツキ検知用に異種の素子を用
いた典型的なバラツキ検知回路の回路図である。
いた典型的なバラツキ検知回路の回路図である。
【図７】製造工程上のバラツキ検知用に異種の素子を用
いた典型的なバラツキ検知回路の回路図である。
いた典型的なバラツキ検知回路の回路図である。
【図８】製造工程上のバラツキ検知用に異種の素子を用
いた典型的なバラツキ検知回路の回路図である。
いた典型的なバラツキ検知回路の回路図である。
Ｎｎ ｎチャンネルＭＯＳ電界効果トランジスタｎ Ｐｎ ＰチャンネルＭＯＳ電界効果トランジスタｎ Ｑｎ バイポーラトランジスタｎ Ｄ31，Ｄ63 ショットキーダイオード ＣLH，ＣHL フィードバック用コンデンサ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェイ エー． マクシイ アメリカ合衆国テキサス州，ガーランド ディロン サークル 2506 (56)参考文献 特開 昭63−47679（ＪＰ，Ａ) 実開 昭62−160375（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/26 G01R 31/28 H01L 21/66
Claims (1)
- 【請求項１】 少なくとも１個の公称定格寸法の検知素
子と少なくとも１個の拡大寸法の検知素子とを備えた検
知回路を含んで成り、 公称定格寸法の検知素子は、同類のＩＣ素子の公称定格
寸法に相応する寸法を有し、 拡大寸法の検知素子は、同類のＩＣ素子の相応する公称
定格寸法よりも相当に大きい寸法を少なくとも１箇所に
有し、 検知回路は、公称定格寸法の検知素子と拡大寸法の検知
素子でのバラツキからの各別の影響に依存して、応答動
作し、 検知回路は、ＩＣ素子に関連するバラツキを表わすバラ
ツキ表示信号を発生するようにして、 製造工程上のバラツキに起因するＩＣ素子のバラツキを
検知することを特徴とするチップ上でのバラツキ検知回
路。
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