JPS5910859A - 電源電圧降下検出回路 - Google Patents
電源電圧降下検出回路Info
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- JPS5910859A JPS5910859A JP11979782A JP11979782A JPS5910859A JP S5910859 A JPS5910859 A JP S5910859A JP 11979782 A JP11979782 A JP 11979782A JP 11979782 A JP11979782 A JP 11979782A JP S5910859 A JPS5910859 A JP S5910859A
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- Japan
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- voltage
- power supply
- circuit
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
- G01R19/16504—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the components employed
- G01R19/16519—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the components employed using FET's
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、ＷＬ電源電圧依存しないような基準電圧発
生回路を有する電源電圧降下検出回路に関し、特にＭＱ
Ｓ集檀回路における電源電圧降下検出回路に関する。
生回路を有する電源電圧降下検出回路に関し、特にＭＱ
Ｓ集檀回路における電源電圧降下検出回路に関する。
一般にロジック回路を有するＬＳＩ （大規模集積回路
）では１回路の電源電圧があるレベル以下に下がると誤
動作を起こし昂くなる。そのため、電源電圧があるレベ
ル以下になりたことを検出する電源ｍ圧降下検出回路を
設けて、この回路からの検出信号によってＬＳＩにリセ
ットをかけて回路の動作な停止させることにより、回路
の誤動作を防止するようにされている。
）では１回路の電源電圧があるレベル以下に下がると誤
動作を起こし昂くなる。そのため、電源電圧があるレベ
ル以下になりたことを検出する電源ｍ圧降下検出回路を
設けて、この回路からの検出信号によってＬＳＩにリセ
ットをかけて回路の動作な停止させることにより、回路
の誤動作を防止するようにされている。
第１図はそのような従来の電源電圧降下検出回路の一例
を示すものである。図において、１は基準電圧発生回路
で、この基準電圧発生回路１は電源電圧Ｖｃｏ とグラ
ンドレベル（ＯＶ）との間に。
を示すものである。図において、１は基準電圧発生回路
で、この基準電圧発生回路１は電源電圧Ｖｃｏ とグラ
ンドレベル（ＯＶ）との間に。
デプレッション形（以下り杉と称する） ＭＯＳ ＦＥ
ＴＱ、どエン・・ンスメント形（以下Ｅ形と称する）Ｍ
Ｏ８ＦＥＴＱ２とが直列接続されでなる。
ＴＱ、どエン・・ンスメント形（以下Ｅ形と称する）Ｍ
Ｏ８ＦＥＴＱ２とが直列接続されでなる。
そして、上記り形ＭＯ８ＦＥＴＱ、はそのゲート端子が
グランドに接続され、またＥ形ＭＯ８ＦＥＴＱ２のゲー
ト端子は両者の共通接続ノードａに接続されている。こ
れによって、Ｄ形Ｍ ＯＳ Ｆ ＥＴＱ＋は、■源軍圧
Ｖｃｏがある一定レベル以上にあるときには飽和領域で
動作されてｆｆ１ｌＥ流素子として作用し、 Ｍ ＯＳ
Ｆ Ｅ Ｔ Ｑ ＋ 、Ｑｔに常に一定の電流が流
されるようになる。
グランドに接続され、またＥ形ＭＯ８ＦＥＴＱ２のゲー
ト端子は両者の共通接続ノードａに接続されている。こ
れによって、Ｄ形Ｍ ＯＳ Ｆ ＥＴＱ＋は、■源軍圧
Ｖｃｏがある一定レベル以上にあるときには飽和領域で
動作されてｆｆ１ｌＥ流素子として作用し、 Ｍ ＯＳ
Ｆ Ｅ Ｔ Ｑ ＋ 、Ｑｔに常に一定の電流が流
されるようになる。
そのため、電源電圧Ｖ。Ｃがかなり大幅に変動しても、
／−）’ａの電位は、ＭＯ８Ｆ’ＥＴＱ、とＱ２のオン
抵抗の比によって決定されるような一定のレベルに維持
される。
／−）’ａの電位は、ＭＯ８Ｆ’ＥＴＱ、とＱ２のオン
抵抗の比によって決定されるような一定のレベルに維持
される。
また、上記基準電圧発生回路１と並列に、電源電圧■。
０とグラノドレベルとの間には３個のデプレッション形
ＭＯ８ＦＥＴＱ、〜Ｑ、が直列接続されている。各り形
ＭＯ８Ｆ’ＥＴＱ、〜Ｑ、はそれぞれそのゲートが図示
のごとく接続されることにより飽和領域で動作され、抵
抗として作用する。
ＭＯ８ＦＥＴＱ、〜Ｑ、が直列接続されている。各り形
ＭＯ８Ｆ’ＥＴＱ、〜Ｑ、はそれぞれそのゲートが図示
のごとく接続されることにより飽和領域で動作され、抵
抗として作用する。
そのため、ノードｂにはＭＯＳ Ｆ ’Ｅ ’ｒ Ｑ、
〜Ｑ、のオン抵抗の比で分圧したような電圧が発生され
ろ。
〜Ｑ、のオン抵抗の比で分圧したような電圧が発生され
ろ。
しかして、上記ＭＯ８ＦＥＴＱ、のゲートｔｌＥ圧は電
源電圧Ｖ。０に依存しているため、そのオン抵抗がｖｃ
ｃの変動によって増減される。そのため、ＭＱＳＦ’Ｅ
ＴＱ、のゲート電圧、従ってオン抵抗もｖｃｃに依存す
るつところがＱ、のゲートは接地されているためオン抵
抗一定である。その結果、ノードｂのレベルは電源電圧
■ｃｏの変動に追従して変動されることになる。ノード
ｂのレベルは、各ＭＯ８ＦＥＴＱ、〜Ｑ、のＷ／Ｌ比を
適当に設定することにより、電源−圧Ｖ。０がある一定
のレベル以上にあるときには、ノードａの基準電圧Ｖｒ
ｅｆよりも高くなるようにされている。
源電圧Ｖ。０に依存しているため、そのオン抵抗がｖｃ
ｃの変動によって増減される。そのため、ＭＱＳＦ’Ｅ
ＴＱ、のゲート電圧、従ってオン抵抗もｖｃｃに依存す
るつところがＱ、のゲートは接地されているためオン抵
抗一定である。その結果、ノードｂのレベルは電源電圧
■ｃｏの変動に追従して変動されることになる。ノード
ｂのレベルは、各ＭＯ８ＦＥＴＱ、〜Ｑ、のＷ／Ｌ比を
適当に設定することにより、電源−圧Ｖ。０がある一定
のレベル以上にあるときには、ノードａの基準電圧Ｖｒ
ｅｆよりも高くなるようにされている。
そして、上記基準電圧ｖｒｅｆと、ｖｃｃ依存性を有す
゛るノードｂの電圧は、それぞれ差動増幅段２０入力Ｍ
ＯＳ Ｆ Ｅ Ｔ Ｑ ａとＱ７とに供給されている
。
゛るノードｂの電圧は、それぞれ差動増幅段２０入力Ｍ
ＯＳ Ｆ Ｅ Ｔ Ｑ ａとＱ７とに供給されている
。
この差動増幅段２の出力ノードＣの電圧は、デプレッシ
ョン形の負荷Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ＋ｏとエンハ
ンスメント形の駆動ＭＯＳ Ｆ Ｅ Ｔ Ｑｕとからな
る出力段３の駆動Ｍ ＯＳ Ｆ ＥＴ Ｑ ｕのゲート
に供給されている。そして、ノードｂの電圧が基準電圧
■ｒｅｆよりも低くなると、差動増幅段２の出力ノード
Ｃの電位が上昇されて、ＭＯ８ＦＥＴＱｕがオンされ、
出力信号Ｖ。ＵＴがハイレベル（Ｖｃｏ）からロウレベ
ル（０■）に変化させられるようにされている。
ョン形の負荷Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ＋ｏとエンハ
ンスメント形の駆動ＭＯＳ Ｆ Ｅ Ｔ Ｑｕとからな
る出力段３の駆動Ｍ ＯＳ Ｆ ＥＴ Ｑ ｕのゲート
に供給されている。そして、ノードｂの電圧が基準電圧
■ｒｅｆよりも低くなると、差動増幅段２の出力ノード
Ｃの電位が上昇されて、ＭＯ８ＦＥＴＱｕがオンされ、
出力信号Ｖ。ＵＴがハイレベル（Ｖｃｏ）からロウレベ
ル（０■）に変化させられるようにされている。
しかしながら、上記のような従来の電源電圧降下検出回
路にあっては、基準電圧発生回路１を構成するＭ ＯＳ
Ｆ Ｅ Ｔ Ｑ＋ 、Ｑｔのしきい値電圧■ｔｈが、
製造工程においてばらついてしまうことが多い。
路にあっては、基準電圧発生回路１を構成するＭ ＯＳ
Ｆ Ｅ Ｔ Ｑ＋ 、Ｑｔのしきい値電圧■ｔｈが、
製造工程においてばらついてしまうことが多い。
しかして、ＭＱＳＦ’ＥＴＱ、、Ｑ、のしきい値電圧が
ばらつくと、ノードａに発生される基準電圧Ｖｒｅｆが
変化されてしまい、１！源電電圧降下検出路の検出精度
が低下するという問題点があった。
ばらつくと、ノードａに発生される基準電圧Ｖｒｅｆが
変化されてしまい、１！源電電圧降下検出路の検出精度
が低下するという問題点があった。
そこでこの発明は、回路を構成するＭＯＳＦＥＴのしき
い値電圧がばらついても、基準電圧が変化されないよう
にして１回路の検出精度を向上させることを目的とする
。
い値電圧がばらついても、基準電圧が変化されないよう
にして１回路の検出精度を向上させることを目的とする
。
以下図面に基づいて本発明を説明する。
第２図は本発明に係る電源電圧降下検出回路の一実施例
を示す。この実施例では、基準電圧発生回路な除く他の
部分は、第１図の従来例と同一の回路構成にされている
。なお、特に制限されないが１回路はｎチャンネル形の
ＭＯ８Ｆ’ＥＴにより構成されているものとして以下説
明する。
を示す。この実施例では、基準電圧発生回路な除く他の
部分は、第１図の従来例と同一の回路構成にされている
。なお、特に制限されないが１回路はｎチャンネル形の
ＭＯ８Ｆ’ＥＴにより構成されているものとして以下説
明する。
基準電圧発生回路１には、基準電圧Ｖｒｅｆな発生する
ためのＤ形ＭＯ８ＦＥ’ｌ’Ｑ、とＥ形Ｍ０８Ｆ’ＥＴ
Ｑ２ と並列ｖｃ、 同じくＤ形ＭＯ８Ｆ’ＥＴＱ２゜
とＥ形ＭＱＳＦ’ＥＴＱ、２とが、■ｏｏ−グランド間
に直列接続されている。このＭＯ８ＦＥＴＱ□とＱ２２
とによって、電圧補正回路４が構成される。
ためのＤ形ＭＯ８ＦＥ’ｌ’Ｑ、とＥ形Ｍ０８Ｆ’ＥＴ
Ｑ２ と並列ｖｃ、 同じくＤ形ＭＯ８Ｆ’ＥＴＱ２゜
とＥ形ＭＱＳＦ’ＥＴＱ、２とが、■ｏｏ−グランド間
に直列接続されている。このＭＯ８ＦＥＴＱ□とＱ２２
とによって、電圧補正回路４が構成される。
逆圧補正回路４を構成する上記ＭＯ８ＦＥＴＱ、。
とＱ ｔｔの各々のゲート端子には１両者の共通接続ノ
ードｅの電圧が印加されている。また、この接続ノード
ｅの電圧は、基準電圧■ｒｅｆを形成する上記Ｅ形Ｍｏ
５ＦＥＴＱ、のゲート端子にも供給されるようにされて
いる。
ードｅの電圧が印加されている。また、この接続ノード
ｅの電圧は、基準電圧■ｒｅｆを形成する上記Ｅ形Ｍｏ
５ＦＥＴＱ、のゲート端子にも供給されるようにされて
いる。
基準電圧発生回路１が上記のように構成された場合には
１回路内のＭＯＳＦＥＴのしきい値電圧が製造工程にお
いてばらついても１発生される基準電圧■ｒｅｆは変化
されないようになる。つまり、補正回路４を構成するＭ
ＯＳ Ｆ Ｅ ＴＱｇ＋は基準電圧ｖｒｅｆす形成する
ため（７）ＭＯ８ＦＥＴＱＩ と同じデプレッション形
に、また、ＭＯ８ＦＥＴＱ２□はＭ ＯＳ Ｆ Ｅ Ｔ
Ｑ ｔ と同じエンハンスメント形に形成されている
。そのため、ＭＯ８Ｆ’ＥＴＱ２．とＱ２２のしきい値
電圧はＭＯ８ＦＥＴＱ、とＱ、のしきい値電圧と同じよ
うにばらつくことになる。
１回路内のＭＯＳＦＥＴのしきい値電圧が製造工程にお
いてばらついても１発生される基準電圧■ｒｅｆは変化
されないようになる。つまり、補正回路４を構成するＭ
ＯＳ Ｆ Ｅ ＴＱｇ＋は基準電圧ｖｒｅｆす形成する
ため（７）ＭＯ８ＦＥＴＱＩ と同じデプレッション形
に、また、ＭＯ８ＦＥＴＱ２□はＭ ＯＳ Ｆ Ｅ Ｔ
Ｑ ｔ と同じエンハンスメント形に形成されている
。そのため、ＭＯ８Ｆ’ＥＴＱ２．とＱ２２のしきい値
電圧はＭＯ８ＦＥＴＱ、とＱ、のしきい値電圧と同じよ
うにばらつくことになる。
従って、例えば基準電圧な形成するＥ形ＭＯ８ＦＥ’Ｉ
”Ｑ２のしきい値電圧が小さくなると、そのオン抵抗は
小さくなり、電流が流れ易くなるうしかし、このとき電
圧補正回路４のＥ形ＭＯ８ＦＥＴＱ ２ｔのしぎい値ｍ
圧も上記ＭＯ８ＦＢＴＱ２と同じようにばらついている
。そのため、ＭＯ８ＦＥＴＱ２２のオン抵抗が小さくな
り、ノードｅＩ７）電圧が下がって、ＭＯ８Ｆ’ＥＴＱ
、のゲートに印加される電圧が低くされる。これによっ
て、Ｅ形ＭＯ８１’ＥＴＱ、に流される電流が減少され
るように作用する。
”Ｑ２のしきい値電圧が小さくなると、そのオン抵抗は
小さくなり、電流が流れ易くなるうしかし、このとき電
圧補正回路４のＥ形ＭＯ８ＦＥＴＱ ２ｔのしぎい値ｍ
圧も上記ＭＯ８ＦＢＴＱ２と同じようにばらついている
。そのため、ＭＯ８ＦＥＴＱ２２のオン抵抗が小さくな
り、ノードｅＩ７）電圧が下がって、ＭＯ８Ｆ’ＥＴＱ
、のゲートに印加される電圧が低くされる。これによっ
て、Ｅ形ＭＯ８１’ＥＴＱ、に流される電流が減少され
るように作用する。
また、同様にして、Ｅ杉ＭＯ８ＦＥＴＱ２のしき（・値
電圧がプロセスにおい−（大きくされたような場合には
、ＭＱＳＦＥｉ’Ｑ２自体は電流が流れＫ＜＜されるが
、補正回路１７）Ｅ形ＭＱＳＦＥＴＱ２゜のしきい値電
圧の同様のばらつきによって、ＭＯ８ＦＥＴＱ、のゲー
トｍ圧が増加さり、ＭＯ８ＦＥＴＱ、の電流を増加させ
ろ方向に作用するようになる。
電圧がプロセスにおい−（大きくされたような場合には
、ＭＱＳＦＥｉ’Ｑ２自体は電流が流れＫ＜＜されるが
、補正回路１７）Ｅ形ＭＱＳＦＥＴＱ２゜のしきい値電
圧の同様のばらつきによって、ＭＯ８ＦＥＴＱ、のゲー
トｍ圧が増加さり、ＭＯ８ＦＥＴＱ、の電流を増加させ
ろ方向に作用するようになる。
このように、Ｅ形ＭＯ８Ｆ’ＥＴＱ、のしきい値電圧が
ばらついても、電圧補正回路４のＥ形ＭＯ８ＦＥＴＱｔ
ｔＫよっＣ，ＭＯ８Ｆ’Ｅ’ｒＱ２のゲート電圧が変化
されて、しきい値電圧のばらつきによる電流増減の影響
を打ち消すような作用が生じる。その結果、ノードａの
基準電圧は一定のレベルに維持されるようになる。
ばらついても、電圧補正回路４のＥ形ＭＯ８ＦＥＴＱｔ
ｔＫよっＣ，ＭＯ８Ｆ’Ｅ’ｒＱ２のゲート電圧が変化
されて、しきい値電圧のばらつきによる電流増減の影響
を打ち消すような作用が生じる。その結果、ノードａの
基準電圧は一定のレベルに維持されるようになる。
一方、Ｄ形ＭＯ８ＦＥＴＱ、のしきい値電圧がばらつい
た場合にも、電圧補正回路４がこれに伴なう基準電圧の
変化な打ち消すように作用する。
た場合にも、電圧補正回路４がこれに伴なう基準電圧の
変化な打ち消すように作用する。
例えば、Ｄ形ＭＱＳＦＥ’Ｉ’Ｑ、のしきい値電圧の絶
対値がプロセスで大きくされたとするとオン抵抗値が小
さくなる。そのためＭＯ８ＦＥＴ’Ｑ、は電流が流れ易
くされ、ノードａの電圧は高くなる。
対値がプロセスで大きくされたとするとオン抵抗値が小
さくなる。そのためＭＯ８ＦＥＴ’Ｑ、は電流が流れ易
くされ、ノードａの電圧は高くなる。
しかし、このとき、電圧補正回路４のＤ形ＭＯ８ＦＥＴ
Ｑ、１もしきい値電圧が同じようにばらついて抵抗が小
となり、ノードｅの電位が高くされる。
Ｑ、１もしきい値電圧が同じようにばらついて抵抗が小
となり、ノードｅの電位が高くされる。
これによって、ＭＯ８Ｆ’ＥＴＱｔのゲートｍ圧が高く
なって電流が流れ易くされ、ノードａの電圧は低くなる
。その結果、ＭＯ８Ｆ’ＥＴＱ、とＱ。
なって電流が流れ易くされ、ノードａの電圧は低くなる
。その結果、ＭＯ８Ｆ’ＥＴＱ、とＱ。
の抵抗比は、Ｄ形ＭＯＳ Ｆ Ｅ ＴＱ、のしきい値電
圧のばらつきに影響されなくなり、ノードａの電圧Ｖｒ
ｅｆは略一定にされる。
圧のばらつきに影響されなくなり、ノードａの電圧Ｖｒ
ｅｆは略一定にされる。
従って、Ｄ形ＭＯ８ＦＥ’Ｉ”Ｑ、とＥ形ＭＯ８ＦＥＴ
Ｑ、がそれぞれプロセスにおいて別々にしきい値ｍ圧が
ばらついても、その影響による基準電圧の変化が電圧補
正回路４によって打ち消され、基準電圧Ｖｒｅｆはしき
い値ｍ圧のばらつきに影響されず一定にされる。
Ｑ、がそれぞれプロセスにおいて別々にしきい値ｍ圧が
ばらついても、その影響による基準電圧の変化が電圧補
正回路４によって打ち消され、基準電圧Ｖｒｅｆはしき
い値ｍ圧のばらつきに影響されず一定にされる。
次に、上記電源電圧降下検出回路の全体の動作を簡単に
説明する。
説明する。
ｍｉｘ圧Ｖｃｃがある一定のレベル以上にあるときは、
ノードｂのレベルが７−ドａの基準電圧■ｒｅｆよりも
高くなって、差動増幅段２の入力ＭＯ８ＦＥＴＱ、のオ
ン抵抗が小さくされる。そのため、ノードＣ１のレベル
が高くされてＭＯ８ＦＥ Ｔ Ｑ、カ強くオンされ、ノ
ードＣ２０レベルがグランドレベルに向かって下げられ
る。これによって、出力段３の駆動ＭＱ Ｓ Ｆ Ｅ
ＴＱｏがカットオフされ、出力ノードｄの電圧Ｖ。ｕｌ
はノ・イレベル（■ｃｃ）にされる。
ノードｂのレベルが７−ドａの基準電圧■ｒｅｆよりも
高くなって、差動増幅段２の入力ＭＯ８ＦＥＴＱ、のオ
ン抵抗が小さくされる。そのため、ノードＣ１のレベル
が高くされてＭＯ８ＦＥ Ｔ Ｑ、カ強くオンされ、ノ
ードＣ２０レベルがグランドレベルに向かって下げられ
る。これによって、出力段３の駆動ＭＱ Ｓ Ｆ Ｅ
ＴＱｏがカットオフされ、出力ノードｄの電圧Ｖ。ｕｌ
はノ・イレベル（■ｃｃ）にされる。
しかして、１ｕｕｉ圧Ｖ。Ｃがある一定のレベル以下に
なると、ノードｂのレベルがノードａの基準電圧■ｒｅ
ｆよりも低くなり、入力ＭＯ８ＦＥＴＱ。
なると、ノードｂのレベルがノードａの基準電圧■ｒｅ
ｆよりも低くなり、入力ＭＯ８ＦＥＴＱ。
のオン抵抗が太き（される。そのため、ノードＣ。
のレベルが低くなって１Ｍ０８ＦＥＴＱ、がカットオフ
される方向に作用され、ノードＣ２のレベルが■。Ｃに
向かって上昇される。その結果、出力段３の駆動Ｍｏ５
ＦＥｒＱ、、がオンされて、出力Ｖｏｕ１はロウレベル
（０■）に変化される。
される方向に作用され、ノードＣ２のレベルが■。Ｃに
向かって上昇される。その結果、出力段３の駆動Ｍｏ５
ＦＥｒＱ、、がオンされて、出力Ｖｏｕ１はロウレベル
（０■）に変化される。
この出力Ｖ。ｕｌがＬＳＩのリセット信号として供給さ
れると、ＬＳＩの動作が停止され２０ジツり回路の誤動
作が防止されるようになる。
れると、ＬＳＩの動作が停止され２０ジツり回路の誤動
作が防止されるようになる。
なお、この発明は、時計や電卓、マイコン等のごとくロ
ジック回路を含む、Ｆ、うな装置に幅広く適用すること
ができる。また、基準電圧Ｖｒｅｆ と電源電圧依存性
を有するノードの電圧とな比較して電源ｗ１圧の降下な
検出する比較回路の構成は、第２図に示されるような回
路（差動増幅段等）に限定されるものではない。
ジック回路を含む、Ｆ、うな装置に幅広く適用すること
ができる。また、基準電圧Ｖｒｅｆ と電源電圧依存性
を有するノードの電圧とな比較して電源ｗ１圧の降下な
検出する比較回路の構成は、第２図に示されるような回
路（差動増幅段等）に限定されるものではない。
この発明は以上説明したように、基準電圧発生回路を構
成するＭＯＳＦＥＴと同じＭ Ｏ８Ｆ Ｅ Ｔからなる
電圧補正回路が設けられているので、しきい値電圧のば
らつきによる基準電圧の変化が、電圧補正回路によって
打ち消されるようになる。そのため、しきい値電圧のば
らつきに左右されないような基準電圧な発生することが
でき、これによって、ＩｌＥ源電圧電圧降下検出回路出
精度が向上されるという効果がある。
成するＭＯＳＦＥＴと同じＭ Ｏ８Ｆ Ｅ Ｔからなる
電圧補正回路が設けられているので、しきい値電圧のば
らつきによる基準電圧の変化が、電圧補正回路によって
打ち消されるようになる。そのため、しきい値電圧のば
らつきに左右されないような基準電圧な発生することが
でき、これによって、ＩｌＥ源電圧電圧降下検出回路出
精度が向上されるという効果がある。
第１図は従来のｖＬ源寛田降干検出回路の一例を示す回
路図。 第２図は本発明に係る電源電圧降下検出回路の一実施例
を示す回路図である。 １・・・基準電圧発生回路、２・・・差動増ｆ＃Ａ段、
３・・・出力段、４・・・電圧補正回路、Ｖｒｅｆ・・
・基準電圧。 ■ｃｃ・・・電源電圧。
路図。 第２図は本発明に係る電源電圧降下検出回路の一実施例
を示す回路図である。 １・・・基準電圧発生回路、２・・・差動増ｆ＃Ａ段、
３・・・出力段、４・・・電圧補正回路、Ｖｒｅｆ・・
・基準電圧。 ■ｃｃ・・・電源電圧。
Claims (1)
- 【特許請求の範囲】 第１の電源電圧と第２の電源電圧との間にデプレッショ
ン形ＭＱｓＦＥＴと工７ハンスメ／ト形Ｍ Ｏ８Ｆ Ｅ
ｉ”とが直列接続されて、その中間の一定レベルの電
圧が発生されるようにされた基準電圧発生回路を備え、
この基準電圧と上記電源電圧の変動に依存して変動する
ノードのレベルとを比較して、電源電圧がある所定のレ
ベル以下になったこと検出して出力するようにされた電
源電圧降下検出回路において、上記基準電圧発生回路に
対応してデプレッション形Ｍ Ｏ８Ｆ Ｅ Ｔと工／ハ
ンスメント形ＭＯ８ＦＥＴとが上記第１および第２のｔ
！ｌ源電圧電圧に直列接続され、かつその接続ノードの
電圧が各ゲート端子に印加されるとともに。 上記接続ノードの電圧が上記基準電圧を形成するための
工／ハ／スメント形ＭＯ８ｌ’ＥＴのゲート端子に供給
され、各ＭＯ８ＦＥＴのしきい値電圧のバラツキに左右
されることなく一定の基準電圧が発生されるようにされ
てなることを特徴とするｍＫ電源電圧降下検出回路
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11979782A JPS5910859A (ja) | 1982-07-12 | 1982-07-12 | 電源電圧降下検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11979782A JPS5910859A (ja) | 1982-07-12 | 1982-07-12 | 電源電圧降下検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5910859A true JPS5910859A (ja) | 1984-01-20 |
Family
ID=14770459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11979782A Pending JPS5910859A (ja) | 1982-07-12 | 1982-07-12 | 電源電圧降下検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5910859A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60221815A (ja) * | 1984-04-18 | 1985-11-06 | Toshiba Corp | 半導体集積回路 |
| JPS61165664A (ja) * | 1985-01-18 | 1986-07-26 | Matsushita Electric Ind Co Ltd | 電源電圧検出回路 |
| JPH0634676A (ja) * | 1992-07-20 | 1994-02-10 | Yamaha Corp | 電源電圧検知回路および該回路を有する半導体集積回路 |
| US7322075B2 (en) | 2004-02-25 | 2008-01-29 | Ykk Corporation | Metallic slide fastener element and method for manufacturing the same |
-
1982
- 1982-07-12 JP JP11979782A patent/JPS5910859A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60221815A (ja) * | 1984-04-18 | 1985-11-06 | Toshiba Corp | 半導体集積回路 |
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| JPH0634676A (ja) * | 1992-07-20 | 1994-02-10 | Yamaha Corp | 電源電圧検知回路および該回路を有する半導体集積回路 |
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