JPH0311690B2 - - Google Patents
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- Publication number
- JPH0311690B2 JPH0311690B2 JP58074251A JP7425183A JPH0311690B2 JP H0311690 B2 JPH0311690 B2 JP H0311690B2 JP 58074251 A JP58074251 A JP 58074251A JP 7425183 A JP7425183 A JP 7425183A JP H0311690 B2 JPH0311690 B2 JP H0311690B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- circuit
- output
- threshold
- state signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
Landscapes
- Electronic Switches (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
この発明はCMOS集積回路のいわゆるオート
クリア回路を兼ねた信号発生回路に関するもので
ある。
クリア回路を兼ねた信号発生回路に関するもので
ある。
従来、CMOS集積回路としては第１図に示す
ものがあつた。第１図において１はＰチヤンネル
エンハンスメント型MOSトランジスタP1とＮチ
ヤンネルエンハンスメント型MOSトランジスタ
N1とＮチヤンネルデプレツシヨン型MOSトラン
ジスタN2によつて構成され、電源電圧VDDよりも
MOSトランジスタP1、N1のしきい値に基づく一
定値だけ低い電圧を出力する第１の分圧回路、２
は電源電圧に比例して変化する第１の動作しきい
値を有するしきい値回路としてのCMOSインバ
ータ、３はラツチ回路、４はラツチ回路３の出力
端子であり、この出力端子４から図外のマイクロ
コンピユータシステムの動作をクリアするシステ
ムクリア信号が出力される。
ものがあつた。第１図において１はＰチヤンネル
エンハンスメント型MOSトランジスタP1とＮチ
ヤンネルエンハンスメント型MOSトランジスタ
N1とＮチヤンネルデプレツシヨン型MOSトラン
ジスタN2によつて構成され、電源電圧VDDよりも
MOSトランジスタP1、N1のしきい値に基づく一
定値だけ低い電圧を出力する第１の分圧回路、２
は電源電圧に比例して変化する第１の動作しきい
値を有するしきい値回路としてのCMOSインバ
ータ、３はラツチ回路、４はラツチ回路３の出力
端子であり、この出力端子４から図外のマイクロ
コンピユータシステムの動作をクリアするシステ
ムクリア信号が出力される。
次に第１図に示す構成について動作を第２図を
用いて説明する。第２図はVDDが立ち上る時の分
圧回路１の出力Ａとインバータ２の動作しきい値
Ｂの様子を示したものであり、同図において、Ａ
がＢに等しくなるまでは、インバータ２は第１状
態信号である“１”の信号を出力し、したがつて
ラツチ回路３の出力であるシステムクリア信号も
‘1'となり、システムがクリアされる。なお、ラ
ツチ回路３は分圧回路１の出力にノイズがのつて
いる場合でも、１マシンサイクルの間、確実に‘
1'または‘0'を出力するためのものである。第２
図においてＡがＢよりも大きくなると、インバー
タ２は第２状態信号である“０”の信号を出力
し、システムクリア信号も“０”となつて、シス
テムクリアが解除され、マイクロコンピユータが
ラン状態になる。ところでCMOSインバータ２
の回路としてのしきい値VTはよく知られている
ように次式で表わされる。
用いて説明する。第２図はVDDが立ち上る時の分
圧回路１の出力Ａとインバータ２の動作しきい値
Ｂの様子を示したものであり、同図において、Ａ
がＢに等しくなるまでは、インバータ２は第１状
態信号である“１”の信号を出力し、したがつて
ラツチ回路３の出力であるシステムクリア信号も
‘1'となり、システムがクリアされる。なお、ラ
ツチ回路３は分圧回路１の出力にノイズがのつて
いる場合でも、１マシンサイクルの間、確実に‘
1'または‘0'を出力するためのものである。第２
図においてＡがＢよりも大きくなると、インバー
タ２は第２状態信号である“０”の信号を出力
し、システムクリア信号も“０”となつて、シス
テムクリアが解除され、マイクロコンピユータが
ラン状態になる。ところでCMOSインバータ２
の回路としてのしきい値VTはよく知られている
ように次式で表わされる。
VT＝VDD−VTP＋VTN√N P／１＋√βN／βP
ここで、VTP、VTNは各々ＰチヤンネルMOSと
ＮチヤンネルMOSのしきい値であり、βP、βNは
各々ＰチヤンネルMOSとＮチヤンネルMOSのコ
ンダクタンスである。上記の式から分かるよう
に、VTはウエハプロセスパラメータVTP、VTN、
βP、βNのばらつきが大きいため大きくばらつくの
で、システムクリアが解除される電源電圧値も大
きくばらつくことになる。したがつて、使用動作
電圧が高い場合は問題ないが、電圧が低いと、マ
イクロコンピユータをクリア状態にすべきである
にもかかわらず、システムクリアが解除されてマ
イクロコンピユータがラン状態になるという問題
が生じる。
ＮチヤンネルMOSのしきい値であり、βP、βNは
各々ＰチヤンネルMOSとＮチヤンネルMOSのコ
ンダクタンスである。上記の式から分かるよう
に、VTはウエハプロセスパラメータVTP、VTN、
βP、βNのばらつきが大きいため大きくばらつくの
で、システムクリアが解除される電源電圧値も大
きくばらつくことになる。したがつて、使用動作
電圧が高い場合は問題ないが、電圧が低いと、マ
イクロコンピユータをクリア状態にすべきである
にもかかわらず、システムクリアが解除されてマ
イクロコンピユータがラン状態になるという問題
が生じる。
この発明はかかる問題点を解消するためになさ
れたもので、システムクリアが解除されるときの
電源電圧値のウエハプロセスパラメータによるば
らつきが小さい信号発生回路を提供するものであ
る。
れたもので、システムクリアが解除されるときの
電源電圧値のウエハプロセスパラメータによるば
らつきが小さい信号発生回路を提供するものであ
る。
以下、この発明の一実施例を第３図を用いて説
明する。第３図において、１〜４は第１図と同一
のものであり、５はＰチヤンネルエンハンスメン
ト型MOSトランジスタP2、P3、Ｎチヤンネルエ
ンハンスメント型MOSトランジスタN3、N4、
N5、N6と定電流源Ｓで構成された電圧比較回
路、６は抵抗R1、R2で構成された抵抗分圧回路
からなる第２の分圧回路、７はインバータからな
り電圧比較回路５の出力段をなす増幅器、８はゲ
ート回路としての20Rゲートである。
明する。第３図において、１〜４は第１図と同一
のものであり、５はＰチヤンネルエンハンスメン
ト型MOSトランジスタP2、P3、Ｎチヤンネルエ
ンハンスメント型MOSトランジスタN3、N4、
N5、N6と定電流源Ｓで構成された電圧比較回
路、６は抵抗R1、R2で構成された抵抗分圧回路
からなる第２の分圧回路、７はインバータからな
り電圧比較回路５の出力段をなす増幅器、８はゲ
ート回路としての20Rゲートである。
第３図に示す構成についてその動作を第４図を
用いて説明する。
用いて説明する。
第４図において、電源電圧VDDが立ち上る時の
第１の分圧回路１の出力ＡとCMOSインバータ
２の動作しきい値Ｂおよび第２の分圧回路６の出
力Ｃの様子を示したものであり、同図において電
源電圧VDDがある電圧以上で、かつＡがＣに等し
くなるまでは、電圧比較回路５からインバータ７
へは第２状態信号である“０”の信号が出力され
るので、これを反転したインバータ７の出力は‘
1'となり、ラツチ回路３の出力端子４には‘1'が
出力され、マイクロコンピユータシステムがクリ
ア状態となる。ところで、第３図において分圧回
路６の抵抗比は、通常使用する電源電圧におい
て、ＡとＣの間に適当な電圧差（ノイズマージ
ン）をとるためだいたい１：１の比に設定され、
そのため分圧回路６からはほぼVDD／２が出力さ
れることになるので、電源電圧が立ち上つて第２
の分圧回路６の出力が第２の動作しきい値である
トランジスタN4のしきい値以上になるまで、電
圧比較回路５の出力はフローテイングもしくは‘
1'である。しかし、システムの内部回路はVDDが
しきい値以上であれば動作するので、この時でも
システムクリア信号は‘1'でなければならない。
そのためインバータ２と2ORゲート８を設ける。
つまり、インバータ２は第４図においてＡとＢの
電圧が等しくなるまで‘1'を出力するので、イン
バータ２と７の出力の和をラツチ回路３に入力す
ることにより、VDDがしきい値以上であればシス
テムクリア信号は‘1'となる。さらに、第４図に
示すようにＡとＢの交点P1の電圧を、ＡとＣの
交点P2の電圧より低く設定することにより、シ
ステムクリアが解除される電源電圧値は、ＡとＣ
の電圧が等しくなる時の電源電圧値となる。この
電源電圧値のウエハプロセスパラメータによるば
らつきは、分圧回路６の抵抗R1、R2を拡散抵抗
で構成すると、その抵抗値の絶対的ばらつきは大
きくても、R1とR2の比のばらつきはごくわずか
にすることができ、また電圧比較回路５の精度は
ウエハプロセスパラメータによつてほとんどばら
つかないので、ごくわずかになる。
第１の分圧回路１の出力ＡとCMOSインバータ
２の動作しきい値Ｂおよび第２の分圧回路６の出
力Ｃの様子を示したものであり、同図において電
源電圧VDDがある電圧以上で、かつＡがＣに等し
くなるまでは、電圧比較回路５からインバータ７
へは第２状態信号である“０”の信号が出力され
るので、これを反転したインバータ７の出力は‘
1'となり、ラツチ回路３の出力端子４には‘1'が
出力され、マイクロコンピユータシステムがクリ
ア状態となる。ところで、第３図において分圧回
路６の抵抗比は、通常使用する電源電圧におい
て、ＡとＣの間に適当な電圧差（ノイズマージ
ン）をとるためだいたい１：１の比に設定され、
そのため分圧回路６からはほぼVDD／２が出力さ
れることになるので、電源電圧が立ち上つて第２
の分圧回路６の出力が第２の動作しきい値である
トランジスタN4のしきい値以上になるまで、電
圧比較回路５の出力はフローテイングもしくは‘
1'である。しかし、システムの内部回路はVDDが
しきい値以上であれば動作するので、この時でも
システムクリア信号は‘1'でなければならない。
そのためインバータ２と2ORゲート８を設ける。
つまり、インバータ２は第４図においてＡとＢの
電圧が等しくなるまで‘1'を出力するので、イン
バータ２と７の出力の和をラツチ回路３に入力す
ることにより、VDDがしきい値以上であればシス
テムクリア信号は‘1'となる。さらに、第４図に
示すようにＡとＢの交点P1の電圧を、ＡとＣの
交点P2の電圧より低く設定することにより、シ
ステムクリアが解除される電源電圧値は、ＡとＣ
の電圧が等しくなる時の電源電圧値となる。この
電源電圧値のウエハプロセスパラメータによるば
らつきは、分圧回路６の抵抗R1、R2を拡散抵抗
で構成すると、その抵抗値の絶対的ばらつきは大
きくても、R1とR2の比のばらつきはごくわずか
にすることができ、また電圧比較回路５の精度は
ウエハプロセスパラメータによつてほとんどばら
つかないので、ごくわずかになる。
なお、以上VDDの立ち上り時について説明した
が、VDDの立ち下り時にはそれとは逆の動作をす
ることは言うまでもない。
が、VDDの立ち下り時にはそれとは逆の動作をす
ることは言うまでもない。
以上のようにこの発明は、電源電圧よりも一定
値だけ低い電圧を出力する第１の分圧回路と、前
記電源電圧に比例して変化する第１の動作しきい
値を有し、前記第１の分圧回路の出力電圧が入力
され、該出力電圧が前記第１の動作しきい値より
も低いとき及び高いときに第１状態信号及び第２
状態信号をそれぞれ出力するしきい値回路と、前
記電源電圧を分圧し前記第１の動作しきい値より
も高い電圧を出力する第２の分圧回路と、第２の
動作しきい値を有し、前記両分圧回路の出力電圧
が入力され、前記第２の分圧回路の出力電圧が前
記第２の動作しきい値よりも高い状態で第１の分
圧回路の出力電圧が前記第２の分圧回路の出力電
圧よりも低いとき及び高いときに第１状態信号及
び第２状態信号をそれぞれ出力する電圧比較回路
と、前記しきい値回路の出力及び前記比較回路の
出力が入力され、前記しきい値回路の第１状態信
号又は前記比較回路の第１状態信号の入力により
第１状態信号を出力するゲート回路とを備えてい
る。
値だけ低い電圧を出力する第１の分圧回路と、前
記電源電圧に比例して変化する第１の動作しきい
値を有し、前記第１の分圧回路の出力電圧が入力
され、該出力電圧が前記第１の動作しきい値より
も低いとき及び高いときに第１状態信号及び第２
状態信号をそれぞれ出力するしきい値回路と、前
記電源電圧を分圧し前記第１の動作しきい値より
も高い電圧を出力する第２の分圧回路と、第２の
動作しきい値を有し、前記両分圧回路の出力電圧
が入力され、前記第２の分圧回路の出力電圧が前
記第２の動作しきい値よりも高い状態で第１の分
圧回路の出力電圧が前記第２の分圧回路の出力電
圧よりも低いとき及び高いときに第１状態信号及
び第２状態信号をそれぞれ出力する電圧比較回路
と、前記しきい値回路の出力及び前記比較回路の
出力が入力され、前記しきい値回路の第１状態信
号又は前記比較回路の第１状態信号の入力により
第１状態信号を出力するゲート回路とを備えてい
る。
従つて、電圧比較回路により両分圧回路の出力
電圧を比較し、第１の分圧回路の出力電圧が第２
の分圧回路の出力電圧よりも低いときに第１状態
信号を出力し、ゲート回路によりしきい値回路の
第１状態信号又は電圧比較回路の第１状態信号の
入力により第１状態信号を出力するため、システ
ムクリアが解除されるときの電源電圧値は、第１
の分圧回路の出力電圧が第２の分圧回路の出力電
圧に等しくなつたときであり、第２の分圧回路を
出力電圧のばらつきの小さい抵抗分圧回路で構成
することが可能であること、及び電圧比較回路の
ウエハプロセスパラメータによるばらつきがほと
んどないことから、システムクリア解除時の電源
電圧値のウエハプロセスパラメータによるばらつ
きを、従来に比べて大幅に小さくすることがで
き、従来のようなシステムの動作の不安定を解消
することができる。
電圧を比較し、第１の分圧回路の出力電圧が第２
の分圧回路の出力電圧よりも低いときに第１状態
信号を出力し、ゲート回路によりしきい値回路の
第１状態信号又は電圧比較回路の第１状態信号の
入力により第１状態信号を出力するため、システ
ムクリアが解除されるときの電源電圧値は、第１
の分圧回路の出力電圧が第２の分圧回路の出力電
圧に等しくなつたときであり、第２の分圧回路を
出力電圧のばらつきの小さい抵抗分圧回路で構成
することが可能であること、及び電圧比較回路の
ウエハプロセスパラメータによるばらつきがほと
んどないことから、システムクリア解除時の電源
電圧値のウエハプロセスパラメータによるばらつ
きを、従来に比べて大幅に小さくすることがで
き、従来のようなシステムの動作の不安定を解消
することができる。
第１図は従来の信号発生回路を示す回路構成
図、第２図は第１図の構成の動作を説明するため
の説明図、第３図はこの発明の一実施例を示す回
路構成図、第４図は本発明による第３図の構成に
ついてその動作を説明するための説明図である。
なお、図中、同一符号は同一、又は相当部分を示
す。 １，６……第１、第２の分圧回路、２，７……
インバータ、３……ラツチ回路、５……電圧比較
回路、８……2ORゲート。
図、第２図は第１図の構成の動作を説明するため
の説明図、第３図はこの発明の一実施例を示す回
路構成図、第４図は本発明による第３図の構成に
ついてその動作を説明するための説明図である。
なお、図中、同一符号は同一、又は相当部分を示
す。 １，６……第１、第２の分圧回路、２，７……
インバータ、３……ラツチ回路、５……電圧比較
回路、８……2ORゲート。
Claims (1)
- 【特許請求の範囲】 １ 電源電圧よりも一定値だけ低い電圧を出力す
る第１の分圧回路と、 前記電源電圧に比例して変化する第１の動作し
きい値を有し、前記第１の分圧回路の出力電圧が
入力され、該出力電圧が前記第１の動作しきい値
よりも低いとき及び高いときに第１状態信号及び
第２状態信号をそれぞれ出力するしきい値回路
と、 前記電源電圧を分圧し前記第１の動作しきい値
よりも高い電圧を出力する第２の分圧回路と、 第２の動作しきい値を有し、前記両分圧回路の
出力電圧が入力され、前記第２の分圧回路の出力
電圧が前記第２の動作しきい値よりも高い状態で
第１の分圧回路の出力電圧が前記第２の分圧回路
の出力電圧よりも低いとき及び高いときに第１状
態信号及び第２状態信号をそれぞれ出力する電圧
比較回路と、 前記しきい値回路の出力及び前記比較回路の出
力が入力され、前記しきい値回路の第１状態信号
又は前記比較回路の第１状態信号の入力により第
１状態信号を出力するゲート回路とを備えたこと
を特徴とする信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58074251A JPS59198024A (ja) | 1983-04-25 | 1983-04-25 | 信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58074251A JPS59198024A (ja) | 1983-04-25 | 1983-04-25 | 信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59198024A JPS59198024A (ja) | 1984-11-09 |
| JPH0311690B2 true JPH0311690B2 (ja) | 1991-02-18 |
Family
ID=13541751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58074251A Granted JPS59198024A (ja) | 1983-04-25 | 1983-04-25 | 信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59198024A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0650028Y2 (ja) * | 1988-12-15 | 1994-12-14 | ローム株式会社 | リセット回路 |
| JP2797761B2 (ja) * | 1991-07-11 | 1998-09-17 | 日本電気株式会社 | パワーオン回路 |
| ES2097969T3 (es) * | 1993-09-10 | 1997-04-16 | Alcatel Bell Nv | Circuito generador de tension de referencia. |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5721065Y2 (ja) * | 1977-05-04 | 1982-05-07 |
-
1983
- 1983-04-25 JP JP58074251A patent/JPS59198024A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59198024A (ja) | 1984-11-09 |
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