JPH02161817A - インバーター回路 - Google Patents
インバーター回路Info
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- JPH02161817A JPH02161817A JP63316688A JP31668888A JPH02161817A JP H02161817 A JPH02161817 A JP H02161817A JP 63316688 A JP63316688 A JP 63316688A JP 31668888 A JP31668888 A JP 31668888A JP H02161817 A JPH02161817 A JP H02161817A
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- Japan
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- 230000000295 complement effect Effects 0.000 claims 1
- 230000007423 decrease Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0021—Modifications of threshold
- H03K19/0027—Modifications of threshold in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はインバータ回路に関する。
従来この種のインバータ回路は、第４図に示すような構
成となっていた。即ち、ソースが正電源ＶＤＤに接続さ
れるＰチャネルＭＯＳトランジスタ１と、ソースが負電
源Ｖｓｓに接続されるＮチャネルＭＯＳ）：７ンジスタ
２を備え、トランジスタ１゜２のゲートをまとめて１つ
の入力端子ａに接続し、トランジスタ１．２のドレイン
をまとめて、１つの出力端子ｂ１こ接続した構成となっ
ていた。
成となっていた。即ち、ソースが正電源ＶＤＤに接続さ
れるＰチャネルＭＯＳトランジスタ１と、ソースが負電
源Ｖｓｓに接続されるＮチャネルＭＯＳ）：７ンジスタ
２を備え、トランジスタ１゜２のゲートをまとめて１つ
の入力端子ａに接続し、トランジスタ１．２のドレイン
をまとめて、１つの出力端子ｂ１こ接続した構成となっ
ていた。
今、入力端子ａの電圧Ｖｉｎが、入力論理レベルのしき
い電圧（以下入力しきいレベルと記す）ＶＴＲよりも充
分高い時（Ｖｉｎ＞ ＶＴＲ）、出力端子すの′１圧Ｖ
ｏｕｔ は、低レベル出力となり、Ｖｏｕｔ＝Ｖ□ｒ
、中Ｖｓｓとなり、一方入力端子電圧ｖｉｎが入力しき
いレベルＶＴ）ｔよりも充分低い時（Ｖｉｎ＜ ＴＴＨ
）出力端子を圧Ｖｏｕｔ は高レベル出力となり、Ｖ□
ｕｔ＝ｖＯＨ中■ＤＤトナル。
い電圧（以下入力しきいレベルと記す）ＶＴＲよりも充
分高い時（Ｖｉｎ＞ ＶＴＲ）、出力端子すの′１圧Ｖ
ｏｕｔ は、低レベル出力となり、Ｖｏｕｔ＝Ｖ□ｒ
、中Ｖｓｓとなり、一方入力端子電圧ｖｉｎが入力しき
いレベルＶＴ）ｔよりも充分低い時（Ｖｉｎ＜ ＴＴＨ
）出力端子を圧Ｖｏｕｔ は高レベル出力となり、Ｖ□
ｕｔ＝ｖＯＨ中■ＤＤトナル。
この入力しきいレベルｖｔＨは、’ＭＯ８トランジスタ
１，２のｔ光駆動能力で決まり、例えばＰチャネルＭＯ
Ｓトランジスタの電流１駆動能力が高くなると、入カレ
きいレベルＶＴＨは上昇する。
１，２のｔ光駆動能力で決まり、例えばＰチャネルＭＯ
Ｓトランジスタの電流１駆動能力が高くなると、入カレ
きいレベルＶＴＨは上昇する。
これは、以下のように説明される。ｖｉｎ中ＶＴＨの場
合、出力電圧Ｖｏｕｔ はＶＤＤとＶｓｓの中間電位を
取り１ＰチャネルＭＯＳトランジスタ１とＮチャネルＭ
ＯＳトランジスタ２の電流駆動能力は、はぼ等しくなっ
ている。例えばＭＯＳトランジスタ１の［流駆動能力が
高くなると、前述した平衡状態を保つためには、入力電
圧ｖｉｎが上昇し、ＭＯＳトランジスタ１の電流駆動能
力を減少させ、ＭＯＳトランジスタ２の電流駆動能力を
増加させなくてはならない。その結果として、出力をＶ
ＤＤとＶｓＳの中間レベルｌこする入力電圧、すなわち
入力しきいレベルＶｒＨは上昇する。
合、出力電圧Ｖｏｕｔ はＶＤＤとＶｓｓの中間電位を
取り１ＰチャネルＭＯＳトランジスタ１とＮチャネルＭ
ＯＳトランジスタ２の電流駆動能力は、はぼ等しくなっ
ている。例えばＭＯＳトランジスタ１の［流駆動能力が
高くなると、前述した平衡状態を保つためには、入力電
圧ｖｉｎが上昇し、ＭＯＳトランジスタ１の電流駆動能
力を減少させ、ＭＯＳトランジスタ２の電流駆動能力を
増加させなくてはならない。その結果として、出力をＶ
ＤＤとＶｓＳの中間レベルｌこする入力電圧、すなわち
入力しきいレベルＶｒＨは上昇する。
このようｌこ、従来のインバータ回路の入力しきいレベ
ルＶＴＲハｓ ”チャネルＭＯ３トランジスタ１とＮチ
ャネルＭＯＳトランジスタ２の電流駆動能力で決まるの
で、例えば製造条件や周囲温度の変化等Ｉこより、Ｐチ
ャネルＭＯ８トランジスタのしきい電圧ＶＴＰ、あるい
はＮチャネルＭＯＳトランジスタのしきい電圧７丁ＩＩ
が変動すると、入力しきいレベルＶＴＲを変動してしま
うという欠点があった。
ルＶＴＲハｓ ”チャネルＭＯ３トランジスタ１とＮチ
ャネルＭＯＳトランジスタ２の電流駆動能力で決まるの
で、例えば製造条件や周囲温度の変化等Ｉこより、Ｐチ
ャネルＭＯ８トランジスタのしきい電圧ＶＴＰ、あるい
はＮチャネルＭＯＳトランジスタのしきい電圧７丁ＩＩ
が変動すると、入力しきいレベルＶＴＲを変動してしま
うという欠点があった。
本発明の目的は、前記欠点が解決され、入力し゛きいレ
ベルＶＴＲが変動しないようにしたインバータ回路を提
供することにある。
ベルＶＴＲが変動しないようにしたインバータ回路を提
供することにある。
本発明のインバータ回路の構成は、互いに相補なる第１
．第２のＭＯＳトランジスタを直列接続して、第１．第
２の電源間ｌこ接続し、前記第１゜第２のＭＯＳトラン
ジスタのゲート同士を共通接続して入力となし、前記第
１のＭＯＳトランジスタと同じチャネル型の第３のＭＯ
Ｓトランジスタを前記Ｍ１のＭＯＳトランジスタｆこ並
列ｆＡ続し、前記第３のＭＯＳトランジスタのゲートを
基準電圧源に接続し、前記第１．第２のＭＯＳトランジ
スタの直列接続点を前記第３のＭＯＳトランジスタの一
方の電極とを共通接続して出力となしたことを特徴とす
る。
．第２のＭＯＳトランジスタを直列接続して、第１．第
２の電源間ｌこ接続し、前記第１゜第２のＭＯＳトラン
ジスタのゲート同士を共通接続して入力となし、前記第
１のＭＯＳトランジスタと同じチャネル型の第３のＭＯ
Ｓトランジスタを前記Ｍ１のＭＯＳトランジスタｆこ並
列ｆＡ続し、前記第３のＭＯＳトランジスタのゲートを
基準電圧源に接続し、前記第１．第２のＭＯＳトランジ
スタの直列接続点を前記第３のＭＯＳトランジスタの一
方の電極とを共通接続して出力となしたことを特徴とす
る。
次に図面を参照しながら本発明の詳細な説明する。
第１図は本発明の一実施例のインバータ回路の回路図で
ある。第１図において、本実施例のインバータ回路は、
ソースが正電源ＶＤＤに接続されるＰチャネルＭＯ８ト
ランジスタ１と、ソースが定電源Ｖｓｓに接続されるＮ
チャネルＭＯＳトランジスタ２と、ゲートの基準電圧源
ｖ８に接続され、ソースが正電源ＶＤＤに接続されるＰ
チャネルＭＯＳトランジスタ３とを備え、トランジスタ
ｌのゲートとトランジスタ２のゲートをまとめて、入力
端子ａに接続し、トランジスタ１のドレインとトランジ
スタ２のドレインとトランジスタ３のドレインとをまと
めて出力端子すに接続している。
ある。第１図において、本実施例のインバータ回路は、
ソースが正電源ＶＤＤに接続されるＰチャネルＭＯ８ト
ランジスタ１と、ソースが定電源Ｖｓｓに接続されるＮ
チャネルＭＯＳトランジスタ２と、ゲートの基準電圧源
ｖ８に接続され、ソースが正電源ＶＤＤに接続されるＰ
チャネルＭＯＳトランジスタ３とを備え、トランジスタ
ｌのゲートとトランジスタ２のゲートをまとめて、入力
端子ａに接続し、トランジスタ１のドレインとトランジ
スタ２のドレインとトランジスタ３のドレインとをまと
めて出力端子すに接続している。
トランジスタ１．２は従来の第４図と同じインバータを
形成している。トランジスタ３は、基準電圧回路の出力
電圧ｖｅに応じた電流をトランジスタ２に供給するため
の電流源トランジスタである。入力端子ａの電圧Ｖｉｎ
が入力しないレベルＶＴＲよりも充分高い時（Ｖｉｎ
＞ ＶＴＲ）、出力端子電圧は低レベル出力となり、入
力端子ａの電圧ｖｉｎが入力しきいレベルＶＴＲよりも
充分低い時（Ｖｉｎ＜ＶＴＲ）、出力端子すの電圧は、
高レベル出力となる。
形成している。トランジスタ３は、基準電圧回路の出力
電圧ｖｅに応じた電流をトランジスタ２に供給するため
の電流源トランジスタである。入力端子ａの電圧Ｖｉｎ
が入力しないレベルＶＴＲよりも充分高い時（Ｖｉｎ
＞ ＶＴＲ）、出力端子電圧は低レベル出力となり、入
力端子ａの電圧ｖｉｎが入力しきいレベルＶＴＲよりも
充分低い時（Ｖｉｎ＜ＶＴＲ）、出力端子すの電圧は、
高レベル出力となる。
ここで、ＮチャネルＭＯＳトランジスタのしきい電圧を
ＶＴＮとして、第１図に示すインバータの入力しきいレ
ベルＶＴＨの変動を説明する。
ＶＴＮとして、第１図に示すインバータの入力しきいレ
ベルＶＴＨの変動を説明する。
すでに説明したように、入力しきいレベルＶＴ）Ｉは出
力電圧Ｖｏｎｔが、ＶＤＤ （！： Ｖｓｓ の中間電
位に設定されるような電圧と定義され、ＰチャネルＭＯ
ＳトランジスタとＮチャネルＭＯＳ）う／ジスタの電流
駆動能力の比で決定される。
力電圧Ｖｏｎｔが、ＶＤＤ （！： Ｖｓｓ の中間電
位に設定されるような電圧と定義され、ＰチャネルＭＯ
ＳトランジスタとＮチャネルＭＯＳ）う／ジスタの電流
駆動能力の比で決定される。
ＶＴＮが製造条件等により減少すると、トランジスタ２
の電流駆動能力は、トランジスタ１に比較して過剰にな
り、その過剰な電流がトランジスタＩＩこ流れるため、
ＶＯｎｉ が低下する。従って、従来回路においては、
Ｖｏｎｔ をＶＤＤとＶｓｓの中間レベルｌこ保つため
には、入力電圧Ｖｉｎが低下し、その結果としてｖｒＨ
が低下した。
の電流駆動能力は、トランジスタ１に比較して過剰にな
り、その過剰な電流がトランジスタＩＩこ流れるため、
ＶＯｎｉ が低下する。従って、従来回路においては、
Ｖｏｎｔ をＶＤＤとＶｓｓの中間レベルｌこ保つため
には、入力電圧Ｖｉｎが低下し、その結果としてｖｒＨ
が低下した。
しかしながら、本回路ｌこおいては、トランジスタ２の
電流駆動能力がトランジスタｉｔこ比較して過剰ｆこな
つ７１ｉｉ：、場合でも、トランジスタ２の１流駆動能
力の増加分をトランジスタ３１こ流すよう薯こすること
で、ＶＴｔを安定することが可能である。ただし、この
ためｌこは、ＶＴＮが低下した場合、そのＶＴＮの低下
ｌこ応じて、トランジスタ３を流れる電流が増加するよ
うｌこ、基準電圧ＶＢを与える必要がある。
電流駆動能力がトランジスタｉｔこ比較して過剰ｆこな
つ７１ｉｉ：、場合でも、トランジスタ２の１流駆動能
力の増加分をトランジスタ３１こ流すよう薯こすること
で、ＶＴｔを安定することが可能である。ただし、この
ためｌこは、ＶＴＮが低下した場合、そのＶＴＮの低下
ｌこ応じて、トランジスタ３を流れる電流が増加するよ
うｌこ、基準電圧ＶＢを与える必要がある。
第３図はＶＴＮの低下ζこ応じて、トランジスタ３を流
れる電流が増加するようｌこ、設計された基準電圧（バ
イアス電圧）発生回路の一例を示す回路図である。第３
図において、ソースが正電源Ｖｒ＋ｎｌこ接続されるＰ
チャネルＭＯＳトランジスタ５と、ソースが負電源Ｖｓ
ｓに接続されるＮチャネルＭＯＳトランジスタ７と、ソ
・−スがトランジスタ７のゲートおよびドレインに共通
ｌこ接続される５ＮチャネルＭＯＳトランジスタ６とを
備え、トランジスタ５０ドレインおよびゲートと、トラ
ンジスタ６のドレインおよびゲートをまとめて、１つの
バイアス出力端子ｄに接続されている。
れる電流が増加するようｌこ、設計された基準電圧（バ
イアス電圧）発生回路の一例を示す回路図である。第３
図において、ソースが正電源Ｖｒ＋ｎｌこ接続されるＰ
チャネルＭＯＳトランジスタ５と、ソースが負電源Ｖｓ
ｓに接続されるＮチャネルＭＯＳトランジスタ７と、ソ
・−スがトランジスタ７のゲートおよびドレインに共通
ｌこ接続される５ＮチャネルＭＯＳトランジスタ６とを
備え、トランジスタ５０ドレインおよびゲートと、トラ
ンジスタ６のドレインおよびゲートをまとめて、１つの
バイアス出力端子ｄに接続されている。
バイアス出力端子ｄを第１図に接続すると、ＶＴＮの低
下ｆこより、バイアス出力端子電圧は減少するので、ト
ランジスタ３の電流［動能力は増加する。ＶＴＮの低下
ｌこよるトランジスタ３の電流増加分を、ｖＴＮｆ）低
下によるトランジスタ２の電流増加分を等【７〈設定す
ることは、トランジスタ６゜７．３のトランジスタサイ
ズ比（ｗ／Ｌ）を最適に設定すれば良い。例えば、トラ
ンジスタ３のトランジスタサイズ比（ｗ／Ｌ）を大きく
すれば、ＶＴＮの低下ｌこ対するトランジスタ３の電流
増加の割合は大きくなる。
下ｆこより、バイアス出力端子電圧は減少するので、ト
ランジスタ３の電流［動能力は増加する。ＶＴＮの低下
ｌこよるトランジスタ３の電流増加分を、ｖＴＮｆ）低
下によるトランジスタ２の電流増加分を等【７〈設定す
ることは、トランジスタ６゜７．３のトランジスタサイ
ズ比（ｗ／Ｌ）を最適に設定すれば良い。例えば、トラ
ンジスタ３のトランジスタサイズ比（ｗ／Ｌ）を大きく
すれば、ＶＴＮの低下ｌこ対するトランジスタ３の電流
増加の割合は大きくなる。
以下、ＶＴＮが低下した場合の説明を行ったが、ＶＴＮ
が上昇した場合も同様ｌこ、ＶＴＲを一定にすることが
可能である。
が上昇した場合も同様ｌこ、ＶＴＲを一定にすることが
可能である。
第２図は、本発明の他の実施例のインバータ回路を示す
回路図である。第２図において、本実施例では、ＶＴＲ
調整用電流源トランジスタとして、第１図１こおけるＰ
チャネルＭＯ８トランジスタ３をＮチャネルＭＯＳトラ
ンジスタ４に置換しただけであり、基準動作は第１図と
同様であるので、説明は省略する。
回路図である。第２図において、本実施例では、ＶＴＲ
調整用電流源トランジスタとして、第１図１こおけるＰ
チャネルＭＯ８トランジスタ３をＮチャネルＭＯＳトラ
ンジスタ４に置換しただけであり、基準動作は第１図と
同様であるので、説明は省略する。
以上説明したようＩこ、？：発明は、電流源トランジス
タを出力端子と′ｆＩｇ、源との間に挿入することによ
り、製法粂件や温糺等により、ＭＯＳトランジスタのし
きい電圧ＶＴＮ、あるいはＹｒｐが変化しても、入力論
理レベルのしきい電圧（入力しきいレベル） Ｖｒｎの
変動が極めて小さいという効果がある。
タを出力端子と′ｆＩｇ、源との間に挿入することによ
り、製法粂件や温糺等により、ＭＯＳトランジスタのし
きい電圧ＶＴＮ、あるいはＹｒｐが変化しても、入力論
理レベルのしきい電圧（入力しきいレベル） Ｖｒｎの
変動が極めて小さいという効果がある。
インバータの入力端子、ｂ・・・・・・インバータの出
力端子、Ｃ・・・・・・電流源トランジスタのゲート入
力端子、ｄ・・・・・・基準電圧発生回路の出力端子。
力端子、Ｃ・・・・・・電流源トランジスタのゲート入
力端子、ｄ・・・・・・基準電圧発生回路の出力端子。
Claims (1)
- 互いに相補なる第１、第２のＭＯＳトランジスタを直列
接続して、第１、第２の電源間に接続し、前記第１、第
２のＭＯＳトランジスタのゲート同士を共通接続して入
力となし、前記第１のＭＯＳトランジスタと同じチャネ
ル型の第３のＭＯＳトランジスタを前記第１のＭＯＳト
ランジスタに並列接続し、前記第３のＭＯＳトランジス
タのゲートを基準電圧源に接続し、前記第１、第２のＭ
ＯＳトランジスタの直列接続点と前記第３のＭＯＳトラ
ンジスタの一方の電極とを共通接続して出力となしたこ
とを特徴とするインバータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63316688A JPH02161817A (ja) | 1988-12-14 | 1988-12-14 | インバーター回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63316688A JPH02161817A (ja) | 1988-12-14 | 1988-12-14 | インバーター回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02161817A true JPH02161817A (ja) | 1990-06-21 |
Family
ID=18079798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63316688A Pending JPH02161817A (ja) | 1988-12-14 | 1988-12-14 | インバーター回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02161817A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07235869A (ja) * | 1993-12-18 | 1995-09-05 | Samsung Electron Co Ltd | 入力バッファ |
| US5495187A (en) * | 1994-03-25 | 1996-02-27 | Philips Electronics North America Corporation | CMOS input with Vcc compensated dynamic threshold |
| US5532617A (en) * | 1994-03-25 | 1996-07-02 | Philips Electronics North America Corporation | CMOS input with temperature and VCC compensated threshold |
| US5589783A (en) * | 1994-07-29 | 1996-12-31 | Sgs-Thomson Microelectronics, Inc. | Variable input threshold adjustment |
-
1988
- 1988-12-14 JP JP63316688A patent/JPH02161817A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07235869A (ja) * | 1993-12-18 | 1995-09-05 | Samsung Electron Co Ltd | 入力バッファ |
| US5495187A (en) * | 1994-03-25 | 1996-02-27 | Philips Electronics North America Corporation | CMOS input with Vcc compensated dynamic threshold |
| US5532617A (en) * | 1994-03-25 | 1996-07-02 | Philips Electronics North America Corporation | CMOS input with temperature and VCC compensated threshold |
| US5589783A (en) * | 1994-07-29 | 1996-12-31 | Sgs-Thomson Microelectronics, Inc. | Variable input threshold adjustment |
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