JPH11202955A - 半導体素子の内部電圧発生回路 - Google Patents
半導体素子の内部電圧発生回路Info
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- JPH11202955A JPH11202955A JP16484098A JP16484098A JPH11202955A JP H11202955 A JPH11202955 A JP H11202955A JP 16484098 A JP16484098 A JP 16484098A JP 16484098 A JP16484098 A JP 16484098A JP H11202955 A JPH11202955 A JP H11202955A
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Abstract
外部電圧Vccを直接内部電圧Vddとして供給して内
部電圧のレベル低下を防止し得る半導体素子の内部電圧
発生回路を提供すること。 【解決手段】 外部電圧Vccのレベルが低下してスイ
ッチングトランジスタが線形領域で動作すると、前記外
部電圧Vccを直接内部電圧Vddに連結させて内部電
圧Vddの急激な低下を防止し、半導体素子の誤動作を
防止し得るように内部電圧発生回路を構成する。
Description
c)を変換して半導体素子の内部電圧(Vdd)を発生
する回路に係るもので、詳しくは、外部電圧のレベルが
低いとき、該外部電圧を直接内部電圧として用いる半導
体素子の内部電圧発生回路に関するものである。
おいては、図2に示したように、基準電圧Vrefによ
り外部電圧Vccのレベルを変換して出力する電圧発生
部1と、該電圧発生部1の出力及び帰還する内部電圧V
ddを受けて所定レベルの内部電圧Vddを出力する駆
動部2と、該駆動部2と接地間に連結されてイネーブル
信号EaによりイネーブルされるNMOSトランジスタ
N11と、を備えて構成されていた。
電圧Vrefがゲートに印加されソースは外部電圧Vc
cに連結されドレインが端子aに連結されたPMOSト
ランジスタP11と、前記端子aと接地間にそれぞれゲ
ート及びドレインが直列連結されたPMOSトランジス
タP12,P13,P14と、を備えていた。
a及び出力端cがそれぞれ入力端に連結された差動増幅
器DFと、該差動増幅器DFの出力がゲートに印加され
ソースは外部電圧Vccに連結されドレインが前記出力
端cに連結されたPMOSトランジスタP15と、を備
えていた。
3に示したように、外部電圧Vccにソースが連結され
てドレイン及びゲートが共通に連結されたPMOSトラ
ンジスタP21と、該PMOSトランジスタP21と電
流ミラーを形成するPMOSトランジスタP22と、前
記PMOSトランジスタP21のドレインにドレインが
連結されてゲートは前記電圧発生部1の出力端子aに連
結されたNMOSトランジスタN21と、前記駆動部2
の出力端cにゲートが連結され前記NMOSトランジス
タN21と規格が同様なNMOSトランジスタN22
と、それらNMOSトランジスタN21,N22のソー
スにドレインが連結されてイネーブル信号Ebにより電
流源として動作するNMOSトランジスタN23と、か
ら構成されていた。
素子の内部電圧発生回路の動作に対し説明する。
タP11のゲートに入力する基準電圧Vrefにより該
PMOSトランジスタP11には下記数学式1に示した
ような電流Iが流れる。
1のゲート−ソース電圧を示し、VT はしきい電圧を示
し、kは比例常数である。
ジスタP12,P13,P14の規格が前記PMOSト
ランジスタP11と同様であると、各PMOSトランジ
スタのゲート−ソース電圧VGSは次の数学式2に示した
ようになる。
SトランジスタP11のドレインの端子aの電圧Va
は、前記電圧VGSの3倍の3VGSになり、外部電圧Vc
c及び基準電圧Vrefが同様に増加又は減少すると、
その電圧Vaは3VGSに一定に維持される。
増幅器DFのNMOSトランジスタN21のゲートに印
加され、該NMOSトランジスタN21の反対側のNM
OSトランジスタN22のゲートには内部電圧Vddが
印加されるため、図2において前記電圧Vaと内部電圧
Vddとが比較されて該比較値がPMOSトランジスタ
P15のゲートに印加される。
ジスタN21,N22と連結されたNMOSトランジス
タN23はゲートに入力するイネーブル信号Ebにより
電流源として動作し、図2において差動増幅器DF及び
PMOSトランジスタP15と出力端cとの間にループ
を形成するため、内部電圧Vddは前記電圧Vaと同様
になり、以下の数学式3に示した値となる。
Vdd値は最終の内部電圧Vdd値として半導体素子に
供給される。
構成された従来半導体素子の内部電圧発生回路において
は、外部電圧Vccのレベルが低くなると、基準電圧V
refが印加するPMOSトランジスタP11の動作領
域が飽和領域から線形領域に遷移して前記PMOSトラ
ンジスタP11が線形領域で動作し、端子aの電圧Va
が急激に低くなって内部電圧Vddレベルが低下するた
め、半導体素子の動作速度が遅延されるという不都合な
点があった。
も、半導体素子に供給される内部電圧Vddは急激に低
下して変化するため、半導体素子の誤動作が発生する憂
いがあるという不都合な点があった。
レベルが低下しても、半導体素子に供給される内部電圧
のレベル低下を防止し得る半導体素子の内部電圧発生回
路を提供しようとするものである。
cのレベルが低下したとき、該外部電圧Vccを半導体
素子の内部電圧Vddに直接供給して使用し得る半導体
素子の内部電圧発生回路を提供しようとするものであ
る。
するため、本発明に係る半導体素子の内部電圧発生回路
においては、基準電圧により外部電圧のレベルを変換し
て出力する電圧発生部と、該電圧発生部の出力及び帰還
する内部電圧を受けて所定レベルの内部電圧を出力する
駆動部と、外部電圧のレベルが所定レベル以下に低下し
たとき、これを感知して該当の信号を出力する領域感知
部と、該領域感知部の出力信号により外部電圧を内部電
圧に供給又は遮断するスイッチング部と、から構成され
ている。
し、図面を用いて説明する。本発明に係る半導体素子の
内部電圧発生回路においては、図1に示したように、基
準電圧Vrefにより外部電圧Vccのレベルを変換し
て出力する電圧発生部1と、該電圧発生部1の出力及び
帰還する内部電圧Vddを受けて所定レベルの内部電圧
を出力する駆動部2と、外部電圧Vccのレベルが所定
レベル以下に低下したとき、これを感知して該当の信号
を出力する領域感知部30と、該領域感知部30の出力
信号により外部電圧Vccを内部電圧Vddとして供給
し又は遮断するスイッチング部3と、から構成されてい
る。
基準電圧Vrefにより外部電圧Vccのレベルを変換
して出力する第2電圧発生部31と、基準電圧Vref
により外部電圧Vccのレベルを前記第2電圧発生部3
1の出力電圧Vdのレベルよりも低い出力電圧Veに出
力する第3電圧発生部33と、前記第2電圧発生部31
の出力電圧Vd及び前記第3電圧発生部33の出力電圧
Veのレベルを比較して比較信号Vfを出力する比較部
32と、から構成されている。かつ、前記スイッチング
部3においては、前期比較部32から出力する比較信号
Vfにより外部電圧Vccを内部電圧Vddに供給又は
遮断するPMOSトランジスタP31にて構成されてい
る。
は、基準電圧Vrefがゲートに印加され、ソースは外
部電圧Vccに連結されたPMOSトランジスタP32
と、該PMOSトランジスタP32のドレインと接地間
にそれぞれゲート及びドレインが共通連結されたPMO
SトランジスタP33,P34,P35と、それらPM
OSトランジスタP33,P34間に接続された抵抗R
と、前記PMOSトランジスタP33のドレインから外
部に連結された端子dと、を備えている。
は、基準電圧Vrefがゲートに印加されソースは外部
電圧Vccに連結されたPMOSトランジスタP38
と、該PMOSトランジスタP38のドレインと接地間
にそれぞれゲート及びドレインが直列に連結されたPM
OSトランジスタP39,P40と、前記PMOSトラ
ンジスタP38のドレインから外部に連結された端子e
と、を備えている。
子dから出力する第2電圧発生部31の出力電圧Vdと
前記端子eから出力する第3電圧発生部33の出力電圧
Veとを比較して、ハイ又はロー状態の比較信号Vfを
出力する差動増幅器にて構成され、該差動増幅器は、外
部電圧Vccにソースが連結されドレイン及びゲートが
共通連結されたPMOSトランジスタP36と、該PM
OSトランジスタP36と電流ミラーを形成するPMO
SトランジスタP37と、前記PMOSトランジスタP
36のドレインにドレインが連結されゲートは前記第2
電圧発生部31の出力端dに連結されたNMOSトラン
ジスタN31と、該NMOSトランジスタN31と同様
な規格を有して前記第3電圧発生部33の出力端Veに
ゲートが連結されたNMOSトランジスタN32と、そ
れらNMOSトランジスタN31,N32のソースにド
レインが連結されてイネーブル信号Ecにより電流源と
して動作するNMOSトランジスタN33と、を備えて
いる。
半導体素子の内部電圧発生回路の動作に対し、図1を用
いて説明する。
31のPMOSトランジスタP32のゲートと第3電圧
発生部33のPMOSトランジスタP38のゲートとに
印加されると、前記PMOSトランジスタP32に連結
されたPMOSトランジスタP33のドレイン端子dの
電圧Vdは、接地された2つのPMOSトランジスタP
34,P35及び抵抗Rにより次の数学式4に示したよ
うになる。
す。
トランジスタP38のドレイン端子eの電圧Veは、接
地された2つのPMOSトランジスタP39,P40に
より次の数学式5に示したようになる。
OSトランジスタN31のゲートに印加され、前記電圧
Veが比較部32のNMOSトランジスタN32のゲー
トに印加されて、それら電圧Vd,Veのレベルが比較
されて比較信号Vfが出力端fから出力されるが、この
とき、電圧Vdのレベルが電圧Veのレベルよりも高い
とハイ状態の比較信号Vfが出力され、前記電圧Vdの
レベルが電圧Veのレベルよりも低いと、ロー状態の比
較信号Vfが出力される。
2電圧発生部31のPMOSトランジスタP32及び第
3電圧発生部33のPMOSトランジスタP38が飽和
領域で動作するため、前記電圧Vdのレベルが電圧Ve
のレベルよりもI1 Rだけ高くなり、よって、比較部3
2の出力端fの出力信号Vfがハイ状態になって、スイ
ッチ部3のPMOSトランジスタP31がターンオン
し、このときの動作は従来の回路の動作と同様になる。
ある程度のレベルに至ると、前記PMOSトランジスタ
P32は線形領域で動作し始めるが、前記PMOSトラ
ンジスタP38はそのまま飽和領域で動作する。
cと接地電圧との間に4個のPMOSトランジスタP3
2〜P35及び1個の抵抗Rが直列連結され、前記第3
電圧発生部33は外部電圧Vccと接地間に3個のPM
OSトランジスタP38〜P40が連結されているた
め、前記第2電圧発生部31のPMOSトランジスタP
32が先に線形領域で動作され、この際の第2電圧発生
部31の出力端dの電圧Vdは次の数学式6に示したよ
うになる。
の数学式7に示したように、電圧Vdのレベルが電圧V
eのレベルよりも低くなると、この時点で前記比較部3
2の出力端fから出力する比較信号Vfがハイレベルか
らローレベルに転換される。
トランジスタP31がターンオンされて、外部電圧Vc
cが直接内部電圧Vddとして出力される。
発明によれば、外部電圧レベルが低下すると、該低下さ
れた外部電圧を直接内部電圧として供給し、半導体素子
に供給される内部電圧レベルの急激な低下を防止するよ
うになっているため、半導体素子の誤動作を防止し、製
品の信頼性を向上し得るという効果がある。
低下した外部電圧Vccによる内部電圧Vddレベルの
急激な減少をチェックし得るという効果がある。
ば、外部電圧Vccが低下するとき、該低下した外部電
圧Vccにより2つの動作領域である飽和領域及び線形
領域が相互異なる2つの出力電圧Vd、Veを発生し得
るという効果がある。
互異なる2つの出力電圧Vd、Veのレベルを比較し、
該比較結果に従って論理状態の変化する信号Vfを出力
するという効果がある。
外部電圧Vccのレベルがある程度低くなると、該外部
電圧Vccを内部電圧Vddに変更させるため、前記外
部電圧Vccが半導体素子に直接印加されるという効果
がある。
である。
る。
タ N11、N31〜N33 NMOSトランジスタ
するため、本発明に係る半導体素子の内部電圧発生回路
においては、基準電圧により外部電圧のレベルを変換し
て出力する電圧発生部と、該電圧発生部の出力及び帰還
する内部電圧を受けて所定レベルの内部電圧を出力する
駆動部と、外部電圧のレベルが所定レベル以下に低下し
たとき、これを感知して該当の信号を出力する外部電圧
感知部と、該外部電圧感知部の出力信号により外部電圧
を内部電圧に供給又は遮断するスイッチング部と、から
構成されている。
し、図面を用いて説明する。本発明に係る半導体素子の
内部電圧発生回路においては、図1に示したように、基
準電圧Vrefにより外部電圧Vccのレベルを変換し
て出力する電圧発生部1と、該電圧発生部1の出力及び
帰還する内部電圧Vddを受けて所定レベルの内部電圧
を出力する駆動部2と、外部電圧Vccのレベルが所定
レベル以下に低下したとき、これを感知して該当の信号
を出力する外部電圧感知部30と、該外部電圧感知部3
0の出力信号により外部電圧Vccを内部電圧Vddと
して供給し又は遮断するスイッチング部3と、から構成
されている。
は、基準電圧Vrefにより外部電圧Vccのレベルを
変換して出力する第2電圧発生部31と、基準電圧Vr
efにより外部電圧Vccのレベルを前記第2電圧発生
部31の出力電圧Vdのレベルよりも低い出力電圧Ve
に出力する第3電圧発生部33と、前記第2電圧発生部
31の出力電圧Vd及び前記第3電圧発生部33の出力
電圧Veのレベルを比較して比較信号Vfを出力する比
較部32と、から構成されている。かつ、前記スイッチ
ング部3においては、前期比較部32から出力する比較
信号Vfにより外部電圧Vccを内部電圧Vddに供給
又は遮断するPMOSトランジスタP31にて構成され
ている。
2電圧発生部31のPMOSトランジスタP32及び第
3電圧発生部33のPMOSトランジスタP38が飽和
領域で動作するため、前記電圧Vdのレベルが電圧Ve
のレベルよりもI1 Rだけ高くなり、よって、比較部3
2の出力端fの出力信号Vfがハイ状態になって、スイ
ッチ部3のPMOSトランジスタP31がターンオフ
し、このときの動作は従来の回路の動作と同様になる。
タ N11、N31〜N33 NMOSトランジスタ
Claims (5)
- 【請求項1】 基準電圧により外部電圧のレベルを変換
して出力する電圧発生部と、 該電圧発生部の出力及び帰還する内部電圧が入力されて
所定レベルの内部電圧を出力する駆動部と、 外部電圧のレベルが所定レベル以下に低下すると、これ
を感知して該当の信号を出力する領域感知部と、 該領域感知部の出力信号により外部電圧を内部電圧とし
て供給又は遮断するスイッチング部とから構成されたこ
と、 前記領域感知部は、基準電圧により外部電圧のレベルを
変換して出力する第2電圧発生部と、基準電圧により外
部電圧のレベルを前記第2電圧発生部の出力電圧のレベ
ルよりも低い電圧レベルに出力する第3電圧発生部と、
前記第2電圧発生部の出力電圧及び前記第3電圧発生部
の出力電圧のレベルを比較して出力する比較部32とを
備えたこと、を特徴とする半導体素子の内部電圧発生回
路。 - 【請求項2】 前記駆動部の出力端と接地間には、入力
するイネーブル信号によりイネーブルされるスイッチン
グ手段が追加備えられたことを特徴とする請求項1記載
の半導体素子の内部出力発生回路。 - 【請求項3】 前記第2電圧発生部は、 基準電圧がゲートに印加し、ソースは外部電圧に連結さ
れたPMOSトランジスタと、 該PMOSトランジスタのドレインと接地間にそれぞれ
ゲート及びドレインが共通連結された各PMOSトラン
ジスタと、 それらPMOSトランジスタ間に連結された抵抗と、を
備え、前記PMOSトランジスタのドレインが出力端に
なるように構成されたことを特徴とする請求項1記載の
半導体素子の内部電圧発生回路。 - 【請求項4】 前記第3電圧発生部は、 基準電圧がゲートに印加しソースは外部電圧に連結され
たPMOSトランジスタと、 該PMOSトランジスタのドレインと接地間にそれぞれ
ゲート及びドレインが直列に連結された各PMOSトラ
ンジスタと、を備え、前記PMOSトランジスタのドレ
インが出力端になるように構成されたことを特徴とする
請求項1記載の半導体素子の内部電圧発生回路。 - 【請求項5】 前記スイッチング部は、外部電圧がソー
スに印加し、内部電圧がドレインに印加し、ゲートに前
記領域感知部の出力端が連結されたPMOSトランジス
タであることを特徴とする請求項1記載の半導体素子の
内部電圧発生回路。
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