JPH11202955A - 半導体素子の内部電圧発生回路 - Google Patents
半導体素子の内部電圧発生回路Info
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- JPH11202955A JPH11202955A JP16484098A JP16484098A JPH11202955A JP H11202955 A JPH11202955 A JP H11202955A JP 16484098 A JP16484098 A JP 16484098A JP 16484098 A JP16484098 A JP 16484098A JP H11202955 A JPH11202955 A JP H11202955A
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- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
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- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
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- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
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Abstract
(57)【要約】
【課題】 外部電圧Ｖｃｃのレベルが低下するとき、該
外部電圧Ｖｃｃを直接内部電圧Ｖｄｄとして供給して内
部電圧のレベル低下を防止し得る半導体素子の内部電圧
発生回路を提供すること。 【解決手段】 外部電圧Ｖｃｃのレベルが低下してスイ
ッチングトランジスタが線形領域で動作すると、前記外
部電圧Ｖｃｃを直接内部電圧Ｖｄｄに連結させて内部電
圧Ｖｄｄの急激な低下を防止し、半導体素子の誤動作を
防止し得るように内部電圧発生回路を構成する。
外部電圧Ｖｃｃを直接内部電圧Ｖｄｄとして供給して内
部電圧のレベル低下を防止し得る半導体素子の内部電圧
発生回路を提供すること。 【解決手段】 外部電圧Ｖｃｃのレベルが低下してスイ
ッチングトランジスタが線形領域で動作すると、前記外
部電圧Ｖｃｃを直接内部電圧Ｖｄｄに連結させて内部電
圧Ｖｄｄの急激な低下を防止し、半導体素子の誤動作を
防止し得るように内部電圧発生回路を構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、外部電圧（Ｖｃ
ｃ）を変換して半導体素子の内部電圧（Ｖｄｄ）を発生
する回路に係るもので、詳しくは、外部電圧のレベルが
低いとき、該外部電圧を直接内部電圧として用いる半導
体素子の内部電圧発生回路に関するものである。
ｃ）を変換して半導体素子の内部電圧（Ｖｄｄ）を発生
する回路に係るもので、詳しくは、外部電圧のレベルが
低いとき、該外部電圧を直接内部電圧として用いる半導
体素子の内部電圧発生回路に関するものである。
【０００２】
【従来の技術】従来の半導体素子の内部電圧発生回路に
おいては、図２に示したように、基準電圧Ｖｒｅｆによ
り外部電圧Ｖｃｃのレベルを変換して出力する電圧発生
部１と、該電圧発生部１の出力及び帰還する内部電圧Ｖ
ｄｄを受けて所定レベルの内部電圧Ｖｄｄを出力する駆
動部２と、該駆動部２と接地間に連結されてイネーブル
信号ＥａによりイネーブルされるＮＭＯＳトランジスタ
Ｎ１１と、を備えて構成されていた。
おいては、図２に示したように、基準電圧Ｖｒｅｆによ
り外部電圧Ｖｃｃのレベルを変換して出力する電圧発生
部１と、該電圧発生部１の出力及び帰還する内部電圧Ｖ
ｄｄを受けて所定レベルの内部電圧Ｖｄｄを出力する駆
動部２と、該駆動部２と接地間に連結されてイネーブル
信号ＥａによりイネーブルされるＮＭＯＳトランジスタ
Ｎ１１と、を備えて構成されていた。
【０００３】かつ、前記電圧発生部１においては、基準
電圧Ｖｒｅｆがゲートに印加されソースは外部電圧Ｖｃ
ｃに連結されドレインが端子ａに連結されたＰＭＯＳト
ランジスタＰ１１と、前記端子ａと接地間にそれぞれゲ
ート及びドレインが直列連結されたＰＭＯＳトランジス
タＰ１２，Ｐ１３，Ｐ１４と、を備えていた。
電圧Ｖｒｅｆがゲートに印加されソースは外部電圧Ｖｃ
ｃに連結されドレインが端子ａに連結されたＰＭＯＳト
ランジスタＰ１１と、前記端子ａと接地間にそれぞれゲ
ート及びドレインが直列連結されたＰＭＯＳトランジス
タＰ１２，Ｐ１３，Ｐ１４と、を備えていた。
【０００４】また、前記駆動部２においては、前記端子
ａ及び出力端ｃがそれぞれ入力端に連結された差動増幅
器ＤＦと、該差動増幅器ＤＦの出力がゲートに印加され
ソースは外部電圧Ｖｃｃに連結されドレインが前記出力
端ｃに連結されたＰＭＯＳトランジスタＰ１５と、を備
えていた。
ａ及び出力端ｃがそれぞれ入力端に連結された差動増幅
器ＤＦと、該差動増幅器ＤＦの出力がゲートに印加され
ソースは外部電圧Ｖｃｃに連結されドレインが前記出力
端ｃに連結されたＰＭＯＳトランジスタＰ１５と、を備
えていた。
【０００５】更に、前記差動増幅器ＤＦにおいては、図
３に示したように、外部電圧Ｖｃｃにソースが連結され
てドレイン及びゲートが共通に連結されたＰＭＯＳトラ
ンジスタＰ２１と、該ＰＭＯＳトランジスタＰ２１と電
流ミラーを形成するＰＭＯＳトランジスタＰ２２と、前
記ＰＭＯＳトランジスタＰ２１のドレインにドレインが
連結されてゲートは前記電圧発生部１の出力端子ａに連
結されたＮＭＯＳトランジスタＮ２１と、前記駆動部２
の出力端ｃにゲートが連結され前記ＮＭＯＳトランジス
タＮ２１と規格が同様なＮＭＯＳトランジスタＮ２２
と、それらＮＭＯＳトランジスタＮ２１，Ｎ２２のソー
スにドレインが連結されてイネーブル信号Ｅｂにより電
流源として動作するＮＭＯＳトランジスタＮ２３と、か
ら構成されていた。
３に示したように、外部電圧Ｖｃｃにソースが連結され
てドレイン及びゲートが共通に連結されたＰＭＯＳトラ
ンジスタＰ２１と、該ＰＭＯＳトランジスタＰ２１と電
流ミラーを形成するＰＭＯＳトランジスタＰ２２と、前
記ＰＭＯＳトランジスタＰ２１のドレインにドレインが
連結されてゲートは前記電圧発生部１の出力端子ａに連
結されたＮＭＯＳトランジスタＮ２１と、前記駆動部２
の出力端ｃにゲートが連結され前記ＮＭＯＳトランジス
タＮ２１と規格が同様なＮＭＯＳトランジスタＮ２２
と、それらＮＭＯＳトランジスタＮ２１，Ｎ２２のソー
スにドレインが連結されてイネーブル信号Ｅｂにより電
流源として動作するＮＭＯＳトランジスタＮ２３と、か
ら構成されていた。
【０００６】以下、このように構成された従来の半導体
素子の内部電圧発生回路の動作に対し説明する。
素子の内部電圧発生回路の動作に対し説明する。
【０００７】まず、電圧発生部１のＰＭＯＳトランジス
タＰ１１のゲートに入力する基準電圧Ｖｒｅｆにより該
ＰＭＯＳトランジスタＰ１１には下記数学式１に示した
ような電流Ｉが流れる。
タＰ１１のゲートに入力する基準電圧Ｖｒｅｆにより該
ＰＭＯＳトランジスタＰ１１には下記数学式１に示した
ような電流Ｉが流れる。
【０００８】Ｉ ＝ ｋ（ＶGS−ＶT)2
【０００９】ここで、ＶGSはＰＭＯＳトランジスタＰ１
１のゲート−ソース電圧を示し、ＶT はしきい電圧を示
し、ｋは比例常数である。
１のゲート−ソース電圧を示し、ＶT はしきい電圧を示
し、ｋは比例常数である。
【００１０】次いで、電圧発生部１の各ＰＭＯＳトラン
ジスタＰ１２，Ｐ１３，Ｐ１４の規格が前記ＰＭＯＳト
ランジスタＰ１１と同様であると、各ＰＭＯＳトランジ
スタのゲート−ソース電圧ＶGSは次の数学式２に示した
ようになる。
ジスタＰ１２，Ｐ１３，Ｐ１４の規格が前記ＰＭＯＳト
ランジスタＰ１１と同様であると、各ＰＭＯＳトランジ
スタのゲート−ソース電圧ＶGSは次の数学式２に示した
ようになる。
【００１１】ＶGS ＝ ＶT ＋α ここで、上記αは
【００１２】
【数１】 である。
【００１３】この場合、前記数学式１により前記ＰＭＯ
ＳトランジスタＰ１１のドレインの端子ａの電圧Ｖａ
は、前記電圧ＶGSの３倍の３ＶGSになり、外部電圧Ｖｃ
ｃ及び基準電圧Ｖｒｅｆが同様に増加又は減少すると、
その電圧Ｖａは３ＶGSに一定に維持される。
ＳトランジスタＰ１１のドレインの端子ａの電圧Ｖａ
は、前記電圧ＶGSの３倍の３ＶGSになり、外部電圧Ｖｃ
ｃ及び基準電圧Ｖｒｅｆが同様に増加又は減少すると、
その電圧Ｖａは３ＶGSに一定に維持される。
【００１４】次いで、該電圧Ｖａは、図３に示した差動
増幅器ＤＦのＮＭＯＳトランジスタＮ２１のゲートに印
加され、該ＮＭＯＳトランジスタＮ２１の反対側のＮＭ
ＯＳトランジスタＮ２２のゲートには内部電圧Ｖｄｄが
印加されるため、図２において前記電圧Ｖａと内部電圧
Ｖｄｄとが比較されて該比較値がＰＭＯＳトランジスタ
Ｐ１５のゲートに印加される。
増幅器ＤＦのＮＭＯＳトランジスタＮ２１のゲートに印
加され、該ＮＭＯＳトランジスタＮ２１の反対側のＮＭ
ＯＳトランジスタＮ２２のゲートには内部電圧Ｖｄｄが
印加されるため、図２において前記電圧Ｖａと内部電圧
Ｖｄｄとが比較されて該比較値がＰＭＯＳトランジスタ
Ｐ１５のゲートに印加される。
【００１５】一方、図３において前記各ＮＭＯＳトラン
ジスタＮ２１，Ｎ２２と連結されたＮＭＯＳトランジス
タＮ２３はゲートに入力するイネーブル信号Ｅｂにより
電流源として動作し、図２において差動増幅器ＤＦ及び
ＰＭＯＳトランジスタＰ１５と出力端ｃとの間にループ
を形成するため、内部電圧Ｖｄｄは前記電圧Ｖａと同様
になり、以下の数学式３に示した値となる。
ジスタＮ２１，Ｎ２２と連結されたＮＭＯＳトランジス
タＮ２３はゲートに入力するイネーブル信号Ｅｂにより
電流源として動作し、図２において差動増幅器ＤＦ及び
ＰＭＯＳトランジスタＰ１５と出力端ｃとの間にループ
を形成するため、内部電圧Ｖｄｄは前記電圧Ｖａと同様
になり、以下の数学式３に示した値となる。
【００１６】Ｖｄｄ ＝ ＶGS ＝３（ＶT ＋α）
【００１７】このような数学式３から得られた内部電圧
Ｖｄｄ値は最終の内部電圧Ｖｄｄ値として半導体素子に
供給される。
Ｖｄｄ値は最終の内部電圧Ｖｄｄ値として半導体素子に
供給される。
【００１８】
【発明が解決しようとする課題】しかるに、このように
構成された従来半導体素子の内部電圧発生回路において
は、外部電圧Ｖｃｃのレベルが低くなると、基準電圧Ｖ
ｒｅｆが印加するＰＭＯＳトランジスタＰ１１の動作領
域が飽和領域から線形領域に遷移して前記ＰＭＯＳトラ
ンジスタＰ１１が線形領域で動作し、端子ａの電圧Ｖａ
が急激に低くなって内部電圧Ｖｄｄレベルが低下するた
め、半導体素子の動作速度が遅延されるという不都合な
点があった。
構成された従来半導体素子の内部電圧発生回路において
は、外部電圧Ｖｃｃのレベルが低くなると、基準電圧Ｖ
ｒｅｆが印加するＰＭＯＳトランジスタＰ１１の動作領
域が飽和領域から線形領域に遷移して前記ＰＭＯＳトラ
ンジスタＰ１１が線形領域で動作し、端子ａの電圧Ｖａ
が急激に低くなって内部電圧Ｖｄｄレベルが低下するた
め、半導体素子の動作速度が遅延されるという不都合な
点があった。
【００１９】通常は、外部電圧Ｖｄｄが若干低くなって
も、半導体素子に供給される内部電圧Ｖｄｄは急激に低
下して変化するため、半導体素子の誤動作が発生する憂
いがあるという不都合な点があった。
も、半導体素子に供給される内部電圧Ｖｄｄは急激に低
下して変化するため、半導体素子の誤動作が発生する憂
いがあるという不都合な点があった。
【００２０】そこで、本発明の目的は外部電圧Ｖｃｃの
レベルが低下しても、半導体素子に供給される内部電圧
のレベル低下を防止し得る半導体素子の内部電圧発生回
路を提供しようとするものである。
レベルが低下しても、半導体素子に供給される内部電圧
のレベル低下を防止し得る半導体素子の内部電圧発生回
路を提供しようとするものである。
【００２１】かつ、本発明の他の目的は、外部電圧Ｖｃ
ｃのレベルが低下したとき、該外部電圧Ｖｃｃを半導体
素子の内部電圧Ｖｄｄに直接供給して使用し得る半導体
素子の内部電圧発生回路を提供しようとするものであ
る。
ｃのレベルが低下したとき、該外部電圧Ｖｃｃを半導体
素子の内部電圧Ｖｄｄに直接供給して使用し得る半導体
素子の内部電圧発生回路を提供しようとするものであ
る。
【００２２】
【課題を解決するための手段】上記のような目的を達成
するため、本発明に係る半導体素子の内部電圧発生回路
においては、基準電圧により外部電圧のレベルを変換し
て出力する電圧発生部と、該電圧発生部の出力及び帰還
する内部電圧を受けて所定レベルの内部電圧を出力する
駆動部と、外部電圧のレベルが所定レベル以下に低下し
たとき、これを感知して該当の信号を出力する領域感知
部と、該領域感知部の出力信号により外部電圧を内部電
圧に供給又は遮断するスイッチング部と、から構成され
ている。
するため、本発明に係る半導体素子の内部電圧発生回路
においては、基準電圧により外部電圧のレベルを変換し
て出力する電圧発生部と、該電圧発生部の出力及び帰還
する内部電圧を受けて所定レベルの内部電圧を出力する
駆動部と、外部電圧のレベルが所定レベル以下に低下し
たとき、これを感知して該当の信号を出力する領域感知
部と、該領域感知部の出力信号により外部電圧を内部電
圧に供給又は遮断するスイッチング部と、から構成され
ている。
【００２３】
【発明の実施の形態】以下、本発明の実施の形態に対
し、図面を用いて説明する。本発明に係る半導体素子の
内部電圧発生回路においては、図１に示したように、基
準電圧Ｖｒｅｆにより外部電圧Ｖｃｃのレベルを変換し
て出力する電圧発生部１と、該電圧発生部１の出力及び
帰還する内部電圧Ｖｄｄを受けて所定レベルの内部電圧
を出力する駆動部２と、外部電圧Ｖｃｃのレベルが所定
レベル以下に低下したとき、これを感知して該当の信号
を出力する領域感知部３０と、該領域感知部３０の出力
信号により外部電圧Ｖｃｃを内部電圧Ｖｄｄとして供給
し又は遮断するスイッチング部３と、から構成されてい
る。
し、図面を用いて説明する。本発明に係る半導体素子の
内部電圧発生回路においては、図１に示したように、基
準電圧Ｖｒｅｆにより外部電圧Ｖｃｃのレベルを変換し
て出力する電圧発生部１と、該電圧発生部１の出力及び
帰還する内部電圧Ｖｄｄを受けて所定レベルの内部電圧
を出力する駆動部２と、外部電圧Ｖｃｃのレベルが所定
レベル以下に低下したとき、これを感知して該当の信号
を出力する領域感知部３０と、該領域感知部３０の出力
信号により外部電圧Ｖｃｃを内部電圧Ｖｄｄとして供給
し又は遮断するスイッチング部３と、から構成されてい
る。
【００２４】そして、前記領域感知部３０においては、
基準電圧Ｖｒｅｆにより外部電圧Ｖｃｃのレベルを変換
して出力する第２電圧発生部３１と、基準電圧Ｖｒｅｆ
により外部電圧Ｖｃｃのレベルを前記第２電圧発生部３
１の出力電圧Ｖｄのレベルよりも低い出力電圧Ｖｅに出
力する第３電圧発生部３３と、前記第２電圧発生部３１
の出力電圧Ｖｄ及び前記第３電圧発生部３３の出力電圧
Ｖｅのレベルを比較して比較信号Ｖｆを出力する比較部
３２と、から構成されている。かつ、前記スイッチング
部３においては、前期比較部３２から出力する比較信号
Ｖｆにより外部電圧Ｖｃｃを内部電圧Ｖｄｄに供給又は
遮断するＰＭＯＳトランジスタＰ３１にて構成されてい
る。
基準電圧Ｖｒｅｆにより外部電圧Ｖｃｃのレベルを変換
して出力する第２電圧発生部３１と、基準電圧Ｖｒｅｆ
により外部電圧Ｖｃｃのレベルを前記第２電圧発生部３
１の出力電圧Ｖｄのレベルよりも低い出力電圧Ｖｅに出
力する第３電圧発生部３３と、前記第２電圧発生部３１
の出力電圧Ｖｄ及び前記第３電圧発生部３３の出力電圧
Ｖｅのレベルを比較して比較信号Ｖｆを出力する比較部
３２と、から構成されている。かつ、前記スイッチング
部３においては、前期比較部３２から出力する比較信号
Ｖｆにより外部電圧Ｖｃｃを内部電圧Ｖｄｄに供給又は
遮断するＰＭＯＳトランジスタＰ３１にて構成されてい
る。
【００２５】かつ、前記第２電圧発生部３１において
は、基準電圧Ｖｒｅｆがゲートに印加され、ソースは外
部電圧Ｖｃｃに連結されたＰＭＯＳトランジスタＰ３２
と、該ＰＭＯＳトランジスタＰ３２のドレインと接地間
にそれぞれゲート及びドレインが共通連結されたＰＭＯ
ＳトランジスタＰ３３，Ｐ３４，Ｐ３５と、それらＰＭ
ＯＳトランジスタＰ３３，Ｐ３４間に接続された抵抗Ｒ
と、前記ＰＭＯＳトランジスタＰ３３のドレインから外
部に連結された端子ｄと、を備えている。
は、基準電圧Ｖｒｅｆがゲートに印加され、ソースは外
部電圧Ｖｃｃに連結されたＰＭＯＳトランジスタＰ３２
と、該ＰＭＯＳトランジスタＰ３２のドレインと接地間
にそれぞれゲート及びドレインが共通連結されたＰＭＯ
ＳトランジスタＰ３３，Ｐ３４，Ｐ３５と、それらＰＭ
ＯＳトランジスタＰ３３，Ｐ３４間に接続された抵抗Ｒ
と、前記ＰＭＯＳトランジスタＰ３３のドレインから外
部に連結された端子ｄと、を備えている。
【００２６】また、前記第３電圧発生部３３において
は、基準電圧Ｖｒｅｆがゲートに印加されソースは外部
電圧Ｖｃｃに連結されたＰＭＯＳトランジスタＰ３８
と、該ＰＭＯＳトランジスタＰ３８のドレインと接地間
にそれぞれゲート及びドレインが直列に連結されたＰＭ
ＯＳトランジスタＰ３９，Ｐ４０と、前記ＰＭＯＳトラ
ンジスタＰ３８のドレインから外部に連結された端子ｅ
と、を備えている。
は、基準電圧Ｖｒｅｆがゲートに印加されソースは外部
電圧Ｖｃｃに連結されたＰＭＯＳトランジスタＰ３８
と、該ＰＭＯＳトランジスタＰ３８のドレインと接地間
にそれぞれゲート及びドレインが直列に連結されたＰＭ
ＯＳトランジスタＰ３９，Ｐ４０と、前記ＰＭＯＳトラ
ンジスタＰ３８のドレインから外部に連結された端子ｅ
と、を備えている。
【００２７】更に、前記比較部３２においては、前記端
子ｄから出力する第２電圧発生部３１の出力電圧Ｖｄと
前記端子ｅから出力する第３電圧発生部３３の出力電圧
Ｖｅとを比較して、ハイ又はロー状態の比較信号Ｖｆを
出力する差動増幅器にて構成され、該差動増幅器は、外
部電圧Ｖｃｃにソースが連結されドレイン及びゲートが
共通連結されたＰＭＯＳトランジスタＰ３６と、該ＰＭ
ＯＳトランジスタＰ３６と電流ミラーを形成するＰＭＯ
ＳトランジスタＰ３７と、前記ＰＭＯＳトランジスタＰ
３６のドレインにドレインが連結されゲートは前記第２
電圧発生部３１の出力端ｄに連結されたＮＭＯＳトラン
ジスタＮ３１と、該ＮＭＯＳトランジスタＮ３１と同様
な規格を有して前記第３電圧発生部３３の出力端Ｖｅに
ゲートが連結されたＮＭＯＳトランジスタＮ３２と、そ
れらＮＭＯＳトランジスタＮ３１，Ｎ３２のソースにド
レインが連結されてイネーブル信号Ｅｃにより電流源と
して動作するＮＭＯＳトランジスタＮ３３と、を備えて
いる。
子ｄから出力する第２電圧発生部３１の出力電圧Ｖｄと
前記端子ｅから出力する第３電圧発生部３３の出力電圧
Ｖｅとを比較して、ハイ又はロー状態の比較信号Ｖｆを
出力する差動増幅器にて構成され、該差動増幅器は、外
部電圧Ｖｃｃにソースが連結されドレイン及びゲートが
共通連結されたＰＭＯＳトランジスタＰ３６と、該ＰＭ
ＯＳトランジスタＰ３６と電流ミラーを形成するＰＭＯ
ＳトランジスタＰ３７と、前記ＰＭＯＳトランジスタＰ
３６のドレインにドレインが連結されゲートは前記第２
電圧発生部３１の出力端ｄに連結されたＮＭＯＳトラン
ジスタＮ３１と、該ＮＭＯＳトランジスタＮ３１と同様
な規格を有して前記第３電圧発生部３３の出力端Ｖｅに
ゲートが連結されたＮＭＯＳトランジスタＮ３２と、そ
れらＮＭＯＳトランジスタＮ３１，Ｎ３２のソースにド
レインが連結されてイネーブル信号Ｅｃにより電流源と
して動作するＮＭＯＳトランジスタＮ３３と、を備えて
いる。
【００２８】以下、このように構成された本発明に係る
半導体素子の内部電圧発生回路の動作に対し、図１を用
いて説明する。
半導体素子の内部電圧発生回路の動作に対し、図１を用
いて説明する。
【００２９】まず、基準電圧Ｖｒｅｆが第２電圧発生部
３１のＰＭＯＳトランジスタＰ３２のゲートと第３電圧
発生部３３のＰＭＯＳトランジスタＰ３８のゲートとに
印加されると、前記ＰＭＯＳトランジスタＰ３２に連結
されたＰＭＯＳトランジスタＰ３３のドレイン端子ｄの
電圧Ｖｄは、接地された２つのＰＭＯＳトランジスタＰ
３４，Ｐ３５及び抵抗Ｒにより次の数学式４に示したよ
うになる。
３１のＰＭＯＳトランジスタＰ３２のゲートと第３電圧
発生部３３のＰＭＯＳトランジスタＰ３８のゲートとに
印加されると、前記ＰＭＯＳトランジスタＰ３２に連結
されたＰＭＯＳトランジスタＰ３３のドレイン端子ｄの
電圧Ｖｄは、接地された２つのＰＭＯＳトランジスタＰ
３４，Ｐ３５及び抵抗Ｒにより次の数学式４に示したよ
うになる。
【００３０】Ｖｄ ＝ ２（ＶT ＋α）＋Ｉ1 Ｒ
【００３１】ここで、Ｉ1 は抵抗Ｒに流れる電流を示
す。
す。
【００３２】かつ、前記第３電圧発生部３３のＰＭＯＳ
トランジスタＰ３８のドレイン端子ｅの電圧Ｖｅは、接
地された２つのＰＭＯＳトランジスタＰ３９，Ｐ４０に
より次の数学式５に示したようになる。
トランジスタＰ３８のドレイン端子ｅの電圧Ｖｅは、接
地された２つのＰＭＯＳトランジスタＰ３９，Ｐ４０に
より次の数学式５に示したようになる。
【００３３】Ｖｅ ＝ ２（ＶT ＋α）
【００３４】次いで、前記電圧Ｖｄが比較部３２のＮＭ
ＯＳトランジスタＮ３１のゲートに印加され、前記電圧
Ｖｅが比較部３２のＮＭＯＳトランジスタＮ３２のゲー
トに印加されて、それら電圧Ｖｄ，Ｖｅのレベルが比較
されて比較信号Ｖｆが出力端ｆから出力されるが、この
とき、電圧Ｖｄのレベルが電圧Ｖｅのレベルよりも高い
とハイ状態の比較信号Ｖｆが出力され、前記電圧Ｖｄの
レベルが電圧Ｖｅのレベルよりも低いと、ロー状態の比
較信号Ｖｆが出力される。
ＯＳトランジスタＮ３１のゲートに印加され、前記電圧
Ｖｅが比較部３２のＮＭＯＳトランジスタＮ３２のゲー
トに印加されて、それら電圧Ｖｄ，Ｖｅのレベルが比較
されて比較信号Ｖｆが出力端ｆから出力されるが、この
とき、電圧Ｖｄのレベルが電圧Ｖｅのレベルよりも高い
とハイ状態の比較信号Ｖｆが出力され、前記電圧Ｖｄの
レベルが電圧Ｖｅのレベルよりも低いと、ロー状態の比
較信号Ｖｆが出力される。
【００３５】かつ、外部電圧Ｖｃｃのレベルが高いと第
２電圧発生部３１のＰＭＯＳトランジスタＰ３２及び第
３電圧発生部３３のＰＭＯＳトランジスタＰ３８が飽和
領域で動作するため、前記電圧Ｖｄのレベルが電圧Ｖｅ
のレベルよりもＩ1 Ｒだけ高くなり、よって、比較部３
２の出力端ｆの出力信号Ｖｆがハイ状態になって、スイ
ッチ部３のＰＭＯＳトランジスタＰ３１がターンオン
し、このときの動作は従来の回路の動作と同様になる。
２電圧発生部３１のＰＭＯＳトランジスタＰ３２及び第
３電圧発生部３３のＰＭＯＳトランジスタＰ３８が飽和
領域で動作するため、前記電圧Ｖｄのレベルが電圧Ｖｅ
のレベルよりもＩ1 Ｒだけ高くなり、よって、比較部３
２の出力端ｆの出力信号Ｖｆがハイ状態になって、スイ
ッチ部３のＰＭＯＳトランジスタＰ３１がターンオン
し、このときの動作は従来の回路の動作と同様になる。
【００３６】一方、外部電圧Ｖｃｃのレベルが低下して
ある程度のレベルに至ると、前記ＰＭＯＳトランジスタ
Ｐ３２は線形領域で動作し始めるが、前記ＰＭＯＳトラ
ンジスタＰ３８はそのまま飽和領域で動作する。
ある程度のレベルに至ると、前記ＰＭＯＳトランジスタ
Ｐ３２は線形領域で動作し始めるが、前記ＰＭＯＳトラ
ンジスタＰ３８はそのまま飽和領域で動作する。
【００３７】即ち、第２電圧発生部３１は外部電圧Ｖｃ
ｃと接地電圧との間に４個のＰＭＯＳトランジスタＰ３
２〜Ｐ３５及び１個の抵抗Ｒが直列連結され、前記第３
電圧発生部３３は外部電圧Ｖｃｃと接地間に３個のＰＭ
ＯＳトランジスタＰ３８〜Ｐ４０が連結されているた
め、前記第２電圧発生部３１のＰＭＯＳトランジスタＰ
３２が先に線形領域で動作され、この際の第２電圧発生
部３１の出力端ｄの電圧Ｖｄは次の数学式６に示したよ
うになる。
ｃと接地電圧との間に４個のＰＭＯＳトランジスタＰ３
２〜Ｐ３５及び１個の抵抗Ｒが直列連結され、前記第３
電圧発生部３３は外部電圧Ｖｃｃと接地間に３個のＰＭ
ＯＳトランジスタＰ３８〜Ｐ４０が連結されているた
め、前記第２電圧発生部３１のＰＭＯＳトランジスタＰ
３２が先に線形領域で動作され、この際の第２電圧発生
部３１の出力端ｄの電圧Ｖｄは次の数学式６に示したよ
うになる。
【００３８】Ｖｄ ＝ ２（ＶT ＋α′）＋Ｉ1 Ｒ
【００３９】次いで、外部電圧Ｖｃｃが低下し続けて次
の数学式７に示したように、電圧Ｖｄのレベルが電圧Ｖ
ｅのレベルよりも低くなると、この時点で前記比較部３
２の出力端ｆから出力する比較信号Ｖｆがハイレベルか
らローレベルに転換される。
の数学式７に示したように、電圧Ｖｄのレベルが電圧Ｖ
ｅのレベルよりも低くなると、この時点で前記比較部３
２の出力端ｆから出力する比較信号Ｖｆがハイレベルか
らローレベルに転換される。
【００４０】 ２（ＶT ＋α′）＋Ｉ1 Ｒ ＜ ２（ＶT ＋α）
【００４１】したがって、前記スイッチ部３のＰＭＯＳ
トランジスタＰ３１がターンオンされて、外部電圧Ｖｃ
ｃが直接内部電圧Ｖｄｄとして出力される。
トランジスタＰ３１がターンオンされて、外部電圧Ｖｃ
ｃが直接内部電圧Ｖｄｄとして出力される。
【００４２】
【発明の効果】以上説明したように、請求項１に記載の
発明によれば、外部電圧レベルが低下すると、該低下さ
れた外部電圧を直接内部電圧として供給し、半導体素子
に供給される内部電圧レベルの急激な低下を防止するよ
うになっているため、半導体素子の誤動作を防止し、製
品の信頼性を向上し得るという効果がある。
発明によれば、外部電圧レベルが低下すると、該低下さ
れた外部電圧を直接内部電圧として供給し、半導体素子
に供給される内部電圧レベルの急激な低下を防止するよ
うになっているため、半導体素子の誤動作を防止し、製
品の信頼性を向上し得るという効果がある。
【００４３】そして、請求項２に記載の発明によれば、
低下した外部電圧Ｖｃｃによる内部電圧Ｖｄｄレベルの
急激な減少をチェックし得るという効果がある。
低下した外部電圧Ｖｃｃによる内部電圧Ｖｄｄレベルの
急激な減少をチェックし得るという効果がある。
【００４４】また、請求項３及び４に記載の発明によれ
ば、外部電圧Ｖｃｃが低下するとき、該低下した外部電
圧Ｖｃｃにより２つの動作領域である飽和領域及び線形
領域が相互異なる２つの出力電圧Ｖｄ、Ｖｅを発生し得
るという効果がある。
ば、外部電圧Ｖｃｃが低下するとき、該低下した外部電
圧Ｖｃｃにより２つの動作領域である飽和領域及び線形
領域が相互異なる２つの出力電圧Ｖｄ、Ｖｅを発生し得
るという効果がある。
【００４５】更に、請求項５に記載の発明によれば、相
互異なる２つの出力電圧Ｖｄ、Ｖｅのレベルを比較し、
該比較結果に従って論理状態の変化する信号Ｖｆを出力
するという効果がある。
互異なる２つの出力電圧Ｖｄ、Ｖｅのレベルを比較し、
該比較結果に従って論理状態の変化する信号Ｖｆを出力
するという効果がある。
【００４６】そして、請求項６に記載の発明によれば、
外部電圧Ｖｃｃのレベルがある程度低くなると、該外部
電圧Ｖｃｃを内部電圧Ｖｄｄに変更させるため、前記外
部電圧Ｖｃｃが半導体素子に直接印加されるという効果
がある。
外部電圧Ｖｃｃのレベルがある程度低くなると、該外部
電圧Ｖｃｃを内部電圧Ｖｄｄに変更させるため、前記外
部電圧Ｖｃｃが半導体素子に直接印加されるという効果
がある。
【図１】本発明に係る半導体素子の内部電圧発生回路図
である。
である。
【図２】従来半導体素子の内部電圧発生回路図である。
【図３】従来駆動部の差動増幅器を示した回路図であ
る。
る。
１ 電圧発生部 ２ 駆動部 ３ スイッチング部 ３０ 領域感知部 ３１ 第２電圧発生部 ３２ 比較部 ３３ 第３電圧発生部 Ｐ１１〜Ｐ１５、Ｐ３１〜Ｐ４０ ＰＭＯＳトランジス
タ Ｎ１１、Ｎ３１〜Ｎ３３ ＮＭＯＳトランジスタ
タ Ｎ１１、Ｎ３１〜Ｎ３３ ＮＭＯＳトランジスタ
【手続補正書】
【提出日】平成１１年４月２８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正内容】
【００２２】
【課題を解決するための手段】上記のような目的を達成
するため、本発明に係る半導体素子の内部電圧発生回路
においては、基準電圧により外部電圧のレベルを変換し
て出力する電圧発生部と、該電圧発生部の出力及び帰還
する内部電圧を受けて所定レベルの内部電圧を出力する
駆動部と、外部電圧のレベルが所定レベル以下に低下し
たとき、これを感知して該当の信号を出力する外部電圧
感知部と、該外部電圧感知部の出力信号により外部電圧
を内部電圧に供給又は遮断するスイッチング部と、から
構成されている。
するため、本発明に係る半導体素子の内部電圧発生回路
においては、基準電圧により外部電圧のレベルを変換し
て出力する電圧発生部と、該電圧発生部の出力及び帰還
する内部電圧を受けて所定レベルの内部電圧を出力する
駆動部と、外部電圧のレベルが所定レベル以下に低下し
たとき、これを感知して該当の信号を出力する外部電圧
感知部と、該外部電圧感知部の出力信号により外部電圧
を内部電圧に供給又は遮断するスイッチング部と、から
構成されている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正内容】
【００２３】
【発明の実施の形態】以下、本発明の実施の形態に対
し、図面を用いて説明する。本発明に係る半導体素子の
内部電圧発生回路においては、図１に示したように、基
準電圧Ｖｒｅｆにより外部電圧Ｖｃｃのレベルを変換し
て出力する電圧発生部１と、該電圧発生部１の出力及び
帰還する内部電圧Ｖｄｄを受けて所定レベルの内部電圧
を出力する駆動部２と、外部電圧Ｖｃｃのレベルが所定
レベル以下に低下したとき、これを感知して該当の信号
を出力する外部電圧感知部３０と、該外部電圧感知部３
０の出力信号により外部電圧Ｖｃｃを内部電圧Ｖｄｄと
して供給し又は遮断するスイッチング部３と、から構成
されている。
し、図面を用いて説明する。本発明に係る半導体素子の
内部電圧発生回路においては、図１に示したように、基
準電圧Ｖｒｅｆにより外部電圧Ｖｃｃのレベルを変換し
て出力する電圧発生部１と、該電圧発生部１の出力及び
帰還する内部電圧Ｖｄｄを受けて所定レベルの内部電圧
を出力する駆動部２と、外部電圧Ｖｃｃのレベルが所定
レベル以下に低下したとき、これを感知して該当の信号
を出力する外部電圧感知部３０と、該外部電圧感知部３
０の出力信号により外部電圧Ｖｃｃを内部電圧Ｖｄｄと
して供給し又は遮断するスイッチング部３と、から構成
されている。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正内容】
【００２４】そして、前記外部電圧感知部３０において
は、基準電圧Ｖｒｅｆにより外部電圧Ｖｃｃのレベルを
変換して出力する第２電圧発生部３１と、基準電圧Ｖｒ
ｅｆにより外部電圧Ｖｃｃのレベルを前記第２電圧発生
部３１の出力電圧Ｖｄのレベルよりも低い出力電圧Ｖｅ
に出力する第３電圧発生部３３と、前記第２電圧発生部
３１の出力電圧Ｖｄ及び前記第３電圧発生部３３の出力
電圧Ｖｅのレベルを比較して比較信号Ｖｆを出力する比
較部３２と、から構成されている。かつ、前記スイッチ
ング部３においては、前期比較部３２から出力する比較
信号Ｖｆにより外部電圧Ｖｃｃを内部電圧Ｖｄｄに供給
又は遮断するＰＭＯＳトランジスタＰ３１にて構成され
ている。
は、基準電圧Ｖｒｅｆにより外部電圧Ｖｃｃのレベルを
変換して出力する第２電圧発生部３１と、基準電圧Ｖｒ
ｅｆにより外部電圧Ｖｃｃのレベルを前記第２電圧発生
部３１の出力電圧Ｖｄのレベルよりも低い出力電圧Ｖｅ
に出力する第３電圧発生部３３と、前記第２電圧発生部
３１の出力電圧Ｖｄ及び前記第３電圧発生部３３の出力
電圧Ｖｅのレベルを比較して比較信号Ｖｆを出力する比
較部３２と、から構成されている。かつ、前記スイッチ
ング部３においては、前期比較部３２から出力する比較
信号Ｖｆにより外部電圧Ｖｃｃを内部電圧Ｖｄｄに供給
又は遮断するＰＭＯＳトランジスタＰ３１にて構成され
ている。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正内容】
【００３５】かつ、外部電圧Ｖｃｃのレベルが高いと第
２電圧発生部３１のＰＭＯＳトランジスタＰ３２及び第
３電圧発生部３３のＰＭＯＳトランジスタＰ３８が飽和
領域で動作するため、前記電圧Ｖｄのレベルが電圧Ｖｅ
のレベルよりもＩ1 Ｒだけ高くなり、よって、比較部３
２の出力端ｆの出力信号Ｖｆがハイ状態になって、スイ
ッチ部３のＰＭＯＳトランジスタＰ３１がターンオフ
し、このときの動作は従来の回路の動作と同様になる。
２電圧発生部３１のＰＭＯＳトランジスタＰ３２及び第
３電圧発生部３３のＰＭＯＳトランジスタＰ３８が飽和
領域で動作するため、前記電圧Ｖｄのレベルが電圧Ｖｅ
のレベルよりもＩ1 Ｒだけ高くなり、よって、比較部３
２の出力端ｆの出力信号Ｖｆがハイ状態になって、スイ
ッチ部３のＰＭＯＳトランジスタＰ３１がターンオフ
し、このときの動作は従来の回路の動作と同様になる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】符号の説明
【補正方法】変更
【補正内容】
【符号の説明】 １ 電圧発生部 ２ 駆動部 ３ スイッチング部 ３０ 外部電圧感知部 ３１ 第２電圧発生部 ３２ 比較部 ３３ 第３電圧発生部 Ｐ１１〜Ｐ１５、Ｐ３１〜Ｐ４０ ＰＭＯＳトランジス
タ Ｎ１１、Ｎ３１〜Ｎ３３ ＮＭＯＳトランジスタ
タ Ｎ１１、Ｎ３１〜Ｎ３３ ＮＭＯＳトランジスタ
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
Claims (5)
- 【請求項１】 基準電圧により外部電圧のレベルを変換
して出力する電圧発生部と、 該電圧発生部の出力及び帰還する内部電圧が入力されて
所定レベルの内部電圧を出力する駆動部と、 外部電圧のレベルが所定レベル以下に低下すると、これ
を感知して該当の信号を出力する領域感知部と、 該領域感知部の出力信号により外部電圧を内部電圧とし
て供給又は遮断するスイッチング部とから構成されたこ
と、 前記領域感知部は、基準電圧により外部電圧のレベルを
変換して出力する第２電圧発生部と、基準電圧により外
部電圧のレベルを前記第２電圧発生部の出力電圧のレベ
ルよりも低い電圧レベルに出力する第３電圧発生部と、
前記第２電圧発生部の出力電圧及び前記第３電圧発生部
の出力電圧のレベルを比較して出力する比較部３２とを
備えたこと、を特徴とする半導体素子の内部電圧発生回
路。 - 【請求項２】 前記駆動部の出力端と接地間には、入力
するイネーブル信号によりイネーブルされるスイッチン
グ手段が追加備えられたことを特徴とする請求項１記載
の半導体素子の内部出力発生回路。 - 【請求項３】 前記第２電圧発生部は、 基準電圧がゲートに印加し、ソースは外部電圧に連結さ
れたＰＭＯＳトランジスタと、 該ＰＭＯＳトランジスタのドレインと接地間にそれぞれ
ゲート及びドレインが共通連結された各ＰＭＯＳトラン
ジスタと、 それらＰＭＯＳトランジスタ間に連結された抵抗と、を
備え、前記ＰＭＯＳトランジスタのドレインが出力端に
なるように構成されたことを特徴とする請求項１記載の
半導体素子の内部電圧発生回路。 - 【請求項４】 前記第３電圧発生部は、 基準電圧がゲートに印加しソースは外部電圧に連結され
たＰＭＯＳトランジスタと、 該ＰＭＯＳトランジスタのドレインと接地間にそれぞれ
ゲート及びドレインが直列に連結された各ＰＭＯＳトラ
ンジスタと、を備え、前記ＰＭＯＳトランジスタのドレ
インが出力端になるように構成されたことを特徴とする
請求項１記載の半導体素子の内部電圧発生回路。 - 【請求項５】 前記スイッチング部は、外部電圧がソー
スに印加し、内部電圧がドレインに印加し、ゲートに前
記領域感知部の出力端が連結されたＰＭＯＳトランジス
タであることを特徴とする請求項１記載の半導体素子の
内部電圧発生回路。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR75306/1997 | 1997-12-27 | ||
| KR1019970075306A KR100266650B1 (ko) | 1997-12-27 | 1997-12-27 | 반도체 소자의 내부전압 발생회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11202955A true JPH11202955A (ja) | 1999-07-30 |
| JP2938438B2 JP2938438B2 (ja) | 1999-08-23 |
Family
ID=19528968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16484098A Expired - Fee Related JP2938438B2 (ja) | 1997-12-27 | 1998-06-12 | 半導体素子の内部電圧発生回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5942933A (ja) |
| JP (1) | JP2938438B2 (ja) |
| KR (1) | KR100266650B1 (ja) |
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| JP2008176829A (ja) * | 2007-01-16 | 2008-07-31 | Fujitsu Ltd | メモリマクロ |
| JP2014225267A (ja) * | 2014-06-30 | 2014-12-04 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 電圧検知回路 |
| WO2016143382A1 (ja) * | 2015-03-11 | 2016-09-15 | 富士電機株式会社 | 内部電源回路および半導体装置 |
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| US6686792B2 (en) | 1997-03-04 | 2004-02-03 | Seiko Epson Corporation | Electronic circuit, semiconductor device, electronic equipment, and timepiece |
| WO1998039693A1 (fr) * | 1997-03-04 | 1998-09-11 | Seiko Epson Corporation | Circuit electronique, dispositif a semiconducteur, materiel electronique et horloge |
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- 1998-03-20 US US09/045,654 patent/US5942933A/en not_active Expired - Lifetime
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