JP2002268758A - ボルテージレギュレータ - Google Patents
ボルテージレギュレータInfo
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Abstract
(57)【要約】
【課題】 低電源電圧動作時において、負荷に流れる電
流が小さく又はゼロになったときにおいても出力電圧を
一定にすることができるボルテージレギュレータを得
る。 【解決手段】 出力回路部７の出力端と接地との間に、
定電流源をなすＮＭＯＳトランジスタＱＮ５からなる擬
似負荷回路部８を設け、該ＮＭＯＳトランジスタＱＮ５
を、出力回路部７の出力トランジスタであるＰＭＯＳト
ランジスタＱＰ４に接続された増幅回路部６の定電流源
をなすＮＭＯＳトランジスタＱＮ４と同じ特性にするよ
うにした。
流が小さく又はゼロになったときにおいても出力電圧を
一定にすることができるボルテージレギュレータを得
る。 【解決手段】 出力回路部７の出力端と接地との間に、
定電流源をなすＮＭＯＳトランジスタＱＮ５からなる擬
似負荷回路部８を設け、該ＮＭＯＳトランジスタＱＮ５
を、出力回路部７の出力トランジスタであるＰＭＯＳト
ランジスタＱＰ４に接続された増幅回路部６の定電流源
をなすＮＭＯＳトランジスタＱＮ４と同じ特性にするよ
うにした。
Description
【０００１】
【発明の属する技術分野】本発明は、ボルテージレギュ
レータに関し、特に低電源電圧動作及び低消費電流が要
求される携帯機器等に使用されるボルテージレギュレー
タに関する。
レータに関し、特に低電源電圧動作及び低消費電流が要
求される携帯機器等に使用されるボルテージレギュレー
タに関する。
【０００２】
【従来の技術】図４は、従来のボルテージレギュレータ
の回路例を示した図である。図４のボルテージレギュレ
ータ１００では、基準電圧発生回路部１０１からの基準
電圧ＶＲＥＦと、出力電圧ＶＯＵＴの検出を行う検出回
路部１０４の抵抗１０２及び１０３で出力電圧ＶＯＵＴ
が分圧された分圧電圧ＶＦＢは、差動増幅回路部１０５
で電圧比較され該比較結果を示した電圧が出力される。
更に、差動増幅回路部１０５から出力される比較結果を
示した電圧は、増幅回路部１０６で増幅されて出力回路
部１０７をなすＰチャネル型ＭＯＳトランジスタ（以
下、ＰＭＯＳトランジスタと呼ぶ）１０８のゲートに出
力され、ＰＭＯＳトランジスタ１０８の制御を行って一
定の出力電圧ＶＯＵＴが負荷ＲＬに印加される。
の回路例を示した図である。図４のボルテージレギュレ
ータ１００では、基準電圧発生回路部１０１からの基準
電圧ＶＲＥＦと、出力電圧ＶＯＵＴの検出を行う検出回
路部１０４の抵抗１０２及び１０３で出力電圧ＶＯＵＴ
が分圧された分圧電圧ＶＦＢは、差動増幅回路部１０５
で電圧比較され該比較結果を示した電圧が出力される。
更に、差動増幅回路部１０５から出力される比較結果を
示した電圧は、増幅回路部１０６で増幅されて出力回路
部１０７をなすＰチャネル型ＭＯＳトランジスタ（以
下、ＰＭＯＳトランジスタと呼ぶ）１０８のゲートに出
力され、ＰＭＯＳトランジスタ１０８の制御を行って一
定の出力電圧ＶＯＵＴが負荷ＲＬに印加される。
【０００３】ここで、差動増幅回路部１０５は、カレン
トミラー回路を形成するＰＭＯＳトランジスタ１１１，
１１２と、差動対をなすＮチャネル型ＭＯＳトランジス
タ（以下、ＮＭＯＳトランジスタと呼ぶ）１１３，１１
４と、定電流源をなすＮＭＯＳトランジスタ１１５とで
構成されている。また、増幅回路部１０６は、ＰＭＯＳ
トランジスタ１１６と定電流源をなすＮＭＯＳトランジ
スタ１１７とで構成されている。ＮＭＯＳトランジスタ
１１５及び１１７の各ゲートは、定電圧発生回路部１０
９からの所定の定電圧ＶＡがそれぞれ印加されている。
トミラー回路を形成するＰＭＯＳトランジスタ１１１，
１１２と、差動対をなすＮチャネル型ＭＯＳトランジス
タ（以下、ＮＭＯＳトランジスタと呼ぶ）１１３，１１
４と、定電流源をなすＮＭＯＳトランジスタ１１５とで
構成されている。また、増幅回路部１０６は、ＰＭＯＳ
トランジスタ１１６と定電流源をなすＮＭＯＳトランジ
スタ１１７とで構成されている。ＮＭＯＳトランジスタ
１１５及び１１７の各ゲートは、定電圧発生回路部１０
９からの所定の定電圧ＶＡがそれぞれ印加されている。
【０００４】
【発明が解決しようとする課題】一方、負荷ＲＬの抵抗
値が大きい場合、該負荷ＲＬに流れる電流ＩＯＵＴは小
さく、差動増幅回路部１０５は、ＰＭＯＳトランジスタ
１１６のゲート−ソース電圧Ｖｇｓを大きくして、ＰＭ
ＯＳトランジスタ１０８のゲート電圧を電源電圧ＶＤＤ
に近い値になるように制御する。しかし、電源電圧ＶＤ
Ｄが低下した場合、ＰＭＯＳトランジスタ１１６のゲー
ト−ソース電圧Ｖｇｓを十分に大きくすることができな
くなり、ＰＭＯＳトランジスタ１１６は、ＰＭＯＳトラ
ンジスタ１１６のドレイン−ソース電圧Ｖｄｓすなわち
ＰＭＯＳトランジスタ１０８のゲート−ソース電圧Ｖｇ
ｓを十分に小さくすることができなくなるため、出力電
圧ＶＯＵＴが上昇するという問題があった。すなわち、
電源電圧ＶＤＤが低い低電源電圧動作時においては、出
力電圧ＶＯＵＴを一定にすることができなかった。
値が大きい場合、該負荷ＲＬに流れる電流ＩＯＵＴは小
さく、差動増幅回路部１０５は、ＰＭＯＳトランジスタ
１１６のゲート−ソース電圧Ｖｇｓを大きくして、ＰＭ
ＯＳトランジスタ１０８のゲート電圧を電源電圧ＶＤＤ
に近い値になるように制御する。しかし、電源電圧ＶＤ
Ｄが低下した場合、ＰＭＯＳトランジスタ１１６のゲー
ト−ソース電圧Ｖｇｓを十分に大きくすることができな
くなり、ＰＭＯＳトランジスタ１１６は、ＰＭＯＳトラ
ンジスタ１１６のドレイン−ソース電圧Ｖｄｓすなわち
ＰＭＯＳトランジスタ１０８のゲート−ソース電圧Ｖｇ
ｓを十分に小さくすることができなくなるため、出力電
圧ＶＯＵＴが上昇するという問題があった。すなわち、
電源電圧ＶＤＤが低い低電源電圧動作時においては、出
力電圧ＶＯＵＴを一定にすることができなかった。
【０００５】また、図４のボルテージレギュレータ１０
０は、差動増幅回路部１０５、増幅回路部１０６及び出
力回路部１０７といった３段の増幅段を備えたレギュレ
ータであり、このような３段の増幅段を備えたレギュレ
ータでは、出力電圧ＶＯＵＴの高速な制御が要求され
る。このため、ＮＭＯＳトランジスタ１１７には、数μ
Ａ〜数十μＡの電流を流している。特に、プロセスのバ
ラツキによって、ＮＭＯＳトランジスタ１１７のドレイ
ン電流が大きくなった場合、低電源電圧動作時におい
て、出力電流ＩＯＵＴが小さくなったときの出力電圧特
性への影響が大きくなるという問題があった。
０は、差動増幅回路部１０５、増幅回路部１０６及び出
力回路部１０７といった３段の増幅段を備えたレギュレ
ータであり、このような３段の増幅段を備えたレギュレ
ータでは、出力電圧ＶＯＵＴの高速な制御が要求され
る。このため、ＮＭＯＳトランジスタ１１７には、数μ
Ａ〜数十μＡの電流を流している。特に、プロセスのバ
ラツキによって、ＮＭＯＳトランジスタ１１７のドレイ
ン電流が大きくなった場合、低電源電圧動作時におい
て、出力電流ＩＯＵＴが小さくなったときの出力電圧特
性への影響が大きくなるという問題があった。
【０００６】本発明は、上記のような問題を解決するた
めになされたものであり、低電源電圧動作時において、
負荷に流れる電流が小さく又はゼロになったときにおい
ても出力電圧を一定にすることができるボルテージレギ
ュレータを得ることを目的とする。
めになされたものであり、低電源電圧動作時において、
負荷に流れる電流が小さく又はゼロになったときにおい
ても出力電圧を一定にすることができるボルテージレギ
ュレータを得ることを目的とする。
【０００７】
【課題を解決するための手段】この発明に係るボルテー
ジレギュレータは、あらかじめ設定された基準電圧を基
に所定の電圧を生成して出力するボルテージレギュレー
タにおいて、該生成して出力された電圧の検出を行い、
該検出した出力電圧に応じた電圧を生成して出力する検
出回路部と、該検出回路部の出力電圧と基準電圧との電
圧比較を行い該比較結果を示す電圧を出力する差動増幅
回路部と、該差動増幅回路部からの出力電圧を増幅する
増幅用トランジスタ及び該増幅用トランジスタに電流供
給を行う第１定電流源を有し差動増幅回路部の出力電圧
を増幅して出力する増幅回路部と、該増幅回路部の増幅
用トランジスタと第１定電流源との接続部の電圧に応じ
た電流を出力する出力トランジスタを有する出力回路部
と、該出力回路部の出力トランジスタから所定の電流を
流す擬似的な負荷をなす第２定電流源からなる擬似負荷
回路部とを備え、第１定電流源及び第２定電流源は、制
御信号入力端に所定の電圧が印加された同一特性のトラ
ンジスタでそれぞれ形成されるものである。
ジレギュレータは、あらかじめ設定された基準電圧を基
に所定の電圧を生成して出力するボルテージレギュレー
タにおいて、該生成して出力された電圧の検出を行い、
該検出した出力電圧に応じた電圧を生成して出力する検
出回路部と、該検出回路部の出力電圧と基準電圧との電
圧比較を行い該比較結果を示す電圧を出力する差動増幅
回路部と、該差動増幅回路部からの出力電圧を増幅する
増幅用トランジスタ及び該増幅用トランジスタに電流供
給を行う第１定電流源を有し差動増幅回路部の出力電圧
を増幅して出力する増幅回路部と、該増幅回路部の増幅
用トランジスタと第１定電流源との接続部の電圧に応じ
た電流を出力する出力トランジスタを有する出力回路部
と、該出力回路部の出力トランジスタから所定の電流を
流す擬似的な負荷をなす第２定電流源からなる擬似負荷
回路部とを備え、第１定電流源及び第２定電流源は、制
御信号入力端に所定の電圧が印加された同一特性のトラ
ンジスタでそれぞれ形成されるものである。
【０００８】また、上記擬似負荷回路部は、配線を機械
的に切断することによって第２定電流源への出力回路部
からの電流供給を遮断する遮断部を備えるようにしても
よい。
的に切断することによって第２定電流源への出力回路部
からの電流供給を遮断する遮断部を備えるようにしても
よい。
【０００９】具体的には、上記遮断部は、レーザトリミ
ングを行って切断されるヒューズである。
ングを行って切断されるヒューズである。
【００１０】
【発明の実施の形態】次に、図面に示す実施の形態に基
づいて、本発明を詳細に説明する。図１は、本発明の実
施の形態におけるボルテージレギュレータの構成例を示
したブロック図である。図１において、ボルテージレギ
ュレータ１は、所定の基準電圧ＶＲＥＦを生成して出力
する基準電圧発生回路部２と、所定の定電圧ＶＡを生成
して出力する定電圧発生回路部３と、出力電圧ＶＯＵＴ
の検出を行い該検出した出力電圧ＶＯＵＴに応じた電圧
ＶＦＢを生成して出力する検出回路部４と、基準電圧Ｖ
ＲＥＦと該検出回路部４からの電圧ＶＦＢとの電圧比較
を行って該比較結果を出力する差動増幅回路部５とを備
えている。
づいて、本発明を詳細に説明する。図１は、本発明の実
施の形態におけるボルテージレギュレータの構成例を示
したブロック図である。図１において、ボルテージレギ
ュレータ１は、所定の基準電圧ＶＲＥＦを生成して出力
する基準電圧発生回路部２と、所定の定電圧ＶＡを生成
して出力する定電圧発生回路部３と、出力電圧ＶＯＵＴ
の検出を行い該検出した出力電圧ＶＯＵＴに応じた電圧
ＶＦＢを生成して出力する検出回路部４と、基準電圧Ｖ
ＲＥＦと該検出回路部４からの電圧ＶＦＢとの電圧比較
を行って該比較結果を出力する差動増幅回路部５とを備
えている。
【００１１】また、ボルテージレギュレータ１は、差動
増幅回路部５から出力された上記比較結果を示す電圧を
増幅して出力する増幅回路部６と、増幅回路部６で増幅
された信号に応じた電流を出力して出力電圧ＶＯＵＴを
一定にする出力回路部７とを備えている。更に、ボルテ
ージレギュレータ１は、出力回路部７から所定の電流Ｉ
Ａを出力させるための擬似負荷回路部８を備えている。
増幅回路部５から出力された上記比較結果を示す電圧を
増幅して出力する増幅回路部６と、増幅回路部６で増幅
された信号に応じた電流を出力して出力電圧ＶＯＵＴを
一定にする出力回路部７とを備えている。更に、ボルテ
ージレギュレータ１は、出力回路部７から所定の電流Ｉ
Ａを出力させるための擬似負荷回路部８を備えている。
【００１２】検出回路部４は、出力電圧ＶＯＵＴと接地
との間に接続された抵抗Ｒ１とＲ２との直列回路で構成
されている。差動増幅回路部５は、カレントミラー回路
を形成するＰチャネル型ＭＯＳトランジスタ（以下、Ｐ
ＭＯＳトランジスタと呼ぶ）ＱＰ１，ＱＰ２と、差動対
をなすＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯ
Ｓトランジスタと呼ぶ）ＱＮ１，ＱＮ２と、定電流源を
なすＮＭＯＳトランジスタＱＮ３とで構成されている。
との間に接続された抵抗Ｒ１とＲ２との直列回路で構成
されている。差動増幅回路部５は、カレントミラー回路
を形成するＰチャネル型ＭＯＳトランジスタ（以下、Ｐ
ＭＯＳトランジスタと呼ぶ）ＱＰ１，ＱＰ２と、差動対
をなすＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯ
Ｓトランジスタと呼ぶ）ＱＮ１，ＱＮ２と、定電流源を
なすＮＭＯＳトランジスタＱＮ３とで構成されている。
【００１３】また、増幅回路部６は、ＰＭＯＳトランジ
スタＱＰ３と定電流源をなすＮＭＯＳトランジスタＱＮ
４とで構成されている。更に、出力回路部７は、ＰＭＯ
ＳトランジスタＱＰ４で構成され、擬似負荷回路部８
は、定電流源をなすＮＭＯＳトランジスタＱＮ５で構成
されている。ＮＭＯＳトランジスタＱＮ３〜ＱＮ５の各
ゲートには、定電圧発生回路部３からの所定の定電圧Ｖ
Ａがそれぞれ印加されている。
スタＱＰ３と定電流源をなすＮＭＯＳトランジスタＱＮ
４とで構成されている。更に、出力回路部７は、ＰＭＯ
ＳトランジスタＱＰ４で構成され、擬似負荷回路部８
は、定電流源をなすＮＭＯＳトランジスタＱＮ５で構成
されている。ＮＭＯＳトランジスタＱＮ３〜ＱＮ５の各
ゲートには、定電圧発生回路部３からの所定の定電圧Ｖ
Ａがそれぞれ印加されている。
【００１４】差動増幅回路部５において、ＰＭＯＳトラ
ンジスタＱＰ１のゲート及びドレイン並びにＰＭＯＳト
ランジスタＱＰ２のゲートはそれぞれ接続され、ＰＭＯ
ＳトランジスタＱＰ１及びＱＰ２の各ソースはそれぞれ
電源電圧ＶＤＤに接続されている。また、ＰＭＯＳトラ
ンジスタＱＰ１のドレインは、ＮＭＯＳトランジスタＱ
Ｎ１のドレインに接続され、ＰＭＯＳトランジスタＱＰ
２のドレインは、ＮＭＯＳトランジスタＱＮ２のドレイ
ンに接続されている。
ンジスタＱＰ１のゲート及びドレイン並びにＰＭＯＳト
ランジスタＱＰ２のゲートはそれぞれ接続され、ＰＭＯ
ＳトランジスタＱＰ１及びＱＰ２の各ソースはそれぞれ
電源電圧ＶＤＤに接続されている。また、ＰＭＯＳトラ
ンジスタＱＰ１のドレインは、ＮＭＯＳトランジスタＱ
Ｎ１のドレインに接続され、ＰＭＯＳトランジスタＱＰ
２のドレインは、ＮＭＯＳトランジスタＱＮ２のドレイ
ンに接続されている。
【００１５】ＮＭＯＳトランジスタＱＮ１のゲートには
基準電圧発生回路部２からの基準電圧ＶＲＥＦが入力さ
れており、ＮＭＯＳトランジスタＱＮ２のゲートには、
出力電圧ＶＯＵＴを抵抗Ｒ１とＲ２で分圧して得られた
電圧ＶＦＢが入力されている。更に、ＮＭＯＳトランジ
スタＱＮ１及びＱＮ２の各ソースは接続され、該接続部
と接地との間にＮＭＯＳトランジスタＱＮ３が接続され
ている。ＮＭＯＳトランジスタＱＮ３のゲートには、定
電圧発生回路部３からの定電圧ＶＡが印加されているこ
とから、ＮＭＯＳトランジスタＱＮ３は、定電流源とし
て動作する。
基準電圧発生回路部２からの基準電圧ＶＲＥＦが入力さ
れており、ＮＭＯＳトランジスタＱＮ２のゲートには、
出力電圧ＶＯＵＴを抵抗Ｒ１とＲ２で分圧して得られた
電圧ＶＦＢが入力されている。更に、ＮＭＯＳトランジ
スタＱＮ１及びＱＮ２の各ソースは接続され、該接続部
と接地との間にＮＭＯＳトランジスタＱＮ３が接続され
ている。ＮＭＯＳトランジスタＱＮ３のゲートには、定
電圧発生回路部３からの定電圧ＶＡが印加されているこ
とから、ＮＭＯＳトランジスタＱＮ３は、定電流源とし
て動作する。
【００１６】次に、増幅回路部６において、電源電圧Ｖ
ＤＤと接地との間にＰＭＯＳトランジスタＱＰ３とＮＭ
ＯＳトランジスタＱＮ４が直列に接続されている。ＰＭ
ＯＳトランジスタＱＰ３のゲートは、差動増幅回路部５
におけるＰＭＯＳトランジスタＱＰ２とＮＭＯＳトラン
ジスタＱＮ２との接続部に接続されている。ＮＭＯＳト
ランジスタＱＮ４のゲートには、定電圧発生回路部３か
らの定電圧ＶＡが印加されていることから、ＮＭＯＳト
ランジスタＱＮ４は、定電流源として動作する。
ＤＤと接地との間にＰＭＯＳトランジスタＱＰ３とＮＭ
ＯＳトランジスタＱＮ４が直列に接続されている。ＰＭ
ＯＳトランジスタＱＰ３のゲートは、差動増幅回路部５
におけるＰＭＯＳトランジスタＱＰ２とＮＭＯＳトラン
ジスタＱＮ２との接続部に接続されている。ＮＭＯＳト
ランジスタＱＮ４のゲートには、定電圧発生回路部３か
らの定電圧ＶＡが印加されていることから、ＮＭＯＳト
ランジスタＱＮ４は、定電流源として動作する。
【００１７】一方、出力回路部７のＰＭＯＳトランジス
タＱＰ４において、ゲートは、増幅回路部６のＰＭＯＳ
トランジスタＱＰ３とＮＭＯＳトランジスタＱＮ４との
接続部に接続され、ソースは、電源電圧ＶＤＤに接続さ
れている。また、ＰＭＯＳトランジスタＱＰ４のドレイ
ンと接地との間には、検出回路部４の抵抗Ｒ１とＲ２の
直列回路及び擬似負荷回路部８のＮＭＯＳトランジスタ
ＱＮ５が並列に接続されている。ＮＭＯＳトランジスタ
ＱＮ５のゲートには、定電圧発生回路部３からの定電圧
ＶＡが印加されていることから、ＮＭＯＳトランジスタ
ＱＮ５は、定電流源として動作する。また、ＰＭＯＳト
ランジスタＱＰ４のドレインがボルテージレギュレータ
１の出力端をなし、該ドレインと接地との間に負荷ＲＬ
が接続される。
タＱＰ４において、ゲートは、増幅回路部６のＰＭＯＳ
トランジスタＱＰ３とＮＭＯＳトランジスタＱＮ４との
接続部に接続され、ソースは、電源電圧ＶＤＤに接続さ
れている。また、ＰＭＯＳトランジスタＱＰ４のドレイ
ンと接地との間には、検出回路部４の抵抗Ｒ１とＲ２の
直列回路及び擬似負荷回路部８のＮＭＯＳトランジスタ
ＱＮ５が並列に接続されている。ＮＭＯＳトランジスタ
ＱＮ５のゲートには、定電圧発生回路部３からの定電圧
ＶＡが印加されていることから、ＮＭＯＳトランジスタ
ＱＮ５は、定電流源として動作する。また、ＰＭＯＳト
ランジスタＱＰ４のドレインがボルテージレギュレータ
１の出力端をなし、該ドレインと接地との間に負荷ＲＬ
が接続される。
【００１８】差動増幅回路部５において、基準電圧ＶＲ
ＥＦと電圧ＶＦＢが釣り合っている状態から、何らかの
原因で出力電圧ＶＯＵＴが低下した場合、ＮＭＯＳトラ
ンジスタＱＮ２のドレイン電流は、ＮＭＯＳトランジス
タＱＮ１のドレイン電流よりも低下する。このため、Ｐ
ＭＯＳトランジスタＱＰ３のゲート電圧は上昇しＰＭＯ
ＳトランジスタＱＰ４のゲート電圧が低下してＰＭＯＳ
トランジスタＱＰ４の電流駆動能力が大きくなり、出力
電圧ＶＯＵＴを上昇させることができる。
ＥＦと電圧ＶＦＢが釣り合っている状態から、何らかの
原因で出力電圧ＶＯＵＴが低下した場合、ＮＭＯＳトラ
ンジスタＱＮ２のドレイン電流は、ＮＭＯＳトランジス
タＱＮ１のドレイン電流よりも低下する。このため、Ｐ
ＭＯＳトランジスタＱＰ３のゲート電圧は上昇しＰＭＯ
ＳトランジスタＱＰ４のゲート電圧が低下してＰＭＯＳ
トランジスタＱＰ４の電流駆動能力が大きくなり、出力
電圧ＶＯＵＴを上昇させることができる。
【００１９】次に、差動増幅回路部５において、基準電
圧ＶＲＥＦと分圧電圧ＶＦＢが釣り合っている状態か
ら、何らかの原因で出力電圧ＶＯＵＴが上昇した場合、
ＮＭＯＳトランジスタＱＮ２のドレイン電流は、ＮＭＯ
ＳトランジスタＱＮ１のドレイン電流よりも増加する。
このため、ＰＭＯＳトランジスタＱＰ３のゲート電圧は
低下しＰＭＯＳトランジスタＱＰ４のゲート電圧が上昇
してＰＭＯＳトランジスタＱＰ４の電流駆動能力が小さ
くなることにより、出力電圧ＶＯＵＴを低下させること
ができる。このようにして、ボルテージレギュレータ１
は、出力電圧ＶＯＵＴを所定の電圧で一定にすることが
できる。
圧ＶＲＥＦと分圧電圧ＶＦＢが釣り合っている状態か
ら、何らかの原因で出力電圧ＶＯＵＴが上昇した場合、
ＮＭＯＳトランジスタＱＮ２のドレイン電流は、ＮＭＯ
ＳトランジスタＱＮ１のドレイン電流よりも増加する。
このため、ＰＭＯＳトランジスタＱＰ３のゲート電圧は
低下しＰＭＯＳトランジスタＱＰ４のゲート電圧が上昇
してＰＭＯＳトランジスタＱＰ４の電流駆動能力が小さ
くなることにより、出力電圧ＶＯＵＴを低下させること
ができる。このようにして、ボルテージレギュレータ１
は、出力電圧ＶＯＵＴを所定の電圧で一定にすることが
できる。
【００２０】このような構成において、擬似負荷回路部
８のＮＭＯＳトランジスタＱＮ５には、増幅回路部６の
ＮＭＯＳトランジスタＱＮ４と同じ特性のものを使用す
る。このようにすることにより、ＮＭＯＳトランジスタ
ＱＮ４の電流駆動能力が製造上のばらつきによって大き
くなった場合、連動して擬似負荷回路８のＮＭＯＳトラ
ンジスタＱＮ５の電流駆動能力も大きくなる。ＮＭＯＳ
トランジスタＱＮ４とＱＮ５とのサイズ比は、ＰＭＯＳ
トランジスタＱＰ３及びＱＰ４の特性に応じて決めるよ
うにする。
８のＮＭＯＳトランジスタＱＮ５には、増幅回路部６の
ＮＭＯＳトランジスタＱＮ４と同じ特性のものを使用す
る。このようにすることにより、ＮＭＯＳトランジスタ
ＱＮ４の電流駆動能力が製造上のばらつきによって大き
くなった場合、連動して擬似負荷回路８のＮＭＯＳトラ
ンジスタＱＮ５の電流駆動能力も大きくなる。ＮＭＯＳ
トランジスタＱＮ４とＱＮ５とのサイズ比は、ＰＭＯＳ
トランジスタＱＰ３及びＱＰ４の特性に応じて決めるよ
うにする。
【００２１】図２は、図１のボルテージレギュレータ１
において、負荷ＲＬに流れる電流ＩＯＵＴがゼロになる
無負荷状態時における電源電圧ＶＤＤに対する出力電圧
ＶＯＵＴの特性例を示した図である。なお、図２では、
実線が擬似負荷回路部８のＮＭＯＳトランジスタＱＮ５
に数μＡの電流ＩＡが流れるようにしたときのボルテー
ジレギュレータ１の特性例を示しており、点線が従来の
ボルテージレギュレータの特性例を示している。図２か
ら分かるように、負荷ＲＬに流れる電流ＩＯＵＴがゼロ
になる無負荷状態において、出力電圧ＶＯＵＴを所定
値、例えば０.８Ｖで一定にできる電源電圧ＶＤＤが、
従来は２.０Ｖであったのに対して１.４Ｖまで低下させ
ることができる。
において、負荷ＲＬに流れる電流ＩＯＵＴがゼロになる
無負荷状態時における電源電圧ＶＤＤに対する出力電圧
ＶＯＵＴの特性例を示した図である。なお、図２では、
実線が擬似負荷回路部８のＮＭＯＳトランジスタＱＮ５
に数μＡの電流ＩＡが流れるようにしたときのボルテー
ジレギュレータ１の特性例を示しており、点線が従来の
ボルテージレギュレータの特性例を示している。図２か
ら分かるように、負荷ＲＬに流れる電流ＩＯＵＴがゼロ
になる無負荷状態において、出力電圧ＶＯＵＴを所定
値、例えば０.８Ｖで一定にできる電源電圧ＶＤＤが、
従来は２.０Ｖであったのに対して１.４Ｖまで低下させ
ることができる。
【００２２】一方、ボルテージレギュレータ１を無負荷
状態で低電源電圧動作させることがない場合、擬似負荷
回路部８を設けていることによって必要のない電流ＩＡ
がＮＭＯＳトランジスタＱＮ５に流れることになる。こ
のため、図３で示すように、擬似負荷回路部８におい
て、レーザトリミング等を行って機械的に切断されるこ
とによりＮＭＯＳトランジスタＱＮ５への出力回路部７
からの電流供給を遮断する遮断部をなすヒューズＴ１を
ＮＭＯＳトランジスタＱＮ５と直列に設けるようにし
た。このようにすることによって、ボルテージレギュレ
ータ１を無負荷状態で低電源電圧動作させることがない
場合は、ヒューズＴ１を切断することにより、ＮＭＯＳ
トランジスタＱＮ５に電流が流れないようにすることが
でき、消費電流の増加を防ぐことができる。
状態で低電源電圧動作させることがない場合、擬似負荷
回路部８を設けていることによって必要のない電流ＩＡ
がＮＭＯＳトランジスタＱＮ５に流れることになる。こ
のため、図３で示すように、擬似負荷回路部８におい
て、レーザトリミング等を行って機械的に切断されるこ
とによりＮＭＯＳトランジスタＱＮ５への出力回路部７
からの電流供給を遮断する遮断部をなすヒューズＴ１を
ＮＭＯＳトランジスタＱＮ５と直列に設けるようにし
た。このようにすることによって、ボルテージレギュレ
ータ１を無負荷状態で低電源電圧動作させることがない
場合は、ヒューズＴ１を切断することにより、ＮＭＯＳ
トランジスタＱＮ５に電流が流れないようにすることが
でき、消費電流の増加を防ぐことができる。
【００２３】このように、本実施の形態におけるボルテ
ージレギュレータは、出力回路部７の出力端と接地との
間に、定電流源をなすＮＭＯＳトランジスタＱＮ５から
なる擬似負荷回路部８を設け、該ＮＭＯＳトランジスタ
ＱＮ５を、出力回路部７の出力トランジスタであるＰＭ
ＯＳトランジスタＱＰ４に接続された増幅回路部６の定
電流源をなすＮＭＯＳトランジスタＱＮ４と同じ特性に
するようにした。このことから、負荷ＲＬに流れる電流
ＩＯＵＴがゼロになる無負荷状態において、出力電圧Ｖ
ＯＵＴを所定値で一定にできる電源電圧ＶＤＤの値を低
下させることができ、低電源電圧動作を必要とする機器
に使用することができる。また、レーザトリミング等で
ヒューズＴ１を切断することによって擬似負荷回路部８
のＮＭＯＳトランジスタＱＮ５に電流が流れないように
することにより、無負荷状態で低電源電圧動作させるこ
とがない場合は、消費電流の増加を防止することができ
る。
ージレギュレータは、出力回路部７の出力端と接地との
間に、定電流源をなすＮＭＯＳトランジスタＱＮ５から
なる擬似負荷回路部８を設け、該ＮＭＯＳトランジスタ
ＱＮ５を、出力回路部７の出力トランジスタであるＰＭ
ＯＳトランジスタＱＰ４に接続された増幅回路部６の定
電流源をなすＮＭＯＳトランジスタＱＮ４と同じ特性に
するようにした。このことから、負荷ＲＬに流れる電流
ＩＯＵＴがゼロになる無負荷状態において、出力電圧Ｖ
ＯＵＴを所定値で一定にできる電源電圧ＶＤＤの値を低
下させることができ、低電源電圧動作を必要とする機器
に使用することができる。また、レーザトリミング等で
ヒューズＴ１を切断することによって擬似負荷回路部８
のＮＭＯＳトランジスタＱＮ５に電流が流れないように
することにより、無負荷状態で低電源電圧動作させるこ
とがない場合は、消費電流の増加を防止することができ
る。
【００２４】なお、上記実施の形態では、増幅回路部６
が１段の場合を例にして説明したが、これは一例であ
り、差動増幅回路部５と出力回路部７との間に複数段の
増幅回路部を設けるようにしてもよい。
が１段の場合を例にして説明したが、これは一例であ
り、差動増幅回路部５と出力回路部７との間に複数段の
増幅回路部を設けるようにしてもよい。
【００２５】
【発明の効果】上記の説明から明らかなように、本発明
のボルテージレギュレータによれば、出力回路部から所
定の電流を流す擬似的な負荷をなす第２定電流源からな
る擬似負荷回路部を設け、第１定電流源及び第２定電流
源を、制御信号入力端に所定の電圧が印加された同一特
性のトランジスタでそれぞれ形成するようにした。この
ことから、負荷に流れる電流がゼロになる無負荷状態に
おいて、出力電圧を所定値で一定にできる電源電圧の値
を低下させることができ、低電源電圧動作を必要とする
機器に使用することができる。
のボルテージレギュレータによれば、出力回路部から所
定の電流を流す擬似的な負荷をなす第２定電流源からな
る擬似負荷回路部を設け、第１定電流源及び第２定電流
源を、制御信号入力端に所定の電圧が印加された同一特
性のトランジスタでそれぞれ形成するようにした。この
ことから、負荷に流れる電流がゼロになる無負荷状態に
おいて、出力電圧を所定値で一定にできる電源電圧の値
を低下させることができ、低電源電圧動作を必要とする
機器に使用することができる。
【００２６】また、上記擬似負荷回路部は、配線を機械
的に切断することによって第２定電流源への出力回路部
からの電流供給を遮断する遮断部を備えるようにした。
このことから、必要に応じて擬似負荷回路部の第２電流
源に電流が流れないようにすることができ、無負荷状態
で低電源電圧動作させることがない場合は、消費電流の
増加を防止することができる。
的に切断することによって第２定電流源への出力回路部
からの電流供給を遮断する遮断部を備えるようにした。
このことから、必要に応じて擬似負荷回路部の第２電流
源に電流が流れないようにすることができ、無負荷状態
で低電源電圧動作させることがない場合は、消費電流の
増加を防止することができる。
【００２７】具体的には、上記遮断部に、レーザトリミ
ングを行って切断されるヒューズを使用するようにし
た。このことから、第２定電流源への出力回路部からの
電流供給を容易に遮断することができる。
ングを行って切断されるヒューズを使用するようにし
た。このことから、第２定電流源への出力回路部からの
電流供給を容易に遮断することができる。
【図１】 本発明の実施の形態におけるボルテージレギ
ュレータの例を示した回路図である。
ュレータの例を示した回路図である。
【図２】 図１のボルテージレギュレータにおける出力
電圧特性例を示した図である。
電圧特性例を示した図である。
【図３】 図１の擬似負荷回路部８の他の例を示した図
である。
である。
【図４】 従来のボルテージレギュレータの回路例を示
した図である。
した図である。
１ ボルテージレギュレータ ２ 基準電圧発生回路部 ３ 定電圧発生回路部 ４ 検出回路部 ５ 差動増幅回路部 ６ 増幅回路部 ７ 出力回路部 ８ 擬似負荷回路部 ＲＬ 負荷 Ｔ１ ヒューズ
フロントページの続き Ｆターム(参考） 5H430 BB01 BB03 BB09 BB11 CC05 EE06 EE17 FF02 FF13 GG01 HH03 5J066 AA01 AA12 CA36 CA37 FA20 HA10 HA17 HA25 HA49 KA00 KA09 KA11 MA21 ND01 ND14 ND22 ND23 PD01 TA02 5J091 AA01 AA12 CA36 CA37 FA20 HA10 HA17 HA25 HA49 KA00 KA09 KA11 MA21 TA02 5J092 AA01 AA12 CA36 CA37 FA20 HA10 HA17 HA25 HA49 KA00 KA09 KA11 MA21 TA02
Claims (3)
- 【請求項１】 あらかじめ設定された基準電圧を基に所
定の電圧を生成して出力するボルテージレギュレータに
おいて、 上記生成して出力された電圧の検出を行い、該検出した
出力電圧に応じた電圧を生成して出力する検出回路部
と、 該検出回路部の出力電圧と上記基準電圧との電圧比較を
行い、該比較結果を示す電圧を出力する差動増幅回路部
と、 該差動増幅回路部からの出力電圧を増幅する増幅用トラ
ンジスタ及び該増幅用トランジスタに電流供給を行う第
１定電流源を有し、差動増幅回路部の出力電圧を増幅し
て出力する増幅回路部と、 該増幅回路部の上記増幅用トランジスタと第１定電流源
との接続部の電圧に応じた電流を出力する出力トランジ
スタを有する出力回路部と、 該出力回路部の出力トランジスタから所定の電流を流す
擬似的な負荷をなす第２定電流源からなる擬似負荷回路
部と、を備え、 上記第１定電流源及び第２定電流源は、制御信号入力端
に所定の電圧が印加された同一特性のトランジスタでそ
れぞれ形成されることを特徴とするボルテージレギュレ
ータ。 - 【請求項２】 上記擬似負荷回路部は、配線を機械的に
切断することによって第２定電流源への出力回路部から
の電流供給を遮断する遮断部を備えることを特徴とする
請求項１記載のボルテージレギュレータ。 - 【請求項３】 上記遮断部は、レーザトリミングを行っ
て切断されるヒューズであることを特徴とする請求項２
記載のボルテージレギュレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001064899A JP3643043B2 (ja) | 2001-03-08 | 2001-03-08 | ボルテージレギュレータ及びそのボルテージレギュレータを有する携帯電話機器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001064899A JP3643043B2 (ja) | 2001-03-08 | 2001-03-08 | ボルテージレギュレータ及びそのボルテージレギュレータを有する携帯電話機器 |
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| Publication Number | Publication Date |
|---|---|
| JP2002268758A true JP2002268758A (ja) | 2002-09-20 |
| JP3643043B2 JP3643043B2 (ja) | 2005-04-27 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| JP (1) | JP3643043B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006318327A (ja) * | 2005-05-16 | 2006-11-24 | Fuji Electric Device Technology Co Ltd | 差動増幅回路およびシリーズレギュレータ |
| US7394307B2 (en) | 2004-12-22 | 2008-07-01 | Ricoh Company, Ltd. | Voltage regulator having reverse voltage protection and reverse current prevention |
| US7545128B2 (en) | 2006-05-30 | 2009-06-09 | Oki Semiconductor Co., Ltd. | Regulator circuit |
| JP2009187430A (ja) * | 2008-02-08 | 2009-08-20 | Asahi Kasei Toko Power Device Corp | レギュレータ回路 |
| JP2009277233A (ja) * | 2008-05-16 | 2009-11-26 | Ricoh Co Ltd | 電圧調整装置 |
| US7821242B2 (en) | 2006-06-14 | 2010-10-26 | Ricoh Company, Ltd. | Constant voltage circuit and method of controlling ouput voltage of constant voltage circuit |
| CN102331806A (zh) * | 2010-07-05 | 2012-01-25 | 三美电机株式会社 | 差动放大电路以及串联稳压器 |
| CN104635824A (zh) * | 2013-11-14 | 2015-05-20 | 台湾积体电路制造股份有限公司 | 低压降稳压器和相关方法 |
| JP2019105954A (ja) * | 2017-12-12 | 2019-06-27 | ミツミ電機株式会社 | レギュレータ回路および半導体装置並びに電源装置 |
-
2001
- 2001-03-08 JP JP2001064899A patent/JP3643043B2/ja not_active Expired - Fee Related
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| US7728566B2 (en) | 2004-12-22 | 2010-06-01 | Ricoh Company, Ltd. | Voltage regulator |
| JP2006318327A (ja) * | 2005-05-16 | 2006-11-24 | Fuji Electric Device Technology Co Ltd | 差動増幅回路およびシリーズレギュレータ |
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| JP2019105954A (ja) * | 2017-12-12 | 2019-06-27 | ミツミ電機株式会社 | レギュレータ回路および半導体装置並びに電源装置 |
| JP6993569B2 (ja) | 2017-12-12 | 2022-01-13 | ミツミ電機株式会社 | レギュレータ回路および半導体装置並びに電源装置 |
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