KR100201083B1 - 바이어스 회로 - Google Patents
바이어스 회로 Download PDFInfo
- Publication number
- KR100201083B1 KR100201083B1 KR1019940001834A KR19940001834A KR100201083B1 KR 100201083 B1 KR100201083 B1 KR 100201083B1 KR 1019940001834 A KR1019940001834 A KR 1019940001834A KR 19940001834 A KR19940001834 A KR 19940001834A KR 100201083 B1 KR100201083 B1 KR 100201083B1
- Authority
- KR
- South Korea
- Prior art keywords
- node
- electrically connected
- bias circuit
- mos transistor
- pmos
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/46—Reflex amplifiers
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Nonlinear Science (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Control Of Electrical Variables (AREA)
Abstract
본발명은 다음 - 단(next - stage) 회로에 소정의 전류를 공급하는 바이어스 회로에 관한 것이다. 상기 바이어스 회로는 제 1 의 전위를 갖는 제 1 노드, 제 2 의 전위를 갖는 제 2 노드, 다음 - 단 회로와 전기적으로 접속된 출력노드, 소정의 전류를 제 1 노드에서 출력노드에 공급하기 위하여 제 1 노드와 제 2 노드에 전기적으로 접속된 주 바이어스 회로 및, 제 1 노드에서 출력노드로 흐르는 전류값과, 출력노드에서 제 2 노드로 흐르는 전류값을 동일하게 하기 위하여 제 1 노드 및 제 2 노드에 전기적으로 접속된 보조 바이어스 회로를 포함한다.
Description
제1도는 본 발명의 바이어스 회로를 도시한 회로도이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 전류 미러 (current mirror) 형 바이어스 회로 16 : 출력단자
20 : 다음 - 단 회로 (next - stage cercuit) 30 : 전류 바이패스 회로
40 : 바이어스 회로
본 발명은 반도체 집적회로등에 사용 (예컨대, 반도체 집접회로이의 바이어스를 위한)하기 적합한 바이어스 회로에 대한 것이다.
종래의 바이어스 회로에 관하여 보면, 일본국 특허출원 공개번호 2 - 268010 호에 그 예가 개시되어 있다.
이런 형의 바이어스 회로는 전원 전위 라인과 접지 전위 라인 사이에서 배치되고 전류 미러 회로등으로 이루어진다. MOS 트랜지스터와 같은 스위칭 수단을 갖는 다음 - 단 회로의 동작은 상기 바이어스 회로의 출력 전류에 의거하여 제어된다.
반도체 직접회로는 전원 전위가 갑자기 변화할 때에도 안정된 동작을 할 필요가 있다. 더욱이, 상기 바이어스 회로는 다음 - 단 회로에 소정의 전위를 안정되게 공급할 필요가 있다. 본 발명의 목적은 전원 전위가 갑자기 변화하는 경우에도 안정된 동작을 위해 소정의 전위를 안정되게 공급하는 바이어스 회로를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 대하여 보면, 제 1 의 전위를 갖는 제 1 노드, 다음 - 단 회로와 전기적으로 접속된 출력노드, 소정의 전류를 제 1 노드에서 상기 출력노드로 공급하기 위하여 상기 제 1 노드와 상기 출력노드에 전기적으로 접속된 주 바이어스 회로, 상기 출력노드에서 제 2 노드로 흐르는 전류값과 제 1 노드에서 출력노드로 흐르는 전류값을 동일하게 하기 위하여 상기 제 1 노드와 제 2 노드 및 출력노드에 전기적으로 접속된 보조 바이어스 회로를 포함하여 다음 - 단 회로에 소정의 전류를 공급하는 하나의 바이어스 회로가 주어진다.
본 발명에 의한 바이어스 회로가 제1도에 도시되어 있다.
제1도에 도시된 상기 바이어스 회로는, 주 바이어스 회로로 동작하는 하나의 전류 미러형 바이어스 회로 (10), 보조 바이어스 회로로 동작하는 하나의 전류 바이패스 회로 (30)와, 상기 전류 바이패스 회로 (30)에 소정의 전압을 공급하는 하나의 바이어스 회로 (40)를 포함한다. 상기 전류 미러형 바이어스 회로 (10), 전류 바이패스 회로 (30) 와 바이어스 회로 (40)는 제 1 의 전원 (예컨대, 전원 전위가 Vcc) 와 제 2 의 전원 (예컨대, 접지 전위가 Vss)사이에 전기적으로 접속되어 있다.
상기 전류 미러형 바이어스 회로 (10)는 전원 전위 Vcc와 접지 전위 Vss 사이에 직렬로 연결된 하나의 저항 (11), p채널 MOS 트랜지스터 (12, 이하 PMOS 라 함)와 N채널 MOS 트랜지스터 (13, 이하, NMOS라 함)를 구비하며, 전원 전위 Vss와 접지 전위 Vcc사이에 직렬로 연결된 하나의 PMOS (14) 와 하나의 NMOS (15) 를 가진다. PMOS (12) 의 게이트는 NMOS (14) 의 게이트와 드레인, 출력노드로 동작하는 출력단자 (16) 및 NMOS (15) 의 드레인과 전기적으로 접속되어있다. 그리고, NMOS (13)의 드레인과 게이트는 NMOS (15)의 게이트와 전기적으로 공통 접속된다.
다음 - 단 회로 (20, next - stage circuit) 는 출력단자 (16) 와 연결되어 있다. 다음 - 단 회로 (20) 는 정전류원으로 작동하는 하나의 PMOS (21) 를 구비한다. PMOS (21)의 소오스와 게이트는 각각 전원 전위 Vcc와 출력단자 (16) 에 전기적으로 접속되어 있고, PMOS (21)는 그의 일정한 드레인 전류를 다른 구성 소자에 공급하는 트랜지스터로 동작한다.
전류 미러형 바이어스 회로 (10)의 PMOS (12, 14)와 NMOS (13, 15)는 약한 반전 영역 (inversion region) 에서 동작된다. 저항 (11) 에서의 전압 강하를 Vll 라 하면, Vll 은 다음 식 (1) 로 표시된다.
여기서, k : 볼쯔만 상수
T : 절대 온도
q : 단위 전하량
Wl2 : PMOS (12)의 게이트 폭
Wl3 : NMOS (13)의 게이트 폭
Wl4 : PMOS (14)의 게이트 폭
Wl5 : NMOS (15)의 게이트 폭
이다.
따라서, PMOS (12)내를 흐르는 전류 (i)는 다음 식 (2)로 표현된다.
여기서, Rll은 저항 (11)의 저항값이다.
식 (2)에서 표현된 바와같이, 상기 전류 미러형 회로 (10)는 전원 전위 Vcc 와 무관한 정전류원으로 동작한다.
상기 전류 바이패스 회로 (30) 는 전원 전위 Vcc 와 접지 전위 Vss 사이에 직렬로 연결된 하나의 PMOS (31)와 하나의 NMOS (32)를 구비한다. PMOS (31) 의 드레인과 NMOS (32)의 드레인은 전류 미러형 바이어스 회로 (10) 의 출력단자 (16)에 다같이 전기적으로 접속되어 있다.
바이어스 회로 (40)는 전원 전위 Vcc와 접지 전위 Vss 사이에 직렬로 연결되는 하나의 PMOS (41), 하나의 저항 (42)과 하나의 NMOS (43)를 구비한다. PMOS (41)의 게이트와 드레인은 NMOS (31)의 게이트와 전기적으로 공통 접속되며, NMOS (43)의 게이트와 드레인은 NMOS (32)의 게이트와 전기적으로 공통 접속된다.
전류 바이패스 회로 (30) 와 바이어스 회로 (40) 의 동작은 이하에서 설명한다. PMOS (41), 저항 (42), NMOS (43)의 전압 강하를 각각 V4l, R42 ,V43 이라 표시하면, 바이어스 회로 (40)에 흐르는 전류 iB 는 다음 식 (3) 으로 주어진다.
) / R42 …… (3)
상기 PMOS (31) 의 게이트와 NMOS (32)의 게이트가 PMOS (41)의 게이트와 NMOS (43)의 게이트에 각각 전기적으로 접속되어 있고, PMOS (31)의 게이트와 PMOS (41)의 게이트 사이의 공급 전압과 NMOS (32)의 게이트와 NMOS (43)의 소오스 사이에 공급된 전압은 동일하기 때문에 상기 PMOS (31)와 NMOS (32) 는 각각 전류원으로서 작동한다.
PMOS (31) 에 흐르는 전류를 i31, NMOS (32) 에 흐르는 전류를 i32 라고 하면, i31, i32는 다음식 (3), (4)로 각각 주어진다.
여기서, W3l : PMOS (31)의 게이트 폭
W32 : NMOS (32)의 게이트 폭
W4l : PMOS (41)의 게이트 폭
W43 : NMOS (43)의 게비트 폭이다.
만약 W3l / W4l = W32 / W43이면, i31 = i32 이다. 따라서, PMOS (31)의 드레인과 NM0S (32)의 드레인이 전류 미러형 회로 (10)의 출력단자 (16) 와 전기적으로 접속되어 있더라도, 상기 드레인과 출력단자 (16) 는 서로 전기적인 간섭을 하지 않는다.
그러므로, 예를들어, 상기의 전원 전위 Vcc가 짧은 시간내에 갑자기 5V에서 3V로 떨어지고, 출력단자 (16)에 3V정도의 고전압이 걸리는 경우에는, 상기 PMOS (12, 14)가 비도통 (non - conducting) 상태로 될 것이다. 그러나, 전류는 상기 전류 바이패스 회로 (30) 를 통하여 항상 흐르기 때문에, 상기 출력단자 (16) 에 걸린 전압은 접지 전위 Vss측을 통하여 감소된다. 따라서, 상기 PMOS (12, 14) 는 각각 도통(conducting) 상태로 항상 유지된다. 결국, 출력단자 (16) 는 플로팅 (floating) 상태가 되지 않고, 안정된 출력을 낼 수 있다.
첨언하면, 본 발명은 상기 실시예에 국한되지 않는다. 예컨대, 제1도의 PMOS 와 NMOS 가 각각 NMOS 와 PMOS 로 대체되고 제 1 전원과 제 2 전원이 각각 Vss 와 Vcc 로 표시되더라도, 상기 실시예에 근본적으로 유사한 동자과 효과를 얻을 수 있다. 더욱이 저항 (11, 42)을 MOS 부하로 각각 대체한다든지, 상기 전류 미러형 바이어스 회로 (10), 전류 바이패스 회로 (30)와 바이어스 회로 (40) 를 다른 회로로 변경하는 등의 다양한 변화가 가능하다.
지금까지 본 발명의 상세한 설명에 의해, 본 발명의 발명사상과 범위를 벗어나지 않는 많은 변화와 수정이 가능함은 당업자에게 명백하다.
Claims (2)
- 다음-단 회로에 소정전류를 공급하기 위한 바이어스 회로에 있어서, 제 1 전위의 제 1 노드와, 제 2 전위의 제 2 노드와, 상기 다음-단 회로에 전기접속된 출력노드와, 상기 제 1 노드에서 상기 출력노드까지 상기 소정전류를 공급하기 위한 주 바이어스 회로 및, 제 3 트랜지스터를 구동시키기 위해 상기 제 3 트랜지스터의 게이트 전극에 전기접속된 제 3 노드를 가지며, 상기 제 1 노드에서 상기 제 3 노드로 흐르는 전류값을 상기 제 3 노드에서 상기 제 2 노드로 흐르는 전류값과 동일하게 하는 보조 바이어스 회로를 구비하며, 상기 주 바이어스 회로는, 한쪽 종단이 상기 제 1 노드에 전기접속된 제 1 저항소자와, 상기 제 1 저항 소자의 다른한쪽 종단에 전기접속된 소스 전극과, 상기 출력노드에 전기접속된 게이트 전극 및 드레인 전극을 가진 제 1 MOS 트랜지스터와, 상기 제 1 MOS 트랜지스터의 상기 드레인 전극에 전기접속된 드레인 전극 및 게이트 전극과, 상기 제 2 노드에 전기접속된 소스 전극을 가진 제 2 MOS 트랜지스터와, 상기 제 1 노드에 전기접속된 소스 전극과 상기 출력 노드에 전기접속된 드레인 전극 및 게이트 전극을 가진 제 3 MOS 트랜지스터 및, 상기 제 2 노드에 전기접속된 소스 전극과 상기 출력노드에 전기접속된 드레인 전극 및 상기 제 2 MOS 트랜지스터의 상기 드레인 전극에 전기접속된 게이트 전극을 가진 제 4 MOS 트랜지스터를 구비하는 것을 특징으로 하는 바이어스 회로.
- 제1항에 있어서, 상기 보조 바이어스 회로는, 상기 제 1 노드에 전기접속된 소스 전극과 상기 출력노드에 전기접속된 드레인 전극을 가진 제 5 MOS 트랜지스터와, 상기 제 2 노드에 전기접속된 소스 전극과 상기 출력 노드에 전기접속된 드레인 전극을 가진 제 6 MOS 트랜지스터와, 상기 제 1 노드에 전기접속된 소스 전극을 가진 제 7 MOS 트랜지스터와, 한쪽 종단이 상기 제 5 MOS 트랜지스터의 게이트 전극에 전기접속되고 또한 상기 제 7 트랜지스터의 드레인 전극 및 게이트 전극에 전기접속된 제 2 저항 소자 및, 상기 제 2 노드에 전기접속된 소스 전극과 상기 제 6 MOS 트랜지스터의 게이트 전극과 상기 제 2 저항소자의 다른한쪽 종단에 전기접속된 드레인 전극 및 게이트전극을 가진 제 8 MOS 트랜지스터를 구비하는 것을 특징으로 하는 보조 바이어스회로.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP93-14780 | 1993-02-01 | ||
| JP01478093A JP3278673B2 (ja) | 1993-02-01 | 1993-02-01 | 定電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR940020669A KR940020669A (ko) | 1994-09-16 |
| KR100201083B1 true KR100201083B1 (ko) | 1999-06-15 |
Family
ID=11870571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940001834A KR100201083B1 (ko) | 1993-02-01 | 1994-02-01 | 바이어스 회로 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5510750A (ko) |
| JP (1) | JP3278673B2 (ko) |
| KR (1) | KR100201083B1 (ko) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0696916A (ja) * | 1991-03-14 | 1994-04-08 | Takeshi Masumoto | 磁気冷凍作業物質とその製造方法 |
| JP3349047B2 (ja) * | 1996-08-30 | 2002-11-20 | 東芝マイクロエレクトロニクス株式会社 | 定電圧回路 |
| US5936392A (en) * | 1997-05-06 | 1999-08-10 | Vlsi Technology, Inc. | Current source, reference voltage generator, method of defining a PTAT current source, and method of providing a temperature compensated reference voltage |
| JP3832943B2 (ja) * | 1997-10-15 | 2006-10-11 | 沖電気工業株式会社 | 定電流源回路とそれを用いたディジタル／アナログ変換回路 |
| US6469533B1 (en) * | 2000-04-10 | 2002-10-22 | Intel Corporation | Measuring a characteristic of an integrated circuit |
| ATE457482T1 (de) * | 2004-09-14 | 2010-02-15 | Dialog Semiconductor Gmbh | Dynamische transkonduktanz-erhöhungstechnik für stromspiegel |
| DE102007031054B4 (de) * | 2007-07-04 | 2018-08-02 | Texas Instruments Deutschland Gmbh | Referenzspannungsgenerator mit Bootstrap-Effekt |
| US7944281B2 (en) * | 2008-12-12 | 2011-05-17 | Mosys, Inc. | Constant reference cell current generator for non-volatile memories |
| US20150194418A1 (en) * | 2014-01-09 | 2015-07-09 | Ati Technologies Ulc | Electrostatic discharge equalizer |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS562017A (en) * | 1979-06-19 | 1981-01-10 | Toshiba Corp | Constant electric current circuit |
| US4450367A (en) * | 1981-12-14 | 1984-05-22 | Motorola, Inc. | Delta VBE bias current reference circuit |
| JPH02268010A (ja) * | 1989-04-10 | 1990-11-01 | Canon Inc | Ｍｏｓトランジスタを用いた定電流回路 |
| US5038053A (en) * | 1990-03-23 | 1991-08-06 | Power Integrations, Inc. | Temperature-compensated integrated circuit for uniform current generation |
| NL9001018A (nl) * | 1990-04-27 | 1991-11-18 | Philips Nv | Referentiegenerator. |
| US5109187A (en) * | 1990-09-28 | 1992-04-28 | Intel Corporation | CMOS voltage reference |
| KR940004026Y1 (ko) * | 1991-05-13 | 1994-06-17 | 금성일렉트론 주식회사 | 바이어스의 스타트업회로 |
-
1993
- 1993-02-01 JP JP01478093A patent/JP3278673B2/ja not_active Expired - Fee Related
-
1994
- 1994-02-01 US US08/189,545 patent/US5510750A/en not_active Expired - Lifetime
- 1994-02-01 KR KR1019940001834A patent/KR100201083B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR940020669A (ko) | 1994-09-16 |
| US5510750A (en) | 1996-04-23 |
| JPH06230840A (ja) | 1994-08-19 |
| JP3278673B2 (ja) | 2002-04-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6087821A (en) | Reference-voltage generating circuit | |
| US8446215B2 (en) | Constant voltage circuit | |
| US6329871B2 (en) | Reference voltage generation circuit using source followers | |
| KR0169316B1 (ko) | 기준 발생기 | |
| US5180967A (en) | Constant-current source circuit having a mos transistor passing off-heat current | |
| JP2788843B2 (ja) | 基準電圧発生器 | |
| US5434534A (en) | CMOS voltage reference circuit | |
| JPH07249949A (ja) | バンドギャップ電圧発生器、およびその感度を低減する方法 | |
| KR940008236A (ko) | 기준전압을 소정레벨에 클램핑하는 클램프 회로 | |
| US6377113B1 (en) | Reference current generating circuit | |
| EP1124170B1 (en) | Reference voltage generation circuit including a start-up circuit | |
| KR0141157B1 (ko) | 기준전압발생회로 | |
| KR100201083B1 (ko) | 바이어스 회로 | |
| US5083079A (en) | Current regulator, threshold voltage generator | |
| US7348833B2 (en) | Bias circuit having transistors that selectively provide current that controls generation of bias voltage | |
| US6940335B2 (en) | Constant-voltage circuit | |
| EP0397408A1 (en) | Reference voltage generator | |
| KR100363139B1 (ko) | 버퍼회로및바이어스회로 | |
| JP3334707B2 (ja) | チャージポンプ回路 | |
| KR100223849B1 (ko) | 반도체 메모리장치 | |
| EP0651311A2 (en) | Self-exciting constant current circuit | |
| JP3227711B2 (ja) | 基準電圧発生回路 | |
| KR100462371B1 (ko) | 밴드갭기준전압발생장치 | |
| KR0121102B1 (ko) | 정전압장치 | |
| US20240118723A1 (en) | Reconfigurable small area bandgap with a novel technique for switching between ultra low power mode and high accuracy mode |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110223 Year of fee payment: 13 |
|
| LAPS | Lapse due to unpaid annual fee |