JP3152340B2 - アナログスイッチ回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＭＯＳトランジスタを用
いたアナログスイッチ回路に関し、特にそのウエル電位
設定回路に関する。本発明のアナログスイッチ回路は例
えばＣＭＯＳアナログスイッチ回路やそれを用いた回路
に適用される。

【０００２】

【従来の技術】従来のＣＭＯＳアナログスイッチ回路を
図１２に示す。ＣＭＯＳアナログスイッチを構成するＱ
１０、Ｑ２０はそれぞれトランスファゲートをなすＭＯ
Ｓトランジスタであって、Ｑ１０はＰチャンネルＭＯＳ
トランジスタ（ＰＭＯＳＴ）、Ｑ２０はＮチャンネルＭ
ＯＳトランジスタ（ＮＭＯＳＴ）である。ＩＮＶ１は入
力信号電圧を増幅する反転バッファであり、ＩＮＶ２は
ＩＮＶ１の出力を更に反転するインバータであり、周知
の回路構成である。

【０００３】ここで、入力端子ＩＮに負サージ（負方向
のサージ電圧）が入力して、Ｑ２０のチャンネル直下の
Ｐ型半導体領域（通常はＰウエル領域であるがＰ型基板
でもよい、以下、Ｐウエル領域と略称する）をベースと
し、Ｑ２０の入力側主電極をなすＮ型領域をエミッタと
し、Ｑ２０の出力側主電極をなすＮ型領域をコレクタと
するラテラルＢＰＴからなる寄生トランジスタが導通す
ると、この負サージの影響がＣＭＯＳアナログスイッチ
の出力端子ＯＵＴに電位変化として現れてしまう。

【０００４】図１３は、従来のＣＭＯＳアナログスイッ
チ回路の他例であって、ＣＭＯＳトランスファゲート
（アナログスイッチ）であるＱ３０、Ｑ４０を負荷素子
とし、ソース接地のＮＭＯＳトランジスタＱ５０をドラ
イバ素子とする変形ＭＯＳインバータを入力端子ＩＮと
接地電位Ｖｓｓとの間に接続したものである。この変形
ＭＯＳインバータは、アナログスイッチの制御端子Ｇの
電位がＨｉとなってＱ２０がオンする状態において、Ｑ
２０のＰウエル電位を入力端子ＩＮの電位に略追従させ
て入力信号電圧の変化によるＱ２０のチャンネルコンダ
クタンス変調効果を低減するなど、Ｑ２０のオン特性を
改善している。しかし、図１３の回路でも図１２の回路
と同じように負サージが入力端子ＩＮに侵入すると、上
記寄生トランジスタの作用により出力端子ＯＵＴに負サ
ージの影響が現れてしまう。

【０００５】特公平６ー１０３７３３号公報は、上記問
題を解決するために、ＣＭＯＳアナログスイッチを２段
縦続接続するとともに、初段アナログスイッチが集積さ
れる初段半導体領域と次段アナログスイッチが集積され
る次段半導体領域との間の境界部に沿って、一導電型の
基板表面に反対導電型の電荷吸収領域を形成している。
このようにすれば、サージ電圧が初段アナログスイッチ
の入力端に導入されることにより基板表面部に形成され
て初段アナログスイッチの入力端子に接続された反対導
電型の表面領域と基板との間のｐｎ接合が順バイアスさ
れ、その結果としてこの反対導電型の表面領域から基板
へ少数キャリヤ電荷が注入されても、次段アナログスイ
ッチの出力端へのこの少数キャリヤ電荷の影響を排除す
ることができる。

【０００６】

【発明が解決しようとする課題】しかしながら、上記し
たアナログスイッチ（トランスファゲート）を２段縦続
接続する場合には両アナログスイッチの接続点の寄生容
量成分が増大してしまうが、この寄生容量は初段アナロ
グスイッチのチャンネル抵抗と初段アナログスイッチに
接続される外部アンプの出力抵抗とを通じて放電される
ことになるので、これらの寄生容量及び抵抗のＣＲ時定
数に依存してアナログスイッチ（トランスファスイッ
チ）の信号伝送の遅延及び波型歪（高域減衰）が生じて
しまう。

【０００７】また、アナログスイッチを２段縦続接続す
るためにアナログスイッチ回路の全体としてのオン抵抗
値を単段のそれと等しくしようとすれば、初段、次段と
も２倍の面積を必要とし、結局、２段縦続型のアナログ
スイッチ回路は単段のそれと比べて４倍ものチップ面積
を要するという問題もあった。本発明は上記問題点に鑑
みなされたものであり、チップ面積の増大を抑止しつつ
ＭＯＳアナログスイッチのサージ遮断性を改善すること
を、その目的としている。

【０００８】

【課題を解決するための手段】本発明の第１の構成は、
一導電型の入力側半導体領域が信号入力端子に接続さ
れ、一導電型の出力側半導体領域が信号出力端子に接続
されるＭＯＳトランジスタからなるトランスファゲート
と、出力端が前記ＭＯＳトランジスタのゲート電極直下
の反対導電型の半導体領域に接続されて前記反対導電型
の半導体領域の電位を設定する電位設定手段とを備える
アナログスイッチ回路において、前記電位設定手段は、
前記入力側半導体領域の電位が前記反対導電型の半導体
領域と前記入力側半導体領域との間のｐｎ接合を順バイ
アスさせる方向へ所定のしきい値電位を超えて変化する
状態を検出するサージ電圧検出手段と、前記変化の発生
時に所定の電圧源と前記反対導電型の半導体領域との導
通を遮断して前記反対導電型の半導体領域を浮遊電位と
するウエル電位制御手段とを備えることを特徴とするア
ナログスイッチ回路である。

【０００９】本発明の第２の構成は、一導電型の入力側
半導体領域が信号入力端子に接続され、一導電型の出力
側半導体領域が信号出力端子に接続されるＭＯＳトラン
ジスタからなるトランスファゲートと、出力端が前記Ｍ
ＯＳトランジスタのゲート電極直下の反対導電型の半導
体領域に接続されて前記反対導電型の半導体領域の電位
を設定する電位設定手段とを備えるアナログスイッチ回
路において、前記電位設定手段は、前記入力側半導体領
域の電位が前記反対導電型の半導体領域と前記入力側半
導体領域との間のｐｎ接合を順バイアスさせる方向へ所
定のしきい値電位を超えて変化する状態を検出するサー
ジ電圧検出手段と、前記変化の発生時に前記反対導電型
の半導体領域の電位を前記入力側半導体領域の電位変化
と同方向へ変化させるウエル電位制御手段とを備えるこ
とを特徴とするアナログスイッチ回路である。

【００１０】本発明の第３の構成は、一導電型の入力側
半導体領域が信号入力端子に接続され、一導電型の出力
側半導体領域が信号出力端子に接続されるＭＯＳトラン
ジスタからなるトランスファゲートと、出力端が前記Ｍ
ＯＳトランジスタのゲート電極直下の反対導電型の半導
体領域に接続されて前記反対導電型の半導体領域の電位
を設定する電位設定手段とを備えるアナログスイッチ回
路において、前記電位設定手段は、前記出力側半導体領
域の電位が前記反対導電型の半導体領域と前記出力側半
導体領域との間のｐｎ接合を順バイアスさせる方向へ所
定のしきい値電位を超えて変化する状態を検出するサー
ジ電圧検出手段と、前記変化の発生時に所定の電圧源と
前記反対導電型の半導体領域との導通を遮断して前記反
対導電型の半導体領域を浮遊電位とするウエル電位制御
手段とを備えることを特徴とするアナログスイッチ回路
である。

【００１１】本発明の第４の構成は、一導電型の入力側
半導体領域が信号入力端子に接続され、一導電型の出力
側半導体領域が信号出力端子に接続されるＭＯＳトラン
ジスタからなるトランスファゲートと、出力端が前記Ｍ
ＯＳトランジスタのゲート電極直下の反対導電型の半導
体領域に接続されて前記反対導電型の半導体領域の電位
を設定する電位設定手段とを備えるアナログスイッチ回
路において、前記電位設定手段は、前記入力側半導体領
域の電位が前記反対導電型の半導体領域と前記出力側半
導体領域との間のｐｎ接合を順バイアスさせる方向へ所
定のしきい値電位を超えて変化する状態を検出するサー
ジ電圧検出手段と、前記変化の発生時に前記反対導電型
の半導体領域の電位を前記出力側半導体領域の電位変化
と同方向へ変化させるウエル電位制御手段とを備えるこ
とを特徴とするアナログスイッチ回路である。

【００１２】本発明の第５の構成は、上記第１乃至第４
のいずれかの構成において更に、前記変化検出時に前記
トランスファゲートを遮断する遮断手段を備えることを
特徴としている。

【００１３】

【作用及び発明の効果】本発明の第１の構成では、ＭＯ
Ｓトランジスタからなるトランスファゲートの入力側半
導体領域にそれを順バイアスさせる方向へサージ電圧が
入力したことを検出した場合に、サージ電圧入力時にゲ
ート電極直下の半導体領域（例えばＰウエル領域）を浮
遊電位とする。このようにすれば、入力側半導体領域へ
大きなサージ電圧が入力したとしても入力側半導体領域
とゲート電極直下の半導体領域との間のｐｎ接合が順バ
イアスするのが遅れ、かつ、過渡的に順バイアスしても
すぐにそれがオフし、その結果として、ラテラル寄生ト
ランジスタ効果により入力側半導体領域から出力側半導
体領域に到達する電荷量は従来の単段ＭＯＳアナログス
イッチ回路に比べて格段に削減することができる。

【００１４】本発明の第２の構成では、ＭＯＳトランジ
スタからなるトランスファゲートの入力側半導体領域に
それを順バイアスさせる方向へサージ電圧が入力したこ
とを検出した場合に、ゲート電極直下の半導体領域の電
位を入力側半導体領域の電位変化と同方向へ変化させ
る。このようにすれば、入力側半導体領域へ大きなサー
ジ電圧が入力したとしても入力側半導体領域とゲート電
極直下の半導体領域との間のｐｎ接合が順バイアスする
ことをほぼ完全に阻止することができ、その結果とし
て、ラテラル寄生トランジスタ効果により入力側半導体
領域から出力側半導体領域に到達する電荷量は従来の単
段ＭＯＳアナログスイッチ回路に比べて極端に削減する
ことができる。

【００１５】本発明の第３の構成では、ＭＯＳトランジ
スタからなるトランスファゲートの出力側半導体領域に
それを順バイアスさせる方向へサージ電圧が入力したこ
とを検出した場合に、サージ電圧入力時にゲート電極直
下の半導体領域（例えばＰウエル領域）を浮遊電位とす
る。このようにすれば、出力側半導体領域へ大きなサー
ジ電圧が入力したとしても出力側半導体領域とゲート電
極直下の半導体領域との間のｐｎ接合が順バイアスする
のが遅れ、かつ、過渡的に順バイアスしてもすぐにそれ
がオフし、その結果として、ラテラル寄生トランジスタ
効果により出力側半導体領域から入力側半導体領域に到
達する電荷量は従来の単段ＭＯＳアナログスイッチ回路
に比べて格段に削減することができる。

【００１６】なお、トランスファゲートの入力側半導体
領域に接続される入力端子ＩＮは、他のＭＯＳトランジ
スタのゲート電極などに接続されている場合も多い。こ
のような場合において、上記ラテラル寄生トランジスタ
効果により出力側半導体領域から入力側半導体領域に到
達するサージ電荷量を低減できることは、ＳＮ比及び動
作信頼性の確保の点で重要である。また、出力側半導体
領域と反対導電型の半導体領域との間のｐｎ接合が順バ
イアスされて反対導電型の半導体領域に少数キャリヤが
注入されると、この少数キャリヤのライフタイムが長い
ために出力側半導体領域に印加される負サージが消失し
たあとも、この反対導電型の半導体領域中の少数キャリ
ヤが迷走して自己又は近隣のトランジスタの電位変動を
誘発するので、本実施例によればこのような影響も軽減
することができる。

【００１７】本発明の第４の構成では、ＭＯＳトランジ
スタからなるトランスファゲートの出力側半導体領域に
それを順バイアスさせる方向へサージ電圧が入力したこ
とを検出した場合に、ゲート電極直下の半導体領域の電
位を出力側半導体領域の電位変化と同方向へ変化させ
る。このようにすれば、出力側半導体領域へ大きなサー
ジ電圧が入力したとしても出力側半導体領域とゲート電
極直下の半導体領域との間のｐｎ接合が順バイアスする
ことをほぼ完全に阻止することができ、その結果とし
て、ラテラル寄生トランジスタ効果により出力側半導体
領域から入力側半導体領域に到達する電荷量を従来の単
段ＭＯＳアナログスイッチ回路に比べて極端に削減する
ことができ、上記構成３の作用効果を一層増大すること
ができる。

【００１８】本発明の第５の構成では、上記第１乃至第
４のいずれかの構成において更に、前記変化検出時にト
ランスファゲートを遮断する遮断手段を備えるので、負
サージが入力端子又は出力端子に入力した場合にトラン
スファゲートを遮断でき、入力端子から出力端子への又
はその逆方向へのチャンネルを通じての負サージの伝達
をも防止することができる。

【００１９】

【実施例】

（実施例１）実施例１を図１を参照して説明する。この
アナログスイッチ回路は、ＣＭＯＳアナログスイッチ
（ＣＭＯＳトランスファゲート）１と、電位設定回路
（電位設定手段）２とからなる。

【００２０】ＣＭＯＳアナログスイッチ１は、互いに並
列接続されたＰＭＯＳトランジスタＱ１０及びＮＭＯＳ
トランジスタＱ２０からなる。ＩＮはその入力端子であ
り、トランジスタ１０のＰ型入力側半導体領域１０１及
びトランジスタ２０のＮ型入力側半導体領域２０１に接
続されている。ＯＵＴはその出力端子であり、トランジ
スタ１０のＰ型出力側半導体領域１０２及びトランジス
タ２０のＮ型出力側半導体領域２０２に接続されてい
る。ＩＮＶ１は入力信号電圧を増幅する反転バッファで
あり、ＩＮＶ２はＩＮＶ１の出力を更に反転するインバ
ータであり、周知の回路構成である。

【００２１】このＣＭＯＳアナログスイッチ１の基本動
作は以下の通りである。制御入力端子Ｇへ印加される制
御信号電圧がＨｉとなれば、両トランジスタ１０、２０
がオンする。このため、入力端子ＩＮの電位が出力端子
ＯＵＴの電位よりＨｉであれば、トランジスタ１０の入
力側半導体領域１０１及びトランジスタ２０の出力側半
導体領域２０２がソースとなってキャリヤの移動が生
じ、入力端子ＩＮの電位が出力端子ＯＵＴの電位よりＬ
ｏであれば、トランジスタ１０の出力側半導体領域１０
２及びトランジスタ２０の入力側半導体領域２０１がソ
ースとなってキャリヤの移動が生じ、これにより出力端
子ＯＵＴの電位は入力端子ＩＮの電位に一致することに
なる。周知のように、入力端子ＩＮの電位がＨｉであれ
ば、トランジスタ２０のしきい値電圧の存在及びそのオ
ン抵抗の増大のため電流はトランジスタ１０を通じて流
れ、逆に入力端子ＩＮの電位がＬｏであれば、トランジ
スタ１０のしきい値電圧の存在及びそのオン抵抗の増大
のため電流はトランジスタ２０を通じて流れることにな
る。

【００２２】電位設定回路２は、サージ電圧検出手段２
１、２２と、サージ電圧検出手段２１、２２の出力に基
づいてＮＭＯＳトランジスタＱ２０のＰウエル領域２０
３の電位状態を制御するウエル電位制御手段２３とから
なる。この実施例では、サージ電圧検出手段２１、２２
はコンパレータで構成されている。コンパレータ２１は
入力端子ＩＮの電圧である入力電圧Ｖｉと所定のしきい
値電圧Ｖｒｅｆ１とを比較し、入力電圧Ｖｉに負サージ
電圧が重畳してそれがＶｒｅｆ１を下回る場合にＬｏを
出力する。同様に、コンパレータ２２は出力端子ＯＵＴ
の電圧である出力電圧Ｖｏと所定のしきい値電圧Ｖｒｅ
ｆ２とを比較し、出力電圧Ｖｏに負サージ電圧が重畳し
てそれがＶｒｅｆ２を下回る場合にＬｏを出力する。

【００２３】好適例として、コンパレータ２１は、半導
体領域２０１と２０３との間のｐｎ接合が実質的にオン
する電位（好適には順方向電圧０．６Ｖ）を超えて更に
入力電圧Ｖｉがこのｐｎ接合をオンする方向（負方向）
へ変化する場合にＬｏを出力する。したがって、しきい
値電圧Ｖｒｅｆ１は、通常時のＰウエル領域２０３の電
位をＶｐとすれば、Ｖｐー０．６ＶよりもＨｉに設定さ
れる。同様に、コンパレータ２２は、半導体領域２０２
と２０３との間のｐｎ接合が実質的にオンする電位（好
適には順方向電圧０．６Ｖ）を超えて更に入力電圧Ｖｉ
がこのｐｎ接合をオンする方向（負方向）へ変化する場
合にＬｏを出力する。したがって、しきい値電圧Ｖｒｅ
ｆ２は、通常時のＰウエル領域２０３の電位をＶｐとす
れば、Ｖｐー０．６ＶよりもＨｉに設定される。

【００２４】ウエル電位制御手段２３は、機能ブロック
回路で表示しているが、その論理機能は以下の通りであ
り、このような論理機能は周知の論理回路で構成でき
る。一例において、ウエル電位制御手段２３は、サージ
電圧検出手段をなすコンパレータ２１（又は２２）がＬ
ｏを出力する場合に、低位（接地）電源電圧Ｖｓｓを有
する低位電源端３とＰウエル領域（反対導電型の半導体
領域）２０３との導通を遮断して前記反対導電型の半導
体領域を浮遊電位とする。このようにすれば以下の作用
効果を奏する。すなわち、入力端子ＩＮ又は出力端子Ｏ
ＵＴへの負サージの入力により半導体領域２０１（又は
２０２）の電位が低下しても、Ｐウエル領域２０３が浮
遊電位化されるので、Ｐウエル領域２０３の電位もＰウ
エル領域２０３に関係する各種容量の比率に応じた割合
で低下し、その分だけ、Ｐウエル領域２０３と半導体領
域２０１（又は２０２）との間のｐｎ接合が順バイアス
するのが遅れ、Ｐウエル領域２０３への電子及びＰウエ
ル領域２０３からのホールの放出は減る。また、Ｐウエ
ル領域２０３内での再結合及び上記ホール放出によりＰ
ウエル領域２０３の電位が低下して、一定時間後、上記
ｐｎ接合の順バイアスは抑止され、これらの結果として
上記ラテラル寄生トランジスタ効果により半導体領域２
０２に出入するサージ電流が抑止される。

【００２５】他例において、ウエル電位制御手段２３
は、サージ電圧検出手段をなすコンパレータ２１（又は
２２）がＬｏを出力する場合に、ゲート電極直下の半導
体領域すなわちＰウエル領域２０３の電位を半導体領域
２０１（又は２０２）の電位変化と同方向へ変化させ
る。このようにすれば、半導体領域２０１（又は２０
２）に大きな負サージが入力したとしても半導体領域２
０１（又は２０２）とＰウエル領域２０３との間のｐｎ
接合が順バイアスすることをほぼ完全に阻止することが
でき、その結果として、ラテラル寄生トランジスタ効果
により半導体領域２０２に出入するサージ電流が抑止さ
れる。 （実施例２）上記したサージ電圧検出手段２１、２２及
びウエル電位制御手段２３のより具体的な構成例を図２
を参照して説明する。

【００２６】サージ電圧検出手段２１は定電流源２１１
とｎｐｎトランジスタ２１２とバイアス電圧源２１３と
からなり、サージ電圧検出手段２２は定電流源２２１と
ｎｐｎトランジスタ２２２とバイアス電圧源２１３とか
らなる。なお、バイアス電源２１３としては、例えば一
対の抵抗素子の直列回路からなる抵抗分圧回路の出力電
圧を用いることができる他、ツェナーダイオードなどの
採用なども可能である。

【００２７】ｎｐｎトランジスタ２１２はベース接地ト
ランジスタであって、定電流源２１１はその負荷素子を
構成している。したがって定電流源２１１は通常の抵抗
であってもよい。ここで、バイアス電圧源２１３はｎｐ
ｎトランジスタ２１２のベース電位を低位電源電圧Ｖｓ
ｓより所定のバイアス電圧だけ正シフトしている。ｎｐ
ｎトランジスタ２１２のエミッタは入力端子ＩＮに接続
され、そのコレクタはＮＭＯＳＴ２３１のゲートに接続
されている。定電流源２２１とｎｐｎトランジスタ２２
２とバイアス電圧源２２３とは、定電流源２１１とｎｐ
ｎトランジスタ２１２とバイアス電圧源２１３と同一構
成、同一機能であるので説明を省略する。ただし、ｎｐ
ｎトランジスタ２２２のコレクタはＮＭＯＳＴ２３２の
ゲートに接続されている。ＮＭＯＳＴ２３１、２３３は
互いに直列に接続されて、ウエル電位制御手段２３を構
成する。バイアス電圧源２２３の電圧はＶｒｅｆーＶｂ
ｅとする。しきい値電圧Ｖｒｅｆ＝Ｖｒｅｆ１＝Ｖｒｅ
ｆ２であり、Ｖｂｅはｎｐｎトランジスタ２１２、２２
２の順方向ベース・エミッタ間電圧（オン電圧）であっ
て本実施例では０．６５Ｖとされている。

【００２８】以下、この回路の具体的な動作を説明す
る。入力端子ＩＮに負サージが入力しない通常時には、
入力電圧Ｖｉはしきい値電圧ＶｒｅｆよりＨｉにされて
おり、ｎｐｎトランジスタ２１２がオフし、定電流源２
１１からの充電により高位電源電圧ＶｃｃがＮＭＯＳＴ
２３１のゲートに印加され、ＮＭＯＳＴ２３１はオンす
る。同様に、出力端子ＯＵＴに負サージが入力しない通
常時には、出力電圧Ｖｏはしきい値電圧ＶｒｅｆよりＨ
ｉにされており、ｎｐｎトランジスタ２２２がオフし、
定電流源２２１からの充電により高位電源電圧Ｖｃｃが
ＮＭＯＳＴ２３２のゲートに印加され、ＮＭＯＳＴ２３
２はオンする。これにより、Ｐウエル領域２０３には低
位電源電圧Ｖｓｓが印加される。なお、定電流源２１
１、２２１は通常の負荷素子でよく、ＢｉＣＭＯＳ集積
回路構成を採用する本実施例では、ゲートにＶｓｓが印
加されるＰＭＯＳＴもしくはｐｎｐバイポーラトランジ
スタとすることが好ましい。

【００２９】次に、入力電圧Ｖｉに負サージが重畳する
場合を考える。入力電圧Ｖｉに負サージが重畳して入力
電圧Ｖｉがしきい値電圧ＶｒｅｆよりＬｏとなると、ｎ
ｐｎトランジスタ２１２がオンし、ＮＭＯＳＴ２３１が
オフし、Ｐウエル領域２０３は低位電源端３から遮断さ
れる。Ｐウエル領域２０３が浮遊電位となると、前述し
た動作及びそれによる作用効果により、Ｐウエル領域２
０３をベースとするラテラル寄生トランジスタ効果を抑
止でき、出力電圧Ｖｏへの負サージの重畳を低減するこ
とができる。

【００３０】一方、出力電圧Ｖｏに負サージが重畳して
出力電圧Ｖｏがしきい値電圧ＶｒｅｆよりＬｏとなる
と、ｎｐｎトランジスタ２２２がオンし、ＮＭＯＳＴ２
３２がオフし、Ｐウエル領域２０３は低位電源端３から
遮断される。Ｐウエル領域２０３が浮遊電位となると、
前述した動作及びそれによる作用効果により、Ｐウエル
領域２０３をベースとするラテラル寄生トランジスタ効
果を抑止でき、出力端子ＯＵＴへのサージ電流の流入
（電子の流出）を防止することができ、前述した作用効
果を奏することができる。

【００３１】なお、上記実施例において、回路２１及び
ＮＭＯＳＴ２３１だけで回路２を構成し、回路２２及び
ＮＭＯＳＴ２３２を省略することも可能である。 （実施例３）他の実施例を図３を参照して説明する。こ
の実施例は、図１の回路において、ＮＭＯＳＴ２３２の
一端をＰＭＯＳトランジスタ４０及びＮＭＯＳトランジ
スタ３０を通じて入力端子ＩＮに接続し、ＮＭＯＳＴ２
３１の一端をＮＭＯＳトランジスタ５０を通じて低位電
源端３に接続したものである。すなわち、図１３に示す
ＭＯＳアナログスイッチ回路において電位設定回路２を
付加したものである。

【００３２】以下、この実施例の動作を説明する。負サ
ージが入力端子ＩＮ及び出力端子ＯＵＴに入力されない
場合には、図２の場合と同じく、ＮＭＯＳＴ２３１、２
３２がオンする。また、前述したように、制御入力端子
Ｇに選択信号が入力されない場合（制御入力端子Ｇの電
位がＬｏの場合）には、トランジスタＱ５０がオンし、
トランジスタＱ３０、Ｑ４０がオフし、Ｐウエル領域２
０３の電位は低位電源電圧Ｖｓｓに設定される。一方、
制御入力端子Ｇに選択信号が入力された場合（制御入力
端子Ｇの電位がＨｉの場合）には、トランジスタＱ５０
がオフし、トランジスタＱ３０、Ｑ４０がオンする。ト
ランジスタＱ３０、Ｑ４０のチャンネルコンダクタンス
はＣＭＯＳアナログスイッチ（トランスファゲート）を
構成するので入力電圧Ｖｉの変動に関わらずＬｏに維持
される。したがって、このアナログスイッチ１がオンす
る場合、Ｐウエル領域２０３とその入力側半導体領域２
０１とは同電位となり、これにより入力電圧Ｖｉの変動
によるＮＭＯＳトランジスタＱ２０のチャンネルコンダ
クタンス変調効果を低減するなどＱ２０のオン特性が改
善される。

【００３３】次に、負サージが入力する場合について説
明する。まず、制御入力端子Ｇに選択信号が入力されな
い場合（制御入力端子Ｇの電位がＬｏの場合）には上述
したようにトランジスタＱ５０はオン、トランジスタＱ
３０、Ｑ４０はオフ、Ｐウエル領域２０３は低位電源端
３に導通している。この状態で入力端子ＩＮ又は出力端
子ＯＵＴに負サージが入力すれば、上述したようにＮＭ
ＯＳＴ２３１又は２３２がオフし、ＭＯＳトランジスタ
Ｑ２０のＰウエル領域２０３が入力電圧Ｖｉ又は出力電
圧Ｖｏに追従して、上述の実施例よりラテラル寄生バイ
ポーラトランジスタの電流を一層低減することができ
る。 （実施例４）他の実施例を図４を参照して説明する。

【００３４】この実施例は、図３の回路において、定電
流源２１１とｎｐｎトランジスタ２１２との間にｐｎｐ
トランジスタ２１４を介設し、定電流源２２１とｎｐｎ
トランジスタ２２２との間にｐｎｐトランジスタ２２４
を介設したものである。詳しく説明すれば、ｐｎｐトラ
ンジスタ２１４のエミッタは定電流源２１１の出力端に
接続され、そのベースはｎｐｎトランジスタ２１２のコ
レクタに接続され、そのコレクタは接地される。このよ
うにすれば、定電流源２１１の出力定電流をｐｎｐトラ
ンジスタ２１４の電流増幅率の逆数倍とすることがで
き、これによりｎｐｎトランジスタ２１２のエミッタ電
流を低減できる。同様に、ｎｐｎトランジスタ２２２の
エミッタ電流を低減できる。すなわち、これらｎｐｎト
ランジスタ２１２、２２２を小電流域すなわちそのエミ
ッタ・ベース間の順バイアス電圧Ｖｂｅが小さい部位で
運転することができ、その分、入力電圧Ｖｉに重畳する
負サージが小さくても検出することができる。

【００３５】更に、ｎｐｎトランジスタ２１２の負荷素
子が給電する負荷電流が小さいので、入力電圧Ｖｉに負
サージが入力して素早くｎｐｎトランジスタ２１２はオ
ンし、かつ、ｎｐｎトランジスタ２１２のコレクタ電位
すなわちＮＭＯＳＴ２３１のゲート電位は素早くＬｏに
遷移してＮＭＯＳＴ２３１がターンオフする。すなわ
ち、入力端子ＩＮへの負サージの到来により素早くＰウ
エル領域２０３を入力電圧Ｖｉに追従させることができ
る。同様に、出力端子ＯＵＴへの負サージの到来により
素早くＰウエル領域２０３を入力電圧Ｖｉに追従させる
ことができる。 （実施例５）他の実施例を図５を参照して説明する。

【００３６】この実施例は、図４の回路におけるベ−ス
接地形式のｎｐｎトランジスタ２１２、２２２、バイア
ス電圧源２１３、２２３をゲート接地形式のＮＭＯＳＴ
２１５、２２５及びバイアス電圧源２１６、２２６に置
換したものである。詳しく説明すれば、入力端子ＩＮと
ＮＭＯＳＴ２３１のゲート電極とをＮＭＯＳＴ２１５の
両主電極に接続し、そのゲート電極を低位電源端３に接
続し、そのＰウエル領域２１７をバイアス電圧源２１６
を通じて低位電源端３に接続したものである。

【００３７】本実施例では、サージ電圧検出手段を構成
するｎｐｎトランジスタ２１２をＮＭＯＳＴ２１５に変
更し、このＮＭＯＳＴ２１５に必然的に形成されるｎｐ
ｎラテラル寄生トランジスタ構造を新規に検出手段とし
たものである。本構成を採用することにより、トランジ
スタＱ２０のｎｐｎラテラル寄生トランジスタのベース
・エミッタ順方向電圧Ｖｂｅと、トランジスタＱ２１５
のｎｐｎラテラル寄生トランジスタのベース・エミッタ
順方向電圧Ｖｂｅ’とを決定する製造プロセスを全く同
一とすることができ、これにより量産時における上記両
トランジスタＱ２０、Ｑ２１５の間の特性のばらつきを
解消することが可能となる。

【００３８】すなわち、負サージ入力時に互いにソース
電極が共通接続された形式となるトランジスタタ２１５
とＱ２０とに着目する場合、トランジスタ２１５のｎｐ
ｎラテラル寄生トランジスタのベース・エミッタ順方向
電圧Ｖｂｅ’と、トランジスタＱ２０のｎｐｎラテラル
寄生トランジスタのベース・エミッタ順方向電圧Ｖｂｅ
との差電圧Ｖｄｉｆは以下のようになる。

【００３９】

【数１】 なお、Ｉ_s1はトランジスタ２１５の逆方向飽和電流、Ｉ
_s2はトランジスタＱ２０の逆方向飽和電流であり、単位
面積当たりの逆方向飽和電流値をＩ_soとすれば、Ｉ_s1、
Ｉ_s2はＩ_soにその面積（ベース・エミッタ接合面積）を
掛けた値となる。ただし、この単位面積当たりの逆方向
飽和電流値Ｉ_soは製造プロセスによって大幅に変動する
ことが知られている。

【００４０】しかし、本実施例では、差電圧Ｖｄｉｆは
Ｉ_s1とＩ_s2との比の関数値となり、当然、この比はＩ_so
を含まないので、トランジスタタ２１５、Ｑ２０の間の
ベース・エミッタ順方向電圧の差電圧Ｖｄｉｆは製造プ
ロセスにより変化しないことがわかる。結局、サージ検
出手段をトランジスタＱ２０と同一構造のＮＭＯＳＴと
することにより、プロセス変動要因を排除して高精度の
負サージ抑圧制御を実現することができる。

【００４１】ＮＭＯＳＴ２２５及びバイアス電圧源２２
６は上記ＮＭＯＳＴ２２５及びバイアス電圧源２２６と
同じ動作を行うので、説明は省略する。この実施例では
更に、ＮＭＯＳＴ２１７とＮＭＯＳトランジスタＱ２０
とを同一チップに同一プロセスで集積するので、そのし
きい値電圧などの特性を揃えることができ、特性変動を
低減することができる。

【００４２】変形例１を図６に示す。この変形例では、
ＮＭＯＳＴ２１５、２２５のゲート電極にバイアス電圧
源２１８、２２８より所定の正バイアス電圧Ｖｂを付与
し、そのＰウエル領域２１７、２２７を低位電源端３に
接続したものである。このようにすれば、ＮＭＯＳＴ２
１５、２２５は入力電圧Ｖｉ又は出力電圧ＶｏがＶｂー
Ｖｔより負となる時にオンし、ＮＭＯＳＴ２３１のゲー
ト電位をＬｏとし、そのチャンネルをオフするか高抵抗
とする。また、サージ電圧検出手段２１、２２のしきい
値電圧Ｖｒｅｆ１、Ｖｒｅｆ２を正バイアス電圧Ｖｂの
調節により変化させることができる。

【００４３】変形例２を図７に示す。この変形例では、
ＮＭＯＳＴ２１５、２２５のＰウエル領域２１７、２２
７を入力端子ＩＮ、出力端子ＯＵＴに接続したものであ
る。このようにすれば、ＮＭＯＳＴ２１５、２２５のソ
ース領域とＰウエル領域２０３との間の空乏層が一定と
なり、その変動の影響を排除することができる。また、
変形例１と同様にサージ電圧検出手段２１、２２のしき
い値電圧Ｖｒｅｆ１、Ｖｒｅｆ２を正バイアス電圧Ｖｂ
の調節により変化させることができる。 （実施例６）他の実施例を図８を参照して説明する。

【００４４】この実施例は、図３の回路において、サー
ジ電圧検出手段２１、２２を図１と同様にコンパレータ
とした他、コンパレータ２１ａ、２２ａと、アンド回路
５を追加したものである。更に説明すれば、コンパレー
タ２１ａは入力電圧Ｖｉと所定のしきい値電圧Ｖｒｅｆ
３との比較結果をナンド回路５に出力し、コンパレータ
２２ａは入力電圧Ｖｉと所定のしきい値電圧Ｖｒｅｆ４
との比較結果をナンド回路５に出力する。しきい値電圧
Ｖｒｅｆ３はしきい値電圧Ｖｒｅｆ４と等しく設定する
ことができる。

【００４５】この回路の動作を説明する。ナンド回路５
は、全ての入力がＨｉの場合にのみＮＭＯＳトランジス
タＱ２０、ＰＭＯＳトランジスタＱ１０をオンする。し
たがって、この実施例では、負サージの重畳により入力
電圧Ｖｉ又は出力電圧Ｖｏがしきい値電圧Ｖｒｅｆ３よ
り低くなると、制御入力端子Ｇの電位がＨｉであっても
ＮＭＯＳトランジスタＱ２０、ＰＭＯＳトランジスタＱ
１０をオフし、これにより出力端子ＯＵＴ側又は入力端
子ＩＮ側への負サージの伝達を阻止することができる。
なお、コンパレータ２１ａ、２２ａを省略してコンパレ
ータ２１、２２の出力をナンド回路５に入力することも
可能である。

【００４６】図９は、図８のコンパレータ２１を他の実
施例と同様に定電流源２１１、ｎｐｎトランジスタ２１
２及びバイアス電圧源２１３に置換し、図８のコンパレ
ータ２２を他の実施例と同様に定電流源２２１、ｎｐｎ
トランジスタ２２２及びバイアス電圧源２２３に置換
し、それらと同様に、図８のコンパレータ２１ａを定電
流源２１１ａ、ｎｐｎトランジスタ２１２ａ及びバイア
ス電圧源２１３ａに置換し、図８のコンパレータ２２ａ
を定電流源２２１ａ、ｎｐｎトランジスタ２２２ａ及び
バイアス電圧源２２３ａに置換したものであるが、その
動作説明は省略する。

【００４７】図１０は、図９において、定電流源２１１
ａ、ｎｐｎトランジスタ２１２ａ及びバイアス電圧源２
１３ａ、並びに、定電流源２２１ａ、ｎｐｎトランジス
タ２２２ａ及びバイアス電圧源２２３ａを省略して、ｎ
ｐｎトランジスタ２１２、２２２のコレクタ電圧をナン
ド回路５に入力したものであり、その動作説明は省略す
る。

【００４８】同様に、図８におけるコンパレータ２１、
２２、２１ａ、図４、図５、図６、図７に示すサージ電
圧検出手段２１、２２に置換することも当然可能であ
る。を （実施例７）他の実施例を図１１を参照して説明する。
この実施例は、図１の回路において、サージ電圧検出手
段２１、２２の他の具体回路を記載し、サージ電圧検出
手段２３を省略したものである。

【００４９】詳しく説明すると、トランジスタ６１、６
２、６３はＰＭＯＳトランジスタであり、そのゲートに
は低位電源電圧Ｖｓｓが印加されて、これらは全て負荷
素子（略定電流源）となっている。同様に、トランジス
タ６４、６５はＮＭＯＳトランジスタであり、そのゲー
トには高位電源電圧Ｖｃｃが印加されて、これらは全て
負荷素子（略定電流源）となっている。

【００５０】６６、６７はｎｐｎトランジスタであり、
トランジスタ６１、６２、６６、６７、６５はいわゆる
差動増幅回路を構成している。この動作を説明すると、
トランジスタ６３、６４からなる分圧回路の出力電圧は
いわゆるしきい値電圧Ｖｒｅｆ１としてトランジスタ６
６のベースに印加され、その結果、入力電圧Ｖｉがしき
い値電圧Ｖｒｅｆ１より負となれば、トランジスタ６７
がオフ、トランジスタ６６がオンして、ＮＭＯＳＴ２３
１はオフして、Ｐウエル領域２０３は浮遊電位となる。

【００５１】なお、トランジスタ６１〜６３のゲート電
極直下のＮ型半導体領域（基板）の電位はＶｃｃとさ
れ、トランジスタ６４、６５のＰ型半導体領域（Ｐウエ
ル領域）の電位はＶｓｓとされている。また、トランジ
スタ６６、６７をＮＭＯＳＴに置換することは当然可能
である。

【図面の簡単な説明】

【図１】本発明のＭＯＳアナログスイッチ回路の実施例
１を示す回路図である。

【図２】本発明のＭＯＳアナログスイッチ回路の実施例
２を示す回路図である。

【図３】本発明のＭＯＳアナログスイッチ回路の実施例
３を示す回路図である。

【図４】本発明のＭＯＳアナログスイッチ回路の実施例
４を示す回路図である。

【図５】本発明のＭＯＳアナログスイッチ回路の実施例
５を示す回路図である。

【図６】本発明のＭＯＳアナログスイッチ回路の実施例
５の変形例１を示す回路図である。

【図７】本発明のＭＯＳアナログスイッチ回路の実施例
５の変形例２を示す回路図である。

【図８】本発明のＭＯＳアナログスイッチ回路の実施例
６を示す回路図である。

【図９】本発明のＭＯＳアナログスイッチ回路の実施例
６の変形例を示す回路図である。

【図１０】本発明のＭＯＳアナログスイッチ回路の実施
例６の変形例を示す回路図である。

【図１１】本発明のＭＯＳアナログスイッチ回路の実施
例７を示す回路図である。

【図１２】従来のＭＯＳアナログスイッチ回路を示す回
路図である。

【図１３】従来のＭＯＳアナログスイッチ回路を示す回
路図である。

【符号の説明】

２０１は一導電型の入力側半導体領域、２０２は一導電
型の出力側半導体領域、Ｑ２０はＮＭＯＳトランジスタ
（アナログスイッチ、トランスファゲート）、ＩＮは入
力端子、。ＯＵＴは出力端子、２１、２２はサージ電圧
検出手段、２０３はＰウエル領域（ゲート電極直下の反
対導電型の半導体領域）、２は電位設定回路（電位設定
手段）、２３はウエル電位制御手段。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−140808（ＪＰ，Ａ) 特開 平５−327436（ＪＰ，Ａ) 特開 平３−48520（ＪＰ，Ａ) 特開 平２−280521（ＪＰ，Ａ) 特開 平８−23269（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 17/00 - 17/70

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】一導電型の入力側半導体領域が信号入力端
   子に接続され、一導電型の出力側半導体領域が信号出力
   端子に接続されるＭＯＳトランジスタからなるトランス
   ファゲートと、出力端が前記ＭＯＳトランジスタのゲー
   ト電極直下の反対導電型の半導体領域に接続されて前記
   反対導電型の半導体領域の電位を設定する電位設定手段
   とを備えるアナログスイッチ回路において、 前記電位設定手段は、前記入力側半導体領域の電位が前
   記反対導電型の半導体領域と前記入力側半導体領域との
   間のｐｎ接合を順バイアスさせる方向へ所定のしきい値
   電位を超えて変化する状態を検出するサージ電圧検出手
   段と、前記変化の発生時に所定の電圧源と前記反対導電
   型の半導体領域との導通を遮断して前記反対導電型の半
   導体領域を浮遊電位とするウエル電位制御手段とを備え
   ることを特徴とするアナログスイッチ回路。
2. 【請求項２】一導電型の入力側半導体領域が信号入力端
   子に接続され、一導電型の出力側半導体領域が信号出力
   端子に接続されるＭＯＳトランジスタからなるトランス
   ファゲートと、出力端が前記ＭＯＳトランジスタのゲー
   ト電極直下の反対導電型の半導体領域に接続されて前記
   反対導電型の半導体領域の電位を設定する電位設定手段
   とを備えるアナログスイッチ回路において、 前記電位設定手段は、前記入力側半導体領域の電位が前
   記反対導電型の半導体領域と前記入力側半導体領域との
   間のｐｎ接合を順バイアスさせる方向へ所定のしきい値
   電位を超えて変化する状態を検出するサージ電圧検出手
   段と、前記変化の発生時に前記反対導電型の半導体領域
   の電位を前記入力側半導体領域の電位変化と同方向へ変
   化させるウエル電位制御手段とを備えることを特徴とす
   るアナログスイッチ回路。
3. 【請求項３】一導電型の入力側半導体領域が信号入力端
   子に接続され、一導電型の出力側半導体領域が信号出力
   端子に接続されるＭＯＳトランジスタからなるトランス
   ファゲートと、出力端が前記ＭＯＳトランジスタのゲー
   ト電極直下の反対導電型の半導体領域に接続されて前記
   反対導電型の半導体領域の電位を設定する電位設定手段
   とを備えるアナログスイッチ回路において、 前記電位設定手段は、前記出力側半導体領域の電位が前
   記反対導電型の半導体領域と前記出力側半導体領域との
   間のｐｎ接合を順バイアスさせる方向へ所定のしきい値
   電位を超えて変化する状態を検出するサージ電圧検出手
   段と、前記変化の発生時に所定の電圧源と前記反対導電
   型の半導体領域との導通を遮断して前記反対導電型の半
   導体領域を浮遊電位とするウエル電位制御手段とを備え
   ることを特徴とするアナログスイッチ回路。
4. 【請求項４】一導電型の入力側半導体領域が信号入力端
   子に接続され、一導電型の出力側半導体領域が信号出力
   端子に接続されるＭＯＳトランジスタからなるトランス
   ファゲートと、出力端が前記ＭＯＳトランジスタのゲー
   ト電極直下の反対導電型の半導体領域に接続されて前記
   反対導電型の半導体領域の電位を設定する電位設定手段
   とを備えるアナログスイッチ回路において、 前記電位設定手段は、前記入力側半導体領域の電位が前
   記反対導電型の半導体領域と前記出力側半導体領域との
   間のｐｎ接合を順バイアスさせる方向へ所定のしきい値
   電位を超えて変化する状態を検出するサージ電圧検出手
   段と、前記変化の発生時に前記反対導電型の半導体領域
   の電位を前記出力側半導体領域の電位変化と同方向へ変
   化させるウエル電位制御手段とを備えることを特徴とす
   るアナログスイッチ回路。
5. 【請求項５】前記変化検出時に前記トランスファゲート
   を遮断する遮断手段を備える請求項１乃至４のいずれか
   記載のアナログスイッチ回路。