JP2679644B2 - Ｎｔｌ論理回路用電源回路 - Google Patents
Ｎｔｌ論理回路用電源回路Info
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- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
- G05F1/565—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特にＮＴＬ（Ｎｏｎ Ｔｈｒｅｓｈｏｌｄ Ｌｏｇ
ｉｃ）ゲート回路と同一チップ上に構成し、ＮＴＬゲー
ト回路を安定に動作させるための電源回路に関する。
し、特にＮＴＬ（Ｎｏｎ Ｔｈｒｅｓｈｏｌｄ Ｌｏｇ
ｉｃ）ゲート回路と同一チップ上に構成し、ＮＴＬゲー
ト回路を安定に動作させるための電源回路に関する。
【０００２】
【従来の技術】従来のＮＴＬ論理回路は図６に示すよう
に、電源を外部から供給していた。ＮＴＬ論理回路の一
部として、ＮＴＬゲート回路を２段接続したものを図７
に示す。まず、本ＮＴＬゲート回路の動作をインバータ
を例にとって説明する。前段のＮＴＬゲート２３にハイ
レベルが入力されると、ＮＰＮバイポーラトランジスタ
（以下ＮＰＮトランジスタと記す）２４がオンし、入力
電位ＶＩＮから、ベース・エミッタ順方向バイアスＶＢ
Ｅを差し引いた電圧が抵抗値Ｒ１の抵抗２５に印加され
るため、 Ｉ＝（ＶＩＮ−ＶＢＥ）／Ｒ１ の電流がＮＰＮトランジスタ２４に流れる。従って、抵
抗値Ｒ２の抵抗２６に Ｖ＝（Ｒ２／Ｒ１）・（ＶＩＮ−ＶＢＥ） の電圧降下が生じる。従ってエミッタフォロア回路２７
を通してＮＴＬインバータ回路から、 ＶOL＝ＶＣＣ−（Ｒ２／Ｒ１）・（ＶＩＮ−ＶＢＥ）−
ＶＢＥ（ＶＣＣは外部供給電圧のうち、高電位側電源電
圧である。） の低レベルが出力される。この出力低レベルが次段のＮ
ＴＬゲート２８に入力され、ＮＰＮトランジスタ２９が
オフする。従って、次段のＮＴＬゲート２８は、エミッ
タフォロア回路３０を通じて、 ＶOH＝ＶＣＣ−ＶＢＥ の高レベルを出力する。
に、電源を外部から供給していた。ＮＴＬ論理回路の一
部として、ＮＴＬゲート回路を２段接続したものを図７
に示す。まず、本ＮＴＬゲート回路の動作をインバータ
を例にとって説明する。前段のＮＴＬゲート２３にハイ
レベルが入力されると、ＮＰＮバイポーラトランジスタ
（以下ＮＰＮトランジスタと記す）２４がオンし、入力
電位ＶＩＮから、ベース・エミッタ順方向バイアスＶＢ
Ｅを差し引いた電圧が抵抗値Ｒ１の抵抗２５に印加され
るため、 Ｉ＝（ＶＩＮ−ＶＢＥ）／Ｒ１ の電流がＮＰＮトランジスタ２４に流れる。従って、抵
抗値Ｒ２の抵抗２６に Ｖ＝（Ｒ２／Ｒ１）・（ＶＩＮ−ＶＢＥ） の電圧降下が生じる。従ってエミッタフォロア回路２７
を通してＮＴＬインバータ回路から、 ＶOL＝ＶＣＣ−（Ｒ２／Ｒ１）・（ＶＩＮ−ＶＢＥ）−
ＶＢＥ（ＶＣＣは外部供給電圧のうち、高電位側電源電
圧である。） の低レベルが出力される。この出力低レベルが次段のＮ
ＴＬゲート２８に入力され、ＮＰＮトランジスタ２９が
オフする。従って、次段のＮＴＬゲート２８は、エミッ
タフォロア回路３０を通じて、 ＶOH＝ＶＣＣ−ＶＢＥ の高レベルを出力する。
【０００３】次に、ＮＴＬゲート２３に低レベルが入力
された時について説明する。この時ＮＰＮトランジスタ
２４がオフするので、前段のＮＴＬゲートはエミッタフ
ォロア回路２７を通じて、 ＶOH＝ＶＣＣ−ＶＢＥ の高レベルを出力する。この出力高レベルが次段のＮＴ
Ｌゲート２８に入力され、ＮＰＮトランジスタ２９がオ
ンするが、この時の次段のＮＴＬゲート２８の動作は、
先に述べた前段のＮＴＬゲート２３にハイレベルが入力
された時の動作と同様である。
された時について説明する。この時ＮＰＮトランジスタ
２４がオフするので、前段のＮＴＬゲートはエミッタフ
ォロア回路２７を通じて、 ＶOH＝ＶＣＣ−ＶＢＥ の高レベルを出力する。この出力高レベルが次段のＮＴ
Ｌゲート２８に入力され、ＮＰＮトランジスタ２９がオ
ンするが、この時の次段のＮＴＬゲート２８の動作は、
先に述べた前段のＮＴＬゲート２３にハイレベルが入力
された時の動作と同様である。
【０００４】さて、ここでＮＴＬゲートが正常動作をす
る条件について、図６の後段のＮＴＬゲートを用いて説
明する。まず、ＮＴＬゲート２８の入力端子３１に低レ
ベルが入力された時、ＮＰＮトランジスタ２９が確実に
オフしなければならない。ＮＰＮトランジスタ２９が確
実にオフしなければ、正しく高レベルが出力されず、論
理振幅が減衰するからである。従って、 ＶOL＝ＶＣＣ−（Ｒ２／Ｒ１）・（ＶOH−ＶＢＥ）−Ｖ
ＢＥ＜Ｖ１＜ＶＢＥ・・・（１） ＶOH＝ＶＣＣ−ＶＢＥより、 ＶＣＣ−（Ｒ２／Ｒ２）・（ＶＣＣ−２ＶＢＥ）−ＶＢ
Ｅ≦Ｖ１＜ＶＢＥ・・・（２） しかしながら、ＮＴＬゲート２８の入力低レベルが低す
ぎると、ＮＰＮトランジスタ２９が次にオンするのが遅
くなり、ＮＴＬゲート２８の動作速度が劣化する。従っ
て、 ０＜Ｖ２≦ＶＣＣ−（Ｒ２／Ｒ１）・（ＶＣＣ−２ＶＢ
Ｅ）−ＶＢＥ・・・（３） 従って、この２つの条件を同時に満たす条件がＮＴＬゲ
ートの正常動作に関する条件である。なお、Ｖ１、Ｖ２
はＮＴＬ論理回路の出力論理低レベルとして適切な、そ
れぞれ上限値と下限値である。
る条件について、図６の後段のＮＴＬゲートを用いて説
明する。まず、ＮＴＬゲート２８の入力端子３１に低レ
ベルが入力された時、ＮＰＮトランジスタ２９が確実に
オフしなければならない。ＮＰＮトランジスタ２９が確
実にオフしなければ、正しく高レベルが出力されず、論
理振幅が減衰するからである。従って、 ＶOL＝ＶＣＣ−（Ｒ２／Ｒ１）・（ＶOH−ＶＢＥ）−Ｖ
ＢＥ＜Ｖ１＜ＶＢＥ・・・（１） ＶOH＝ＶＣＣ−ＶＢＥより、 ＶＣＣ−（Ｒ２／Ｒ２）・（ＶＣＣ−２ＶＢＥ）−ＶＢ
Ｅ≦Ｖ１＜ＶＢＥ・・・（２） しかしながら、ＮＴＬゲート２８の入力低レベルが低す
ぎると、ＮＰＮトランジスタ２９が次にオンするのが遅
くなり、ＮＴＬゲート２８の動作速度が劣化する。従っ
て、 ０＜Ｖ２≦ＶＣＣ−（Ｒ２／Ｒ１）・（ＶＣＣ−２ＶＢ
Ｅ）−ＶＢＥ・・・（３） 従って、この２つの条件を同時に満たす条件がＮＴＬゲ
ートの正常動作に関する条件である。なお、Ｖ１、Ｖ２
はＮＴＬ論理回路の出力論理低レベルとして適切な、そ
れぞれ上限値と下限値である。
【０００５】０＜Ｖ２≦ＶＣＣ−（Ｒ２／Ｒ１）・（Ｖ
ＣＣ−２ＶＢＥ）−ＶＢＥ≦Ｖ１＜ＶＢＥ・・・（４） さて、ＶＢＥはバイポーラトランジスタの特性より極め
て安定した値であり、Ｒ１とＲ２の比もディジタル抵抗
（ある基本抵抗をもとにして、その抵抗や複数個直列、
並列に接続して基本抵抗値の整数倍または１／（整数
倍）の抵抗値を得られるようにした抵抗のこと。製造プ
ロセスばらつき等によらず一定の抵抗比が得られる。）
等の使用で精度を高くとる事が可能である。従って
（４）式の条件を満たすためにはＶＣＣの制御が極めて
重要である事がわかる。ＶＣＣは通常２Ｖ程度、ＶＢＥ
は０．８〜０．９Ｖであり、Ｖ１、Ｖ２としては０．６
〜０．７Ｖ程度が望ましい。
ＣＣ−２ＶＢＥ）−ＶＢＥ≦Ｖ１＜ＶＢＥ・・・（４） さて、ＶＢＥはバイポーラトランジスタの特性より極め
て安定した値であり、Ｒ１とＲ２の比もディジタル抵抗
（ある基本抵抗をもとにして、その抵抗や複数個直列、
並列に接続して基本抵抗値の整数倍または１／（整数
倍）の抵抗値を得られるようにした抵抗のこと。製造プ
ロセスばらつき等によらず一定の抵抗比が得られる。）
等の使用で精度を高くとる事が可能である。従って
（４）式の条件を満たすためにはＶＣＣの制御が極めて
重要である事がわかる。ＶＣＣは通常２Ｖ程度、ＶＢＥ
は０．８〜０．９Ｖであり、Ｖ１、Ｖ２としては０．６
〜０．７Ｖ程度が望ましい。
【０００６】
【発明が解決しようとする課題】この従来のＮＴＬ論理
ゲート回路では電源電圧をＬＳＩ外部から供給している
ので、外部電源電圧の変動によって前述のＮＴＬ動作条
件（２）、（３）からはずれてしまうという欠点があ
る。
ゲート回路では電源電圧をＬＳＩ外部から供給している
ので、外部電源電圧の変動によって前述のＮＴＬ動作条
件（２）、（３）からはずれてしまうという欠点があ
る。
【０００７】ＮＴＬの動作マージンは狭く、電源電圧の
変動幅許容値は±０．２Ｖ程度以下である。例えばＶＢ
Ｅ＝０．９Ｖ、ＶＣＣ＝２．１Ｖ、Ｒ２／Ｒ１＝１．５
を仮定して（２）式を計算すると、ＶOL＝２．１−１．
５×（２．１−０．９−０．９）−０．９＝０．７５＜
ＶＢＥとなり、（１）、（２）を満たすが、ＶＣＣが
１．８Ｖに低下すると、ＶOL＝１．８−１．５×（１．
８−０．９−０．９）−０．９＝０．９＝ＶＢＥとなっ
て、（１）式を満たさない。これは、ある段のＮＴＬゲ
ートの論理ローレベルが次段のＮＴＬゲートを完全にオ
フできない状態を示す。さらに言えば、ＮＴＬゲートの
論理ハイレベルと論理ローレベルが等しくなってしま
い、論理ゲートとしての動作ができなくなる事を意味す
る。従って、ＶＣＣは標準電圧２．１Ｖより０．３Ｖ低
下するとＮＴＬ回路は誤動作する。
変動幅許容値は±０．２Ｖ程度以下である。例えばＶＢ
Ｅ＝０．９Ｖ、ＶＣＣ＝２．１Ｖ、Ｒ２／Ｒ１＝１．５
を仮定して（２）式を計算すると、ＶOL＝２．１−１．
５×（２．１−０．９−０．９）−０．９＝０．７５＜
ＶＢＥとなり、（１）、（２）を満たすが、ＶＣＣが
１．８Ｖに低下すると、ＶOL＝１．８−１．５×（１．
８−０．９−０．９）−０．９＝０．９＝ＶＢＥとなっ
て、（１）式を満たさない。これは、ある段のＮＴＬゲ
ートの論理ローレベルが次段のＮＴＬゲートを完全にオ
フできない状態を示す。さらに言えば、ＮＴＬゲートの
論理ハイレベルと論理ローレベルが等しくなってしま
い、論理ゲートとしての動作ができなくなる事を意味す
る。従って、ＶＣＣは標準電圧２．１Ｖより０．３Ｖ低
下するとＮＴＬ回路は誤動作する。
【０００８】
【課題を解決するための手段】本発明のＮＴＬ論理回路
用電源回路は、内部に使用するＮＴＬゲート回路と同じ
回路定数を持ったダミーＮＴＬゲート回路と、そのダミ
ーＮＴＬゲート回路にハイレベルを入力する手段と、バ
イアス電流を流したバイポーラトランジスタと、そのバ
イポーラトランジスタのベース・エミッタ間に直列に接
続した２個の抵抗素子と、その２個の抵抗素子の接続点
と、ダミーＮＴＬ回路の出力端子にそれぞれの入力端子
を接続した差動演算増幅器と、ダミーＮＴＬゲート回路
の低電位側電源線と、その低電位側電源線より電位の低
い外部供給電源線にソース、ドレインを直列に接続さ
れ、ゲートを差動演算増幅器の出力端子に接続されたＭ
ＯＳトランジスタを有し、ＭＯＳトランジスタのゲート
・ソース間電圧が前記ダミーＮＴＬゲート回路の低電位
側電源線の変動に対し帰還制御される。さらに、ＮＴＬ
論理回路が、ダミーＮＴＬゲート回路と同じ電源線に接
続されている。
用電源回路は、内部に使用するＮＴＬゲート回路と同じ
回路定数を持ったダミーＮＴＬゲート回路と、そのダミ
ーＮＴＬゲート回路にハイレベルを入力する手段と、バ
イアス電流を流したバイポーラトランジスタと、そのバ
イポーラトランジスタのベース・エミッタ間に直列に接
続した２個の抵抗素子と、その２個の抵抗素子の接続点
と、ダミーＮＴＬ回路の出力端子にそれぞれの入力端子
を接続した差動演算増幅器と、ダミーＮＴＬゲート回路
の低電位側電源線と、その低電位側電源線より電位の低
い外部供給電源線にソース、ドレインを直列に接続さ
れ、ゲートを差動演算増幅器の出力端子に接続されたＭ
ＯＳトランジスタを有し、ＭＯＳトランジスタのゲート
・ソース間電圧が前記ダミーＮＴＬゲート回路の低電位
側電源線の変動に対し帰還制御される。さらに、ＮＴＬ
論理回路が、ダミーＮＴＬゲート回路と同じ電源線に接
続されている。
【０００９】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例のＮＴＬ用電源電圧発生回
路である。
る。図１は本発明の一実施例のＮＴＬ用電源電圧発生回
路である。
【００１０】コレクタを高電位側電源線１に、ベースを
第一の抵抗素子４を介して外部供給高電位側電源線ＶＣ
Ｃ１に接続し、エミッタを第二の抵抗素子５を介して電
源電圧出力端子３に接続した第一のＮＰＮトランジスタ
６と、コレクタを第三の抵抗素子７を介して高電位側電
源線１に、ベースを第一のＮＰＮトランジスタ６のエミ
ッタに、エミッタを第四の抵抗素子８を介して電源電圧
出力端子３に接続した第二のＮＰＮトランジスタ９と、
コレクタを高電位側電源線１に接続し、ベースを第二の
ＮＰＮトランジスタ９のコレクタに接続し、エミッタを
第五の抵抗素子１０を介して電源電圧出力端子３に接続
した第三のＮＰＮトランジスタ１１と、ベースを、直列
に接続された第六、第七の抵抗素子１２、１３を介して
電源電圧出力端子３に接続し、コレクタを、ダイオード
１４のアノード、及び定電流源１５を介して高電位側電
源線１に接続し、ベースをダイオード１４のカソードに
接続した第四のＮＰＮトランジスタ１６と、電源電圧出
力端子３と外部供給低電位側電源線ＧＮＤ２の間にソー
ス、ドレインを接続したＮチャンネルＭＯＳトランジス
タ１７と、差動入力端子を第三のＮＰＮトランジスタ１
１のエミッタ及び、第六、第七の抵抗素子１２、１３の
接続点にそれぞれ接続し、出力端子をＮチャンネルＭＯ
Ｓトランジスタ１７のゲートに接続した差動演算増幅器
２０を有している。ＮＴＬ論理回路２１は、高電位側電
源線１と、電源電圧出力端子３の間に接続される。
第一の抵抗素子４を介して外部供給高電位側電源線ＶＣ
Ｃ１に接続し、エミッタを第二の抵抗素子５を介して電
源電圧出力端子３に接続した第一のＮＰＮトランジスタ
６と、コレクタを第三の抵抗素子７を介して高電位側電
源線１に、ベースを第一のＮＰＮトランジスタ６のエミ
ッタに、エミッタを第四の抵抗素子８を介して電源電圧
出力端子３に接続した第二のＮＰＮトランジスタ９と、
コレクタを高電位側電源線１に接続し、ベースを第二の
ＮＰＮトランジスタ９のコレクタに接続し、エミッタを
第五の抵抗素子１０を介して電源電圧出力端子３に接続
した第三のＮＰＮトランジスタ１１と、ベースを、直列
に接続された第六、第七の抵抗素子１２、１３を介して
電源電圧出力端子３に接続し、コレクタを、ダイオード
１４のアノード、及び定電流源１５を介して高電位側電
源線１に接続し、ベースをダイオード１４のカソードに
接続した第四のＮＰＮトランジスタ１６と、電源電圧出
力端子３と外部供給低電位側電源線ＧＮＤ２の間にソー
ス、ドレインを接続したＮチャンネルＭＯＳトランジス
タ１７と、差動入力端子を第三のＮＰＮトランジスタ１
１のエミッタ及び、第六、第七の抵抗素子１２、１３の
接続点にそれぞれ接続し、出力端子をＮチャンネルＭＯ
Ｓトランジスタ１７のゲートに接続した差動演算増幅器
２０を有している。ＮＴＬ論理回路２１は、高電位側電
源線１と、電源電圧出力端子３の間に接続される。
【００１１】次に、本発明の第一の実施例のＮＴＬ論理
回路用電源電圧発生回路の動作を説明する。
回路用電源電圧発生回路の動作を説明する。
【００１２】第一のＮＰＮトランジスタ６、第一の抵抗
素子４、第二の抵抗素子５からなるエミッタフォロア回
路が出力する電位はＶＣＣ−ＶＢＥに等しく、これが第
二のＮＰＮトランジスタ９に入力される。電源電圧出力
端子３の電位をＶＥＥとすると、Ｒ１の抵抗値を持つ第
四の抵抗素子８に、ＶＣＣ−ＶＢＥ−ＶＢＥ−ＶＥＥの
電圧が印加される。したがって、Ｒ２の抵抗値を持つ第
三の抵抗素子７には、
素子４、第二の抵抗素子５からなるエミッタフォロア回
路が出力する電位はＶＣＣ−ＶＢＥに等しく、これが第
二のＮＰＮトランジスタ９に入力される。電源電圧出力
端子３の電位をＶＥＥとすると、Ｒ１の抵抗値を持つ第
四の抵抗素子８に、ＶＣＣ−ＶＢＥ−ＶＢＥ−ＶＥＥの
電圧が印加される。したがって、Ｒ２の抵抗値を持つ第
三の抵抗素子７には、
【００１３】
【数１】
【００１４】の電圧降下が生じ、第三のＮＰＮトランジ
スタ１１、第五の抵抗素子１０からなるエミッタフォロ
ア回路の出力端子１８の電位は
スタ１１、第五の抵抗素子１０からなるエミッタフォロ
ア回路の出力端子１８の電位は
【００１５】
【数２】
【００１６】となる。第一、第二、第三のＮＰＮトラン
ジスタ６、９、１１、第一、第二、第三、第四、第五の
抵抗素子４、５、７、８、１０の回路定数を実際のＮＴ
Ｌ論理回路２１で使用されているものと同じにすれば、
この電位は、ＮＴＬ論理回路２１内のＮＴＬゲートの出
力低電位に等しい。
ジスタ６、９、１１、第一、第二、第三、第四、第五の
抵抗素子４、５、７、８、１０の回路定数を実際のＮＴ
Ｌ論理回路２１で使用されているものと同じにすれば、
この電位は、ＮＴＬ論理回路２１内のＮＴＬゲートの出
力低電位に等しい。
【００１７】一方、第四のＮＰＮトランジスタ１６には
定電流源１５で規定されるコレクタ電流が流れる。この
時のＶＢＥの電圧は第六、第七の抵抗素子１２、１３で
分圧され、ＶＥＥとＶＥＥ＋ＶＢＥの中間レベルが端子
１９に出力される。第六、第七の抵抗素子１２、１３の
抵抗値をそれぞれＲ６、Ｒ７とすれば、この端子１９に
出力される電位は ＶＥＥ＋ＶＢＥ・Ｒ７／（Ｒ６＋Ｒ７）・・・（７） となる。
定電流源１５で規定されるコレクタ電流が流れる。この
時のＶＢＥの電圧は第六、第七の抵抗素子１２、１３で
分圧され、ＶＥＥとＶＥＥ＋ＶＢＥの中間レベルが端子
１９に出力される。第六、第七の抵抗素子１２、１３の
抵抗値をそれぞれＲ６、Ｒ７とすれば、この端子１９に
出力される電位は ＶＥＥ＋ＶＢＥ・Ｒ７／（Ｒ６＋Ｒ７）・・・（７） となる。
【００１８】さて、差動演算増幅器２０の２つの入力端
子１８、１９がそれぞれ第三のＮＰＮトランジスタ１１
のエミッタと、第六、第七の抵抗１２、１３の接続点と
接続されているが、外部供給の高電位側又は低電位側電
源ＶＣＣ，ＧＮＤの電位が変動し、その結果電源電圧出
力端子の電位ＶＥＥが変動し、設計値より高くなったと
する。すると、第四の抵抗素子８の両端に加わる電圧が
減少するため、第二のＮＰＮトランジスタ９、第三の抵
抗素子７に流れる電流が減少、エミッタフォロア回路の
出力端子１８に出力される電位が上昇する。上昇の度合
は、（６）式よりＶＥＥの変化の（Ｒ２／Ｒ１）倍であ
る。一方、第四のＮＰＮトランジスタ１６のＶＢＥの抵
抗分割比で決定される端子１９の電位変化分は（７）式
よりＶＥＥの上昇分と等しい。したがって両端子間に電
位差が生じ、その電位差が入力した差動演算増幅器２０
の出力が上昇する。すると、ＮチャンネルＭＯＳトラン
ジスタ１７のゲート、ソース間電圧が増加し、Ｎチャン
ネルＭＯＳトランジスタ１７のソース・ドレイン間イン
ピーダンスが減少、ＶＥＥを引き下げる。このような負
帰還動作によりＶＥＥは標準値に戻る。ＶＥＥが変動し
て低下した時も同様な負帰還動作によってＶＥＥは標準
値に戻る。このようにしてＶＥＥは常に一定値に保たれ
る。ＶＥＥが変動する要因としては、負荷として接続さ
れるＮＴＬ論理回路２１の論理変化による電源電流変
動、外部供給電源１、２の電圧変動等が挙げられる。さ
らに、温度変化でＮＰＮトランジスタ１６のＶＢＥが変
動した時も、ＶＢＥの変動幅が本発明の電源回路内のＮ
ＰＮトランジスタ１６とＮＴＬ論理回路２１内のＮＰＮ
トランジスタで等しく、また、抵抗比Ｒ１／Ｒ２は温度
によらず一定であるから（４）式に示される条件を外れ
る事はない。
子１８、１９がそれぞれ第三のＮＰＮトランジスタ１１
のエミッタと、第六、第七の抵抗１２、１３の接続点と
接続されているが、外部供給の高電位側又は低電位側電
源ＶＣＣ，ＧＮＤの電位が変動し、その結果電源電圧出
力端子の電位ＶＥＥが変動し、設計値より高くなったと
する。すると、第四の抵抗素子８の両端に加わる電圧が
減少するため、第二のＮＰＮトランジスタ９、第三の抵
抗素子７に流れる電流が減少、エミッタフォロア回路の
出力端子１８に出力される電位が上昇する。上昇の度合
は、（６）式よりＶＥＥの変化の（Ｒ２／Ｒ１）倍であ
る。一方、第四のＮＰＮトランジスタ１６のＶＢＥの抵
抗分割比で決定される端子１９の電位変化分は（７）式
よりＶＥＥの上昇分と等しい。したがって両端子間に電
位差が生じ、その電位差が入力した差動演算増幅器２０
の出力が上昇する。すると、ＮチャンネルＭＯＳトラン
ジスタ１７のゲート、ソース間電圧が増加し、Ｎチャン
ネルＭＯＳトランジスタ１７のソース・ドレイン間イン
ピーダンスが減少、ＶＥＥを引き下げる。このような負
帰還動作によりＶＥＥは標準値に戻る。ＶＥＥが変動し
て低下した時も同様な負帰還動作によってＶＥＥは標準
値に戻る。このようにしてＶＥＥは常に一定値に保たれ
る。ＶＥＥが変動する要因としては、負荷として接続さ
れるＮＴＬ論理回路２１の論理変化による電源電流変
動、外部供給電源１、２の電圧変動等が挙げられる。さ
らに、温度変化でＮＰＮトランジスタ１６のＶＢＥが変
動した時も、ＶＢＥの変動幅が本発明の電源回路内のＮ
ＰＮトランジスタ１６とＮＴＬ論理回路２１内のＮＰＮ
トランジスタで等しく、また、抵抗比Ｒ１／Ｒ２は温度
によらず一定であるから（４）式に示される条件を外れ
る事はない。
【００１９】図２、図３はそれぞれ、本発明で使用する
一般的なＣＭＯＳ差動演算増幅器２０、定電流源１５の
回路図である。図３ではベースに入力された基準電位Ｖ
0 によって規定されたバイポーラトランジスタ３０３の
コレクタ電流をＰチャンネルＭＯＳトランジスタ３０
１、３０２によるカレントミラー回路によって折り返
し、定電流源として使用している。定電流源の電流を、
ＮＴＬ論理回路内のＮＴＬゲート回路のコレクタ電流値
と同じ値にすれば、ＮＰＮトランジスタ１６のＶＢＥが
ＮＴＬ論理回路２１内で使用しているＮＴＬゲート回路
のＶＢＥと等しくなるので、より精度の高い電源電圧を
発生する事ができる。本発明の第一の実施例において発
生されたＶＥＥの外部供給電圧（ＶＣＣ）依存性を図４
に示す。なお、本実施例で使用した定電流源１５は、抵
抗素子で置き換えても出力電圧精度は落ちるが同様な動
作、効果が得られる。
一般的なＣＭＯＳ差動演算増幅器２０、定電流源１５の
回路図である。図３ではベースに入力された基準電位Ｖ
0 によって規定されたバイポーラトランジスタ３０３の
コレクタ電流をＰチャンネルＭＯＳトランジスタ３０
１、３０２によるカレントミラー回路によって折り返
し、定電流源として使用している。定電流源の電流を、
ＮＴＬ論理回路内のＮＴＬゲート回路のコレクタ電流値
と同じ値にすれば、ＮＰＮトランジスタ１６のＶＢＥが
ＮＴＬ論理回路２１内で使用しているＮＴＬゲート回路
のＶＢＥと等しくなるので、より精度の高い電源電圧を
発生する事ができる。本発明の第一の実施例において発
生されたＶＥＥの外部供給電圧（ＶＣＣ）依存性を図４
に示す。なお、本実施例で使用した定電流源１５は、抵
抗素子で置き換えても出力電圧精度は落ちるが同様な動
作、効果が得られる。
【００２０】次に本発明の第二の実施例について説明す
る。図５に回路図を示す。第二の実施例では、電源電圧
出力端子３と低電位側電源線２間のＮチャンネルＭＯＳ
トランジスタ１７をＮＰＮバイポーラトランジスタ２２
に置き換えている。回路動作に関しては、第一の実施例
と全く同様であるが、ＮＰＮトランジスタのｇｍ（相互
コンダクタンス）はＮチャンネルＭＯＳトランジスタに
比較して大きいため、本構成は第一の実施例より小さい
レイアウト面積で電源回路を実現する事ができる。しか
し、ＮＰＮバイポーラトランジスタは、コレクタ、エミ
ッタ間電圧をあまり小さくすると飽和動作をし、著しい
応答速度の劣化、電流増幅率の低下を引き起こすため、
低電位側電源線２と電源電圧出力端子３間の電圧差をあ
まり小さくする事ができない。従って、外部供給電源電
圧が低い時の動作安定性は、第一の実施例に比較して劣
る。
る。図５に回路図を示す。第二の実施例では、電源電圧
出力端子３と低電位側電源線２間のＮチャンネルＭＯＳ
トランジスタ１７をＮＰＮバイポーラトランジスタ２２
に置き換えている。回路動作に関しては、第一の実施例
と全く同様であるが、ＮＰＮトランジスタのｇｍ（相互
コンダクタンス）はＮチャンネルＭＯＳトランジスタに
比較して大きいため、本構成は第一の実施例より小さい
レイアウト面積で電源回路を実現する事ができる。しか
し、ＮＰＮバイポーラトランジスタは、コレクタ、エミ
ッタ間電圧をあまり小さくすると飽和動作をし、著しい
応答速度の劣化、電流増幅率の低下を引き起こすため、
低電位側電源線２と電源電圧出力端子３間の電圧差をあ
まり小さくする事ができない。従って、外部供給電源電
圧が低い時の動作安定性は、第一の実施例に比較して劣
る。
【００２１】
【発明の効果】以上説明したように本発明では、本発明
の電源回路が発生したＮＴＬ用電源電圧に応じ、出力ダ
ミーのＮＴＬ回路が出力した低電位と、本発明の電源回
路が発生したＮＴＬ用電源電圧以上で、ＶＢＥ以下の電
圧とを差動演算増幅器で比較し、ＮＴＬ論理回路用電源
線と外部より供給された電源線との間に接続されたＮチ
ャンネルＭＯＳトランジスタのゲート端子にその演算結
果を出力、ＮＴＬ論理回路用電源電圧を負帰還制御する
事によって、外部供給電圧の変動によらない安定したＮ
ＴＬ用電源電圧を発生し、安定したＮＴＬ論理回路の動
作を得るという効果を有する。
の電源回路が発生したＮＴＬ用電源電圧に応じ、出力ダ
ミーのＮＴＬ回路が出力した低電位と、本発明の電源回
路が発生したＮＴＬ用電源電圧以上で、ＶＢＥ以下の電
圧とを差動演算増幅器で比較し、ＮＴＬ論理回路用電源
線と外部より供給された電源線との間に接続されたＮチ
ャンネルＭＯＳトランジスタのゲート端子にその演算結
果を出力、ＮＴＬ論理回路用電源電圧を負帰還制御する
事によって、外部供給電圧の変動によらない安定したＮ
ＴＬ用電源電圧を発生し、安定したＮＴＬ論理回路の動
作を得るという効果を有する。
【図１】本発明の一実施例の、ＮＴＬ論理ＬＳＩ用電源
発生回路を示す回路図。
発生回路を示す回路図。
【図２】本発明のＮＴＬ論理ＬＳＩ用電源発生回路に用
いる差動演算増幅器の一例を示す回路図。
いる差動演算増幅器の一例を示す回路図。
【図３】本発明のＮＴＬ論理ＬＳＩ用電源発生回路に用
いる定電流源の一例を示す回路図。
いる定電流源の一例を示す回路図。
【図４】本発明のＮＴＬ論理ＬＳＩ用電源発生回路で発
生される電源電圧（ＶＥＥ）の外部電源電圧（ＶＣＣ）
依存性。
生される電源電圧（ＶＥＥ）の外部電源電圧（ＶＣＣ）
依存性。
【図５】本発明の第二の実施例のＮＴＬ論理ＬＳＩ用電
源発生回路を示す回路図。
源発生回路を示す回路図。
【図６】従来のＮＴＬ論理回路の構成図。
【図７】ＮＴＬインバータを２段接続した様子を示す回
路図。
路図。
１ 外部供給高電位側電源線 ２ 外部供給低電位側電源線 ３ 電源電圧出力端子 ４、５、７、８、１０、１２、１３、２５、２６ 抵抗
素子 ６、９、１１、１６、２２、２４、２９ ＮＰＮバイポ
ーラトランジスタ １４ ダイオード １５ 電流源 １７ ＮチャンネルＭＯＳトランジスタ １８、１９ 端子 ２０ 差動演算増幅器 ２１ ＮＴＬ論理回路 ２３、２８ ＮＴＬゲート回路 ２７、３０ エミッタフォロア回路 ３１ 入力端子 ２０１、２０２ 入力端子 ２０３ 出力端子 ２０５ ＮチャンネルＭＯＳトランジスタ ２０７、２０８、２１０、３０１、３０２ Ｐチャンネ
ルＭＯＳトランジスタ ３０３ ＮＰＮバイポーラトランジスタ ３０４ 抵抗素子
素子 ６、９、１１、１６、２２、２４、２９ ＮＰＮバイポ
ーラトランジスタ １４ ダイオード １５ 電流源 １７ ＮチャンネルＭＯＳトランジスタ １８、１９ 端子 ２０ 差動演算増幅器 ２１ ＮＴＬ論理回路 ２３、２８ ＮＴＬゲート回路 ２７、３０ エミッタフォロア回路 ３１ 入力端子 ２０１、２０２ 入力端子 ２０３ 出力端子 ２０５ ＮチャンネルＭＯＳトランジスタ ２０７、２０８、２１０、３０１、３０２ Ｐチャンネ
ルＭＯＳトランジスタ ３０３ ＮＰＮバイポーラトランジスタ ３０４ 抵抗素子
Claims (5)
- 【請求項１】電源電圧出力線に接続され、常に低論理レ
ベルを出力するＮＴＬ回路と、この電源電圧出力線に接
続され、該電源電圧出力線の電位より高く、ＮＰＮバイ
ポーラトランジスタのベース・エミッタ間電圧よりも低
い電位を出力する基準電圧発生手段と、この基準電圧発
生手段の出力と前記ＮＴＬ回路の出力とを入力とする差
動演算増幅器と、この差動演算増幅器の出力端子にゲー
トを接続され、ソース、ドレインを前記電源電圧出力線
と低電位側電源線の間に接続したＭＯＳトランジスタと
を備え、前記電源電圧出力線の電位が、前記差動演算増
幅器によって帰還制御される事を特徴としたＮＴＬ論理
回路用電源回路。 - 【請求項２】電源電圧出力線に接続され、常に低論理レ
ベルを出力するＮＴＬ回路と、この電源電圧出力線に接
続され、該電源電圧出力線の電位より高く、ＮＰＮバイ
ポーラトランジスタのベース・エミッタ間電圧よりも低
い電位を出力する基準電圧発生手段と、この基準電圧発
生手段の出力と前記ＮＴＬ回路の出力とを入力とする差
動演算増幅器と、この差動演算増幅器の出力端子にベー
スを接続され、コレクタ、エミッタを前記電源電圧出力
線と低電位側電源線の間に接続したバイポーラトランジ
スタとを備え、前記電源電圧出力線の電位が、前記差動
演算増幅器によって帰還制御される事を特徴としたＮＴ
Ｌ論理回路用電源回路。 - 【請求項３】ＮＴＬ回路が、前記ＮＴＬ論理回路用電源
電圧発生回路で電源電圧を供給するＮＴＬ論理回路内で
使用されているＮＴＬ回路と、同等の回路定数を持つ事
を特徴とした請求項１または２のＮＴＬ論理回路用電源
回路。 - 【請求項４】基準電圧発生手段が、エミッタを該電源電
圧発生源に、ベースを２個の直列に接続された抵抗素子
を介して該電源電圧出力線に、コレクタを電流源を介し
て高電位側電源線にそれぞれ接続されたＮＰＮバイポー
ラトランジスタと、該ＮＰＮバイポーラトランジスタの
ベース電流供給手段からなる回路である請求項１、２、
または３のＮＴＬ論理回路用電源回路。 - 【請求項５】該電流源が定電流源であり、その電流値
が、前記ＮＴＬ論理回路用電源電圧発生回路が電源電圧
を供給するＮＴＬ論理回路内で使用されているＮＴＬ回
路が、低論理レベルを出力している時のＮＰＮバイポー
ラトランジスタのコレクタ電流と等しい請求項４のＮＴ
Ｌ論理回路用電源回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6238801A JP2679644B2 (ja) | 1994-10-03 | 1994-10-03 | Ｎｔｌ論理回路用電源回路 |
| US08/533,835 US5619123A (en) | 1994-10-03 | 1995-09-25 | Power supply circuit for non-threshold logic circuit |
| DE19536829A DE19536829C2 (de) | 1994-10-03 | 1995-10-02 | Versorgungsspannungsschaltung für eine Nicht-Schwellenlogik-Schaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6238801A JP2679644B2 (ja) | 1994-10-03 | 1994-10-03 | Ｎｔｌ論理回路用電源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08106332A JPH08106332A (ja) | 1996-04-23 |
| JP2679644B2 true JP2679644B2 (ja) | 1997-11-19 |
Family
ID=17035499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6238801A Expired - Lifetime JP2679644B2 (ja) | 1994-10-03 | 1994-10-03 | Ｎｔｌ論理回路用電源回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5619123A (ja) |
| JP (1) | JP2679644B2 (ja) |
| DE (1) | DE19536829C2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3712083B2 (ja) | 1995-11-28 | 2005-11-02 | 株式会社ルネサステクノロジ | 内部電源電位供給回路及び半導体装置 |
| US7679426B2 (en) * | 2005-01-19 | 2010-03-16 | Hewlett-Packard Development Company, L.P. | Transistor antifuse device |
| US8471414B2 (en) * | 2005-06-24 | 2013-06-25 | The Flewelling Ford Family Trust | Low impedance polarity conversion circuit |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59115618A (ja) * | 1982-12-22 | 1984-07-04 | Hitachi Ltd | バイポーラｌｓｉ |
| JP2833657B2 (ja) * | 1989-07-13 | 1998-12-09 | 株式会社日立製作所 | 半導体集積回路装置 |
| DE4000665A1 (de) * | 1990-01-11 | 1991-07-18 | Siemens Ag | Integrierbare transistorschaltstufe der logik-familie ntl |
| JPH0439805A (ja) * | 1990-06-04 | 1992-02-10 | Tokyo Electric Co Ltd | 昇降装置 |
| JPH0439806A (ja) * | 1990-06-04 | 1992-02-10 | Tokyo Electric Co Ltd | 昇降装置 |
| JP2861300B2 (ja) * | 1990-06-29 | 1999-02-24 | 日本電気株式会社 | Ｍｎｔｌ型半導体集積回路装置 |
| US5089724A (en) * | 1990-11-30 | 1992-02-18 | International Business Machines Corporation | High-speed low-power ECL/NTL circuits with AC-coupled complementary push-pull output stage |
| US5341042A (en) * | 1992-08-10 | 1994-08-23 | International Business Machines Corporation | Low voltage, cascoded NTL based BiCMOS circuit |
-
1994
- 1994-10-03 JP JP6238801A patent/JP2679644B2/ja not_active Expired - Lifetime
-
1995
- 1995-09-25 US US08/533,835 patent/US5619123A/en not_active Expired - Fee Related
- 1995-10-02 DE DE19536829A patent/DE19536829C2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE19536829A1 (de) | 1996-04-25 |
| DE19536829C2 (de) | 1997-01-30 |
| JPH08106332A (ja) | 1996-04-23 |
| US5619123A (en) | 1997-04-08 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970701 |