JP2605626B2 - 定電圧回路 - Google Patents
定電圧回路Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＥＣＬ（エミッタ結合
ロジック）回路、バイポーラとＣＭＯＳが混在するＢｉ
ＣＭＯＳ回路のＥＣＬ部バイアス回路に使用される定電
圧回路に係わり、特にバンドギャップ型定電圧回路に関
する。
ロジック）回路、バイポーラとＣＭＯＳが混在するＢｉ
ＣＭＯＳ回路のＥＣＬ部バイアス回路に使用される定電
圧回路に係わり、特にバンドギャップ型定電圧回路に関
する。
【０００２】
【従来の技術】図３は、従来一般的に用いられるバンド
ギャップ型定電圧回路を説明する図である。１はＥＣＬ
回路部であり、ＮＰＮトランジスタＱ６のコレクタと接
地電位ＧＮＤ間に負荷抵抗ＲC1を接続し、同様にＮＰＮ
トランジスタＱ７と負荷抵抗ＲC2を接続し、Ｑ６、Ｑ７
のエミッタにＮＰＮトランジスタＱ５のコレクタを接続
し、Ｑ５のエミッタと負電位電源線ＶＥＥ間に抵抗ＲE
が直列に接続されて構成される。ＶinはＥＣＬ部への入
力電圧、ＶR は参照電圧である。ＥＣＬ部での出力電圧
振幅Ｖｅは、負荷抵抗ＲC1もしくはＲC2の端子間に現れ
る電圧が用いられる。またＶＥＥから測ったＱ５のベー
スバイアス電圧は、バンドギャップ型定電圧回路２の出
力電圧であるＶｃｓで与えられる。ここでＱ５のベース
・エミッタ間電圧をＶbe（Ｑ５）とすれば、ＥＣＬ部出
力電圧振幅Ｖｅは、 Ｖｅ＝ＲC1／ＲE ・［Ｖｃｓ−Ｖbe（Ｑ５）］ （１） で与えられる。従って、ＶｃｓがＶＥＥ変動に対し一定
で、かつＶbe（Ｑ５）と同一の温度特性を持てば、出力
振幅Ｖｅは使用環境変化、電源電圧変動に対し常に一定
となり、ＥＣＬ回路部内の論理振幅を一定に保つことが
できる。
ギャップ型定電圧回路を説明する図である。１はＥＣＬ
回路部であり、ＮＰＮトランジスタＱ６のコレクタと接
地電位ＧＮＤ間に負荷抵抗ＲC1を接続し、同様にＮＰＮ
トランジスタＱ７と負荷抵抗ＲC2を接続し、Ｑ６、Ｑ７
のエミッタにＮＰＮトランジスタＱ５のコレクタを接続
し、Ｑ５のエミッタと負電位電源線ＶＥＥ間に抵抗ＲE
が直列に接続されて構成される。ＶinはＥＣＬ部への入
力電圧、ＶR は参照電圧である。ＥＣＬ部での出力電圧
振幅Ｖｅは、負荷抵抗ＲC1もしくはＲC2の端子間に現れ
る電圧が用いられる。またＶＥＥから測ったＱ５のベー
スバイアス電圧は、バンドギャップ型定電圧回路２の出
力電圧であるＶｃｓで与えられる。ここでＱ５のベース
・エミッタ間電圧をＶbe（Ｑ５）とすれば、ＥＣＬ部出
力電圧振幅Ｖｅは、 Ｖｅ＝ＲC1／ＲE ・［Ｖｃｓ−Ｖbe（Ｑ５）］ （１） で与えられる。従って、ＶｃｓがＶＥＥ変動に対し一定
で、かつＶbe（Ｑ５）と同一の温度特性を持てば、出力
振幅Ｖｅは使用環境変化、電源電圧変動に対し常に一定
となり、ＥＣＬ回路部内の論理振幅を一定に保つことが
できる。
【０００３】これを実現するバンドギャップ型定電圧回
路２は、エミッタがＶＥＥに接続されたＮＰＮトランジ
スタＱ１、Ｑ１のベースとＶＥＥ間に接続された抵抗Ｒ
1 、Ｑ１のベースにコレクタが接続されたＮＰＮトラン
ジスタＱ２、Ｑ２のエミッタとＶＥＥ間に接続された抵
抗Ｒ3 、Ｑ２のベースにコレクタ、ベースが接続された
ＮＰＮトランジスタＱ３、Ｑ２のベースとＶｃｓ間に接
続された抵抗Ｒ4 、ＶｃｓとＱ１のベース間に接続され
た抵抗Ｒ2 、Ｖｃｓにエミッタが接続されそのコレクタ
がＧＮＤに接続されたＮＰＮトランジスタＱ４、さらに
一端がＧＮＤに接続され他端がＱ４のベース、さらにＱ
１のコレクタに接続された抵抗Ｒ5 から構成される。こ
こでＲ2 の両端の電位差をＶｏとし、Ｑ１のベース・エ
ミッタ間電圧をＶ1 とすれば、Ｖｃｓは、 Ｖｃｓ＝Ｖｏ＋Ｖ1 （２） で与えられる。トランジスタＱ１とＱ５のベース・エミ
ッタ間電圧の温度特性が同一だとすると、ＥＣＬ部の抵
抗ＲE に印加される電圧は、抵抗Ｒ2 の両端に得られる
電圧Ｖｏと同一になる。従って、Ｖｏが温度変動に対し
一定であれば、ＥＣＬ出力振幅も一定となる。Ｑ２、Ｑ
３のベース・エミッタ間電圧をそれぞれＶ2 、Ｖ3 とす
れば、Ｖｏは、 Ｖｏ＝Ｒ2 ・［Ｖ1 ／Ｒ1 ＋（Ｖ3 −Ｖ2 ）／Ｒ3 ］ （３） で与えられる。ここでＶ1 は負の温度係数を持つ。また
（Ｖ3 −Ｖ2 ）はＱ３とＱ２のベース・エミッタ間電圧
の差であり正の温度係数を持つ。従ってＲ2 ／Ｒ1 とＲ
2 ／Ｒ3 を適当に設定し、両項を重み付け加算する事に
より、Ｖｏを温度に関わらず一定にすることができる。
以上より、従来のバンドギャップ型定電圧回路出力によ
り、ＥＣＬ回路部出力振幅Ｖｅは温度変動によらず常に
一定とすることができる。
路２は、エミッタがＶＥＥに接続されたＮＰＮトランジ
スタＱ１、Ｑ１のベースとＶＥＥ間に接続された抵抗Ｒ
1 、Ｑ１のベースにコレクタが接続されたＮＰＮトラン
ジスタＱ２、Ｑ２のエミッタとＶＥＥ間に接続された抵
抗Ｒ3 、Ｑ２のベースにコレクタ、ベースが接続された
ＮＰＮトランジスタＱ３、Ｑ２のベースとＶｃｓ間に接
続された抵抗Ｒ4 、ＶｃｓとＱ１のベース間に接続され
た抵抗Ｒ2 、Ｖｃｓにエミッタが接続されそのコレクタ
がＧＮＤに接続されたＮＰＮトランジスタＱ４、さらに
一端がＧＮＤに接続され他端がＱ４のベース、さらにＱ
１のコレクタに接続された抵抗Ｒ5 から構成される。こ
こでＲ2 の両端の電位差をＶｏとし、Ｑ１のベース・エ
ミッタ間電圧をＶ1 とすれば、Ｖｃｓは、 Ｖｃｓ＝Ｖｏ＋Ｖ1 （２） で与えられる。トランジスタＱ１とＱ５のベース・エミ
ッタ間電圧の温度特性が同一だとすると、ＥＣＬ部の抵
抗ＲE に印加される電圧は、抵抗Ｒ2 の両端に得られる
電圧Ｖｏと同一になる。従って、Ｖｏが温度変動に対し
一定であれば、ＥＣＬ出力振幅も一定となる。Ｑ２、Ｑ
３のベース・エミッタ間電圧をそれぞれＶ2 、Ｖ3 とす
れば、Ｖｏは、 Ｖｏ＝Ｒ2 ・［Ｖ1 ／Ｒ1 ＋（Ｖ3 −Ｖ2 ）／Ｒ3 ］ （３） で与えられる。ここでＶ1 は負の温度係数を持つ。また
（Ｖ3 −Ｖ2 ）はＱ３とＱ２のベース・エミッタ間電圧
の差であり正の温度係数を持つ。従ってＲ2 ／Ｒ1 とＲ
2 ／Ｒ3 を適当に設定し、両項を重み付け加算する事に
より、Ｖｏを温度に関わらず一定にすることができる。
以上より、従来のバンドギャップ型定電圧回路出力によ
り、ＥＣＬ回路部出力振幅Ｖｅは温度変動によらず常に
一定とすることができる。
【０００４】さらにＧＮＤとＶＥＥ間の電圧（以下電源
電圧）の変動に対しても、Ｖｏは常に一定であることが
望ましい。実際この従来回路においては、通常ＥＣＬ回
路が用いられる電源電圧３Ｖ以上の領域においては、電
源電圧変動に対し実用上充分安定な出力電圧特性を有す
る。
電圧）の変動に対しても、Ｖｏは常に一定であることが
望ましい。実際この従来回路においては、通常ＥＣＬ回
路が用いられる電源電圧３Ｖ以上の領域においては、電
源電圧変動に対し実用上充分安定な出力電圧特性を有す
る。
【０００５】
【発明が解決しようとする課題】しかしながら、電源電
圧３Ｖ以下の領域においては、Ｖｏは電源電圧に大きく
依存して変動し不安定である。この理由は以下の様に考
えられる。今、図３でＶｏはＥＣＬの仕様より０．５Ｖ
程度に設定されているとすれば、Ｖｃｓ、従ってＱ４の
エミッタ電位は、それにＱ１のＶbeが加わった１．４Ｖ
程度となる。Ｑ４はバンドギャップ部、ＥＣＬ部への電
流ソースとなるが、そのベース電位はさらにＱ４のＶbe
が加わった２．３Ｖ程度となる。これとＧＮＤとの差が
Ｒ5 の両端に印加され、Ｑ１のコレクタ動作電流を決定
するが、電源電圧３Ｖ以下では、この電流値の電源電圧
変動に対する依存性が非常に大きくなり、その結果もは
や安定動作しないと考えられる。本質的に、トランジス
タＱ４がトランジスタＱ１、Ｑ２、Ｑ３上に縦積みにな
っている従来例における構成が、この低電圧領域におけ
る安定動作を阻んでいると言い替えられる。
圧３Ｖ以下の領域においては、Ｖｏは電源電圧に大きく
依存して変動し不安定である。この理由は以下の様に考
えられる。今、図３でＶｏはＥＣＬの仕様より０．５Ｖ
程度に設定されているとすれば、Ｖｃｓ、従ってＱ４の
エミッタ電位は、それにＱ１のＶbeが加わった１．４Ｖ
程度となる。Ｑ４はバンドギャップ部、ＥＣＬ部への電
流ソースとなるが、そのベース電位はさらにＱ４のＶbe
が加わった２．３Ｖ程度となる。これとＧＮＤとの差が
Ｒ5 の両端に印加され、Ｑ１のコレクタ動作電流を決定
するが、電源電圧３Ｖ以下では、この電流値の電源電圧
変動に対する依存性が非常に大きくなり、その結果もは
や安定動作しないと考えられる。本質的に、トランジス
タＱ４がトランジスタＱ１、Ｑ２、Ｑ３上に縦積みにな
っている従来例における構成が、この低電圧領域におけ
る安定動作を阻んでいると言い替えられる。
【０００６】近年、半導体集積回路の低消費電力化は必
須の事項であり、ＥＣＬ回路、ＢｉＣＭＯＳ回路におい
てもこのための技術開発が行われている。これらの回路
の低消費電力化のためには、その電源電圧を下げる必要
があるが、これまで述べた様に、そこで用いられる従来
のバンドギャップ型定電圧回路３は３Ｖ以下の低電圧領
域では安定動作を成し得ないという問題があった。
須の事項であり、ＥＣＬ回路、ＢｉＣＭＯＳ回路におい
てもこのための技術開発が行われている。これらの回路
の低消費電力化のためには、その電源電圧を下げる必要
があるが、これまで述べた様に、そこで用いられる従来
のバンドギャップ型定電圧回路３は３Ｖ以下の低電圧領
域では安定動作を成し得ないという問題があった。
【０００７】本発明の目的は上記問題点を克服し、３Ｖ
以下の領域においても安定動作する新たなバンドギャッ
プ型低電圧回路を提供することにある。
以下の領域においても安定動作する新たなバンドギャッ
プ型低電圧回路を提供することにある。
【０００８】
【課題を解決するための手段】本発明においては、第１
のダイオードのアノードに一端が接続された第１の抵抗
と、該第１のダイオードのカソードに、カソードが接続
された第２のダイオードと、該第２のダイオードのアノ
ードに一端が接続された第２の抵抗と、該第２の抵抗の
他端と該第２のダイオードのカソード間に接続された第
３の抵抗と、該第２、該第３の抵抗の接続点、および該
第１の抵抗における他の一端との間に接続された第４の
抵抗を具備するバンドギャップセル部と、該第１のダイ
オードのアノード接続点電位を一つの入力とし、該第
３、第４の抵抗の接続点電位を他の入力とし、両入力電
位の差を検出し、検出された電位差に応じ、該バンドギ
ャップセル部に帰還をかける演算増幅器を具備する定電
圧回路を提供する。
のダイオードのアノードに一端が接続された第１の抵抗
と、該第１のダイオードのカソードに、カソードが接続
された第２のダイオードと、該第２のダイオードのアノ
ードに一端が接続された第２の抵抗と、該第２の抵抗の
他端と該第２のダイオードのカソード間に接続された第
３の抵抗と、該第２、該第３の抵抗の接続点、および該
第１の抵抗における他の一端との間に接続された第４の
抵抗を具備するバンドギャップセル部と、該第１のダイ
オードのアノード接続点電位を一つの入力とし、該第
３、第４の抵抗の接続点電位を他の入力とし、両入力電
位の差を検出し、検出された電位差に応じ、該バンドギ
ャップセル部に帰還をかける演算増幅器を具備する定電
圧回路を提供する。
【０００９】また、上記演算増幅器がＭＯＳトランジス
タで構成された定電圧回路を提供する。さらに、上記第
１、第２のダイオードにおいて、ＮＰＮバイポーラトラ
ンジスタの短絡されたベース、コレクタをアノードと
し、エミッタをカソードとすることによりダイオードを
構成した定電圧回路を提供する。さらに、上記第２のダ
イオード、第２の抵抗の接続関係以外を同一とする構成
において、第２のダイオードのアノードを第３、第４の
抵抗の接続点に接続し、第２のダイオードのカソードに
第２の抵抗の一端を接続し、該第２の抵抗の他の一端を
第１のダイオードのカソードに接続する定電圧回路を提
供する。
タで構成された定電圧回路を提供する。さらに、上記第
１、第２のダイオードにおいて、ＮＰＮバイポーラトラ
ンジスタの短絡されたベース、コレクタをアノードと
し、エミッタをカソードとすることによりダイオードを
構成した定電圧回路を提供する。さらに、上記第２のダ
イオード、第２の抵抗の接続関係以外を同一とする構成
において、第２のダイオードのアノードを第３、第４の
抵抗の接続点に接続し、第２のダイオードのカソードに
第２の抵抗の一端を接続し、該第２の抵抗の他の一端を
第１のダイオードのカソードに接続する定電圧回路を提
供する。
【００１０】
【実施例】次に本発明の実施例について説明し、同時に
本発明の作用についても説明する。図１は本発明の３Ｖ
以下の低電圧領域においても動作可能なバンドギャップ
型定電圧回路であり、以下に説明される構成をとる。ダ
イオード接続されたＮＰＮトランジスタＱ１は負電位電
源線ＶＥＥにエミッタが接続され、短絡されたベース、
コレクタ節点１には抵抗Ｒ4 が直列接続される。ダイオ
ード接続されたＮＰＮトランジスタＱ２はＶＥＥにエミ
ッタが接続され、短絡されたベース、コレクタには抵抗
Ｒ2 が直列に接続される。抵抗Ｒ2 のトランジスタＱ２
への接続端子の反対側節点２とＶＥＥ間には、抵抗Ｒ1
が接続されており、さらに抵抗Ｒ3 は節点２に接続され
ている。抵抗Ｒ4 の節点１の他端、および抵抗Ｒ3 の節
点２の他端は、節点３において接続される。
本発明の作用についても説明する。図１は本発明の３Ｖ
以下の低電圧領域においても動作可能なバンドギャップ
型定電圧回路であり、以下に説明される構成をとる。ダ
イオード接続されたＮＰＮトランジスタＱ１は負電位電
源線ＶＥＥにエミッタが接続され、短絡されたベース、
コレクタ節点１には抵抗Ｒ4 が直列接続される。ダイオ
ード接続されたＮＰＮトランジスタＱ２はＶＥＥにエミ
ッタが接続され、短絡されたベース、コレクタには抵抗
Ｒ2 が直列に接続される。抵抗Ｒ2 のトランジスタＱ２
への接続端子の反対側節点２とＶＥＥ間には、抵抗Ｒ1
が接続されており、さらに抵抗Ｒ3 は節点２に接続され
ている。抵抗Ｒ4 の節点１の他端、および抵抗Ｒ3 の節
点２の他端は、節点３において接続される。
【００１１】なお抵抗Ｒ2 とトランジスタＱ２の接続
は、Ｑ２の短絡されたベース・コレクタが節点２に接続
され、Ｑ２のエミッタ・ＶＥＥ間にＲ2 が接続された構
成でもよく、図１の接続とこの接続は全く等価である。
は、Ｑ２の短絡されたベース・コレクタが節点２に接続
され、Ｑ２のエミッタ・ＶＥＥ間にＲ2 が接続された構
成でもよく、図１の接続とこの接続は全く等価である。
【００１２】さらに演算増幅器４を含む帰還回路がそな
えられている。演算増幅器は節点２からの反転入力、お
よび節点１からの非反転入力を有する。演算増幅器の出
力は節点３に接続されている。理想的に言えば、演算増
幅器にそれら入力には全く電流が流れずその間の電位差
が０になる。実際、節点１の電位はトランジスタＱ１の
ベース・エミッタ間電圧Ｖbe1 の値に固定される。一方
節点２の電位が上昇した場合、演算増幅器の出力は節点
３の電位を減少させる方向に帰還をかけ、節点３とＶＥ
Ｅの電位差が抵抗分割されてなる節点２の電位も減少す
る。従って節点１と節点２の電位は等しくなる。
えられている。演算増幅器は節点２からの反転入力、お
よび節点１からの非反転入力を有する。演算増幅器の出
力は節点３に接続されている。理想的に言えば、演算増
幅器にそれら入力には全く電流が流れずその間の電位差
が０になる。実際、節点１の電位はトランジスタＱ１の
ベース・エミッタ間電圧Ｖbe1 の値に固定される。一方
節点２の電位が上昇した場合、演算増幅器の出力は節点
３の電位を減少させる方向に帰還をかけ、節点３とＶＥ
Ｅの電位差が抵抗分割されてなる節点２の電位も減少す
る。従って節点１と節点２の電位は等しくなる。
【００１３】図において節点３とＶＥＥとの電位差Ｖｃ
ｓが、従来例を説明した図３に示すＥＣＬバイポーラＱ
5 のベースに印加され、Ｒ3 の両端の電位差Ｖｏが、図
１のＲE に印加される事になる。今、演算増幅器により
節点１と２が同電位に保たれているので、２の電位はＱ
１のベース・エミッタ間電圧Ｖbe1 に等しい。従って、 Ｖｃｓ＝Ｖbe1 ＋Ｖｏ （４） トランジスタＱ２のベース・エミッタ間電圧をＶbe2 と
し、トランジスタＱ１に流れるエミッタ電流をＩ1 、ト
ランジスタＱ２に流れるエミッタ電流をＩ2 、抵抗Ｒ1
に流れる電流をＩ3 とすると、Ｖｏは、 Ｖｏ＝Ｒ3 ・（Ｉ3 ＋Ｉ2 ）＝Ｒ3 ・［Ｖbe1 ／Ｒ1 ＋（Ｖbe1 −Ｖbe2 ）／ Ｒ2 ］＝Ｒ3 ・［Ｖbe1 ／Ｒ1 ＋ΔＶbe／Ｒ2 ］ （５） ここでＶbe1 とＶbe2 との差をΔＶbeとする。
ｓが、従来例を説明した図３に示すＥＣＬバイポーラＱ
5 のベースに印加され、Ｒ3 の両端の電位差Ｖｏが、図
１のＲE に印加される事になる。今、演算増幅器により
節点１と２が同電位に保たれているので、２の電位はＱ
１のベース・エミッタ間電圧Ｖbe1 に等しい。従って、 Ｖｃｓ＝Ｖbe1 ＋Ｖｏ （４） トランジスタＱ２のベース・エミッタ間電圧をＶbe2 と
し、トランジスタＱ１に流れるエミッタ電流をＩ1 、ト
ランジスタＱ２に流れるエミッタ電流をＩ2 、抵抗Ｒ1
に流れる電流をＩ3 とすると、Ｖｏは、 Ｖｏ＝Ｒ3 ・（Ｉ3 ＋Ｉ2 ）＝Ｒ3 ・［Ｖbe1 ／Ｒ1 ＋（Ｖbe1 −Ｖbe2 ）／ Ｒ2 ］＝Ｒ3 ・［Ｖbe1 ／Ｒ1 ＋ΔＶbe／Ｒ2 ］ （５） ここでＶbe1 とＶbe2 との差をΔＶbeとする。
【００１４】 ΔＶbe＝Ｖbe1 −Ｖbe2 （６） 今、Ｑ１、Ｑ２のエミッタ面積をそれぞれＡ1 、Ａ2 、
飽和電流密度をＪS とするなら、 Ｉ1 ＝Ａ1 ・ＪS ・ｅｘｐ（ｑＶbe1 ／ｋＴ） （７） Ｉ2 ＝Ａ2 ・ＪS ・ｅｘｐ（ｑＶbe2 ／ｋＴ） （８） ∴ΔＶbe＝（ｋＴ／ｑ）・Ｉｎ（Ｉ1 ／Ｉ2 ・Ａ2 ／Ａ1 ） （９） 従ってＩ1 、Ｉ2 、さらにＡ1 、Ａ2 の値を適当に設定
し、（９）式の対数値に適当な値を持たせる事により、
ΔＶbeは正の温度特性を持つ事が分かる。一方、Ｑ１の
ベース・エミッタ間電圧Ｖbe1 は負の温度特性を持つ。
よって（５）式において、Ｒ1 、Ｒ2 を適当に選ぶ事に
より両者の温度特性を相殺する事ができる。さらにＲ3
を選ぶ事により、Ｖｏに温度変化に対し一定な所望の出
力電圧値をもたせる事ができる。また、Ｖｃｓはこれに
Ｖbe1 の温度特性を上乗せしたものとする事ができる。
従って図１トランジスタＱ１と、図３に示したＥＣＬ回
路部のトランジスタＱ５のベース・エミッタ間電圧の温
度特性を同一にすることにより、従来例と同様にＥＣＬ
回路部における出力振幅を温度変化に関わらず常に一定
にする事ができる。
飽和電流密度をＪS とするなら、 Ｉ1 ＝Ａ1 ・ＪS ・ｅｘｐ（ｑＶbe1 ／ｋＴ） （７） Ｉ2 ＝Ａ2 ・ＪS ・ｅｘｐ（ｑＶbe2 ／ｋＴ） （８） ∴ΔＶbe＝（ｋＴ／ｑ）・Ｉｎ（Ｉ1 ／Ｉ2 ・Ａ2 ／Ａ1 ） （９） 従ってＩ1 、Ｉ2 、さらにＡ1 、Ａ2 の値を適当に設定
し、（９）式の対数値に適当な値を持たせる事により、
ΔＶbeは正の温度特性を持つ事が分かる。一方、Ｑ１の
ベース・エミッタ間電圧Ｖbe1 は負の温度特性を持つ。
よって（５）式において、Ｒ1 、Ｒ2 を適当に選ぶ事に
より両者の温度特性を相殺する事ができる。さらにＲ3
を選ぶ事により、Ｖｏに温度変化に対し一定な所望の出
力電圧値をもたせる事ができる。また、Ｖｃｓはこれに
Ｖbe1 の温度特性を上乗せしたものとする事ができる。
従って図１トランジスタＱ１と、図３に示したＥＣＬ回
路部のトランジスタＱ５のベース・エミッタ間電圧の温
度特性を同一にすることにより、従来例と同様にＥＣＬ
回路部における出力振幅を温度変化に関わらず常に一定
にする事ができる。
【００１５】図２には、図１で説明したバンドギャップ
部を含み、ＭＯＳ型電界効果トランジスタで演算増幅器
を構成した本発明のさらに詳細な実施例を示す。以下、
演算増幅器部４の構成を説明する。
部を含み、ＭＯＳ型電界効果トランジスタで演算増幅器
を構成した本発明のさらに詳細な実施例を示す。以下、
演算増幅器部４の構成を説明する。
【００１６】ＭＮ１とＭＮ２はＮ型ＭＯＳトランジスタ
であり、それらのソースは負電源電位線ＶＥＥに接続さ
れ、両者のゲート同士が接続され、ＭＮ２のドレインと
ゲートが接続されている。ＭＮ２のドレインにはＰ型Ｍ
ＯＳトランジスタＭＰ２のドレインが接続され、そのゲ
ートはバンドギャップ部節点２に接続されその電位を検
出する。ＭＮ１のドレインにはＰ型ＭＯＳトランジスタ
ＭＰ１のドレインが接続され、そのゲートはバンドギャ
ップ部節点１に接続されその電位を検出する。さらにＭ
Ｐ１とＭＰ２のソースは、Ｐ型トランジスタＭＰ３のド
レインに接続され、ＭＰ３のソースは接地電位ＧＮＤに
接続される。
であり、それらのソースは負電源電位線ＶＥＥに接続さ
れ、両者のゲート同士が接続され、ＭＮ２のドレインと
ゲートが接続されている。ＭＮ２のドレインにはＰ型Ｍ
ＯＳトランジスタＭＰ２のドレインが接続され、そのゲ
ートはバンドギャップ部節点２に接続されその電位を検
出する。ＭＮ１のドレインにはＰ型ＭＯＳトランジスタ
ＭＰ１のドレインが接続され、そのゲートはバンドギャ
ップ部節点１に接続されその電位を検出する。さらにＭ
Ｐ１とＭＰ２のソースは、Ｐ型トランジスタＭＰ３のド
レインに接続され、ＭＰ３のソースは接地電位ＧＮＤに
接続される。
【００１７】Ｎ型ＭＯＳトランジスタＭＮ３は、ソース
がＶＥＥに接続され、ゲートはＭＮ１のドレインに接続
される。Ｐ型ＭＯＳトランジスタＭＰ４のソースはＧＮ
Ｄに接続され、ドレインはＭＮ３のドレインに接続され
る。またＰ型トランジスタＭＰ５のソースはＧＮＤに接
続され、その短絡されたゲート、ドレイン、およびＶＥ
Ｅ間に抵抗Ｒ5 が接続される。Ｐ型トランジスタＭＰ
３、ＭＰ４、ＭＰ５のゲートは共通に接続されカレント
ミラー回路が構成されている。ＭＮ１のドレインとＭＮ
３のドレイン間、さらにＭＰ４のドレインとＧＮＤ間に
は発振防止用の容量Ｃ１、Ｃ２がそれぞれ接続されてい
る。
がＶＥＥに接続され、ゲートはＭＮ１のドレインに接続
される。Ｐ型ＭＯＳトランジスタＭＰ４のソースはＧＮ
Ｄに接続され、ドレインはＭＮ３のドレインに接続され
る。またＰ型トランジスタＭＰ５のソースはＧＮＤに接
続され、その短絡されたゲート、ドレイン、およびＶＥ
Ｅ間に抵抗Ｒ5 が接続される。Ｐ型トランジスタＭＰ
３、ＭＰ４、ＭＰ５のゲートは共通に接続されカレント
ミラー回路が構成されている。ＭＮ１のドレインとＭＮ
３のドレイン間、さらにＭＰ４のドレインとＧＮＤ間に
は発振防止用の容量Ｃ１、Ｃ２がそれぞれ接続されてい
る。
【００１８】本演算増幅器においては、ＭＰ１、ＭＰ
２、ＭＰ３、ＭＮ１、ＭＮ２を用い差動増幅器が構成さ
れており、節点１と２の電位差を検出する。ＭＰ４、Ｍ
Ｎ３によりインバータが構成されており、節点１と２の
電位差に応じＭＮ３のゲート電圧を制御し、節点３に帰
還をかけることによりその差がなくなるような構成が取
られている。ＭＰ５とＲ5 によって演算増幅器の電流源
が構成されている。
２、ＭＰ３、ＭＮ１、ＭＮ２を用い差動増幅器が構成さ
れており、節点１と２の電位差を検出する。ＭＰ４、Ｍ
Ｎ３によりインバータが構成されており、節点１と２の
電位差に応じＭＮ３のゲート電圧を制御し、節点３に帰
還をかけることによりその差がなくなるような構成が取
られている。ＭＰ５とＲ5 によって演算増幅器の電流源
が構成されている。
【００１９】なお本実施例においては、ＮＰＮ型バイポ
ーラトランジスタＱ１、Ｑ２を用いバンドギャップ部を
構成しているが、Ｑ１、Ｑ２がダイオード接続されてな
ることから明らかな通り、バイポーラトランジスタを用
いることは本質的に必要なく、ＭＯＳトランジスタの製
造工程で容易に構成できるダイオードをそれらの替わり
に用いることも可能である。
ーラトランジスタＱ１、Ｑ２を用いバンドギャップ部を
構成しているが、Ｑ１、Ｑ２がダイオード接続されてな
ることから明らかな通り、バイポーラトランジスタを用
いることは本質的に必要なく、ＭＯＳトランジスタの製
造工程で容易に構成できるダイオードをそれらの替わり
に用いることも可能である。
【００２０】
【発明の効果】以上の実施例においては、バンドギャッ
プ型定電圧回路の動作原理から明らかな様に、本構成を
用いて、外部温度の変動に対し例えばＶｏは、０．５Ｖ
±０．４％と非常に小さな温度変動に抑えられ、実用上
充分な温度安定性が得られた。また、室温時における回
路出力の外部電源電圧依存性は、２．５Ｖ±０．５Ｖの
時、Ｖｃｓ、Ｖｏ共に設計値に対しその変動は０．５％
以下と、非常に安定した結果を得た。
プ型定電圧回路の動作原理から明らかな様に、本構成を
用いて、外部温度の変動に対し例えばＶｏは、０．５Ｖ
±０．４％と非常に小さな温度変動に抑えられ、実用上
充分な温度安定性が得られた。また、室温時における回
路出力の外部電源電圧依存性は、２．５Ｖ±０．５Ｖの
時、Ｖｃｓ、Ｖｏ共に設計値に対しその変動は０．５％
以下と、非常に安定した結果を得た。
【００２１】これまでの説明から明らかな様に、本実施
例における動作電源電圧の限界を考えた場合、その下限
は演算増幅器が節点１および２の電位差を無くす様、節
点３に帰還をかける能力を有する動作電圧の下限で規定
される。本実施例回路が動作する外部電源電圧の原理的
下限は、ＥＣＬの仕様から決定されるＶｃｓに、ＭＰ４
が動作し得るソース・ドレイン間電圧ＶDSを加えた値で
与えられる。例えばＥＣＬの出力振幅を決めるＶｏを
０．２Ｖと低減した時、ＶｃｓはこれにバイポーラのＶ
be約０．９Ｖを加えた１．１Ｖとなり、ＭＰ４をＶDS＝
−０．２Ｖで用いるとすれば、外部電源電圧の下限は約
１．３Ｖとなる。従って、従来のバンドギャップ型定電
圧回路の動作電圧の下限約３Ｖに比べ、大幅な低電圧動
作化が可能となった。
例における動作電源電圧の限界を考えた場合、その下限
は演算増幅器が節点１および２の電位差を無くす様、節
点３に帰還をかける能力を有する動作電圧の下限で規定
される。本実施例回路が動作する外部電源電圧の原理的
下限は、ＥＣＬの仕様から決定されるＶｃｓに、ＭＰ４
が動作し得るソース・ドレイン間電圧ＶDSを加えた値で
与えられる。例えばＥＣＬの出力振幅を決めるＶｏを
０．２Ｖと低減した時、ＶｃｓはこれにバイポーラのＶ
be約０．９Ｖを加えた１．１Ｖとなり、ＭＰ４をＶDS＝
−０．２Ｖで用いるとすれば、外部電源電圧の下限は約
１．３Ｖとなる。従って、従来のバンドギャップ型定電
圧回路の動作電圧の下限約３Ｖに比べ、大幅な低電圧動
作化が可能となった。
【図１】本発明の定電圧回路の一実施例を説明するため
の回路図である。
の回路図である。
【図２】本発明の定電圧回路の一実施例において、演算
増幅器をＭＯＳ型トランジスタで具体化した場合を説明
するための回路図である。
増幅器をＭＯＳ型トランジスタで具体化した場合を説明
するための回路図である。
【図３】従来の定電圧回路を説明するための回路図であ
る。
る。
１ ＥＣＬ回路部 ２ バンドギャップ型定電圧回路 ３ バンドギャップ部 ４ 演算増幅器部
Claims (4)
- 【請求項１】第１のダイオードのアノードに一端が接続
された第１の抵抗と、該第１のダイオードのカソード
に、カソードが接続された第２のダイオードと、該第２
のダイオードのアノードに一端が接続された第２の抵抗
と、該第２の抵抗の他端と該第２のダイオードのカソー
ド間に接続された第３の抵抗と、該第２、該第３の抵抗
の接続点、および該第１の抵抗における他の一端との間
に接続された第４の抵抗を具備するバンドギャップセル
部と、 該第１のダイオードのアノード接続点電位を一つの入力
とし、該第３、第４の抵抗の接続点電位を他の入力と
し、両入力電位の差を検出し、検出された電位差に応
じ、該バンドギャップセル部に帰還をかける演算増幅器
を具備することを特徴とする定電圧回路。 - 【請求項２】演算増幅器がＭＯＳトランジスタで構成さ
れたことを特徴とする請求項１の定電圧回路。 - 【請求項３】第１、第２のダイオードにおいて、ＮＰＮ
バイポーラトランジスタの短絡されたベース、コレクタ
をアノードとし、エミッタをカソードとすることにより
ダイオードを構成したことを特徴とする請求項１または
２の定電圧回路。 - 【請求項４】第２のダイオード、第２の抵抗の接続関係
以外を同一とする構成において、第２のダイオードのア
ノードを第３、第４の抵抗の接続点に接続し、第２のダ
イオードのカソードに第２の抵抗の一端を接続し、該第
２の抵抗の他の一端を第１のダイオードのカソードに接
続することを特徴とする請求項１、２または３の定電圧
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6146895A JP2605626B2 (ja) | 1994-06-29 | 1994-06-29 | 定電圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6146895A JP2605626B2 (ja) | 1994-06-29 | 1994-06-29 | 定電圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0816267A JPH0816267A (ja) | 1996-01-19 |
| JP2605626B2 true JP2605626B2 (ja) | 1997-04-30 |
Family
ID=15418008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6146895A Expired - Lifetime JP2605626B2 (ja) | 1994-06-29 | 1994-06-29 | 定電圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2605626B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4658838B2 (ja) * | 2006-03-17 | 2011-03-23 | Ｏｋｉセミコンダクタ株式会社 | 基準電位発生回路 |
| JP2008251055A (ja) * | 2008-07-14 | 2008-10-16 | Ricoh Co Ltd | 基準電圧発生回路及びその製造方法、並びにそれを用いた電源装置 |
| JP6017593B2 (ja) * | 2015-01-13 | 2016-11-02 | 力晶科技股▲ふん▼有限公司 | 負基準電圧発生システムとその製造方法 |
-
1994
- 1994-06-29 JP JP6146895A patent/JP2605626B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0816267A (ja) | 1996-01-19 |
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Legal Events
| Date | Code | Title | Description |
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