JPH0887339A - バンドギャップ基準電圧を供給するｃｍｏｓ回路 - Google Patents
バンドギャップ基準電圧を供給するｃｍｏｓ回路Info
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- JPH0887339A JPH0887339A JP7246997A JP24699795A JPH0887339A JP H0887339 A JPH0887339 A JP H0887339A JP 7246997 A JP7246997 A JP 7246997A JP 24699795 A JP24699795 A JP 24699795A JP H0887339 A JPH0887339 A JP H0887339A
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- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/30—Regulators using the difference between the base-emitter voltages of two bipolar transistors operating at different current densities
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Abstract
(57)【要約】
【課題】 温度および電源変動から実質的に独立した出
力バンドギャップ電圧（ＶBG）を供給する低電圧のサブ
ミクロンＣＭＯＳ回路１０を提供する。 【解決手段】 ＣＭＯＳ回路は、寄生トランジスタ２８
〜３０を利用して、ＮＭＯＳトランジスタ１４，１６の
差動対両端で、正の温度係数を有するデルタ電圧を生成
する。このデルタ電圧は、差動電流に変換され、これら
の電流は増幅・鏡映され、互いに加算されて、正の温度
係数を有する出力電流（ＩO ）となる。この出力電流
は、抵抗素子５２および寄生ＰＮＰ接合トランジスタ３
１を含む直列回路網に流れ、１．２ボルトのバンドギャ
ップ電圧となり、ここで抵抗素子両端の電圧は正の温度
係数を有し、寄生ＰＮＰ接合トランジスタ両端の電圧は
固有の負の温度係数を有する。
力バンドギャップ電圧（ＶBG）を供給する低電圧のサブ
ミクロンＣＭＯＳ回路１０を提供する。 【解決手段】 ＣＭＯＳ回路は、寄生トランジスタ２８
〜３０を利用して、ＮＭＯＳトランジスタ１４，１６の
差動対両端で、正の温度係数を有するデルタ電圧を生成
する。このデルタ電圧は、差動電流に変換され、これら
の電流は増幅・鏡映され、互いに加算されて、正の温度
係数を有する出力電流（ＩO ）となる。この出力電流
は、抵抗素子５２および寄生ＰＮＰ接合トランジスタ３
１を含む直列回路網に流れ、１．２ボルトのバンドギャ
ップ電圧となり、ここで抵抗素子両端の電圧は正の温度
係数を有し、寄生ＰＮＰ接合トランジスタ両端の電圧は
固有の負の温度係数を有する。
Description
【０００１】
【産業上の利用分野】本発明は、一般に、電圧基準回路
に関し、さらに詳しくは、電源端子を基準にしたバンド
ギャップ電圧を供給する、低電圧のサブミクロンＣＭＯ
Ｓ回路に関する。
に関し、さらに詳しくは、電源端子を基準にしたバンド
ギャップ電圧を供給する、低電圧のサブミクロンＣＭＯ
Ｓ回路に関する。
【０００２】
【従来の技術】バンドギャップ電圧基準回路は周知であ
り、温度に実質的に依存しない１．２ボルト以上の出力
電圧を供給する分野で広く利用される。出力電圧は、実
質的にゼロの温度係数を有し、２つの電圧のうち一方の
電圧が正の温度係数を有し、他方が負の温度係数を有す
るように２つの電圧を互いに加算することによって生成
される。
り、温度に実質的に依存しない１．２ボルト以上の出力
電圧を供給する分野で広く利用される。出力電圧は、実
質的にゼロの温度係数を有し、２つの電圧のうち一方の
電圧が正の温度係数を有し、他方が負の温度係数を有す
るように２つの電圧を互いに加算することによって生成
される。
【０００３】一般に、正の温度係数は、第１バイポーラ
・トランジスタが第２バイポーラ・トランジスタよりも
低い電流密度で動作するように、異なる電流密度で動作
する第１および第２バイポーラ・トランジスタを利用す
ることによって生成される。この増幅された正の温度係
数電圧は、固有の(inherent)負の温度係数を有する第３
バイポーラ・トランジスタのＶBE電圧と直列に合成さ
れ、極めて低いまたは実質的にゼロの温度係数を有する
合成出力電圧が得られる。
・トランジスタが第２バイポーラ・トランジスタよりも
低い電流密度で動作するように、異なる電流密度で動作
する第１および第２バイポーラ・トランジスタを利用す
ることによって生成される。この増幅された正の温度係
数電圧は、固有の(inherent)負の温度係数を有する第３
バイポーラ・トランジスタのＶBE電圧と直列に合成さ
れ、極めて低いまたは実質的にゼロの温度係数を有する
合成出力電圧が得られる。
【０００４】
【発明が解決しようとする課題】低電圧のサブミクロン
ＣＭＯＳ技術でバンドギャップ電圧を供給することが望
ましい。しかし、ほとんどのＣＭＯＳバンドギャップ回
路は、５ボルトのＣＭＯＳ技術を利用して製造される。
さらに、多くのバンドギャップ回路は、どの電源レール
(power supply rail) にも基準としない差動バンドギャ
ップ基準電圧を供給する。しかし、低電圧サブミクロン
ＣＭＯＳ用途などの特定の用途では、低減された電源電
圧で動作し、かつ電源端子を基準にできるバンドギャッ
プ基準電圧を供給することが望ましい。
ＣＭＯＳ技術でバンドギャップ電圧を供給することが望
ましい。しかし、ほとんどのＣＭＯＳバンドギャップ回
路は、５ボルトのＣＭＯＳ技術を利用して製造される。
さらに、多くのバンドギャップ回路は、どの電源レール
(power supply rail) にも基準としない差動バンドギャ
ップ基準電圧を供給する。しかし、低電圧サブミクロン
ＣＭＯＳ用途などの特定の用途では、低減された電源電
圧で動作し、かつ電源端子を基準にできるバンドギャッ
プ基準電圧を供給することが望ましい。
【０００５】従って、低電圧サブミクロンＣＭＯＳ技術
を利用して、電源端子を基準にしたバンドギャップ電圧
を供給する改善されたバンドギャップ回路が必要とされ
る。
を利用して、電源端子を基準にしたバンドギャップ電圧
を供給する改善されたバンドギャップ回路が必要とされ
る。
【０００６】
【実施例】図１を参照して、温度および電源変動に実質
的に依存しない、バンドギャップ電圧（１．２ボルト）
である出力電圧ＶBGを供給するＣＭＯＳ回路を示す。Ｃ
ＭＯＳ回路１０は、低電圧（３．３ボルト）のサブミク
ロンＣＭＯＳ技術に着目して設計されるが、回路１０は
高電圧（５ボルト）ＣＭＯＳ技術にも適用できることを
理解されたい。
的に依存しない、バンドギャップ電圧（１．２ボルト）
である出力電圧ＶBGを供給するＣＭＯＳ回路を示す。Ｃ
ＭＯＳ回路１０は、低電圧（３．３ボルト）のサブミク
ロンＣＭＯＳ技術に着目して設計されるが、回路１０は
高電圧（５ボルト）ＣＭＯＳ技術にも適用できることを
理解されたい。
【０００７】ＣＭＯＳ回路１０は、ＮＭＯＳトランジス
タ１４，１６を含む、枠１２によって表されるＭＯＳト
ランジスタの差動対を含む。トランジスタ１４，１６の
ソース電極は、電流源トランジスタ１８を介して第１電
源電圧端子に結合され、この第１電源電圧端子に動作電
位ＶSSが印加される。好適な実施例では、動作電位ＶSS
はグランド電位である。
タ１４，１６を含む、枠１２によって表されるＭＯＳト
ランジスタの差動対を含む。トランジスタ１４，１６の
ソース電極は、電流源トランジスタ１８を介して第１電
源電圧端子に結合され、この第１電源電圧端子に動作電
位ＶSSが印加される。好適な実施例では、動作電位ＶSS
はグランド電位である。
【０００８】トランジスタ１８は、トランジスタ１４，
１６の共通ソース電極に結合されたドレイン電極と、グ
ランドに戻されたソース電極とを有する。トランジスタ
１８の制御／ゲート電極は、ＮＭＯＳトランジスタ２０
のゲートおよびドレイン電極に結合され、ここでＮＭＯ
Ｓトランジスタ２０およびＰＭＯＳトランジスタ２２，
２４はバイアス回路２６をなす。
１６の共通ソース電極に結合されたドレイン電極と、グ
ランドに戻されたソース電極とを有する。トランジスタ
１８の制御／ゲート電極は、ＮＭＯＳトランジスタ２０
のゲートおよびドレイン電極に結合され、ここでＮＭＯ
Ｓトランジスタ２０およびＰＭＯＳトランジスタ２２，
２４はバイアス回路２６をなす。
【０００９】トランジスタ２０のソース電極は、グラン
ドに戻される。トランジスタ２０のドレイン電極は、ト
ランジスタ２２のドレイン電極に結合され、トランジス
タ２２は、グランドに戻され、かつトランジスタ２４の
制御電極に結合されたゲート電極を有する。トランジス
タ２２，２４のソース電極は、動作電位ＶDDが印加され
る第２電源電圧端子に結合される。トランジスタ２４の
ドレイン電極は、ＮＭＯＳトランジスタ１４の制御電極
に結合される。
ドに戻される。トランジスタ２０のドレイン電極は、ト
ランジスタ２２のドレイン電極に結合され、トランジス
タ２２は、グランドに戻され、かつトランジスタ２４の
制御電極に結合されたゲート電極を有する。トランジス
タ２２，２４のソース電極は、動作電位ＶDDが印加され
る第２電源電圧端子に結合される。トランジスタ２４の
ドレイン電極は、ＮＭＯＳトランジスタ１４の制御電極
に結合される。
【００１０】トランジスタ２８〜３１は、ＣＭＯＳプロ
セスの寄生ＰＮＰトランジスタであり、ここで各寄生ト
ランジスタのコレクタはＮウェルＣＭＯＳプロセスのＰ
基板の形式であり、各ベースはＮウェル領域の形式であ
り、各エミッタはＰＭＯＳトランジスタのＰ＋ソース／
ドレイン注入領域の形式である。さらに、トランジスタ
２８〜３１は一般にＰ型基板ＣＭＯＳプロセスで一般に
利用可能な寄生ＰＮＰトランジスタであるが、Ｎ型基板
ＣＭＯＳプロセスを利用した場合、トランジスタ２８〜
３１は同じように寄生ＮＰＮトランジスタとなることに
留意されたい。特に、寄生トランジスタ２８は、トラン
ジスタ１４の制御電極に結合されたエミッタを有し、ま
た寄生トランジスタ２９のエミッタは、トランジスタ１
６の制御電極に結合される。寄生トランジスタ２８，２
９のベースは、寄生トランジスタ３０のエミッタに結合
され、この寄生トランジスタ３０は、グランドに戻され
たベースを有する。寄生トランジスタ２８〜３０のコレ
クタも、グランドに戻される。
セスの寄生ＰＮＰトランジスタであり、ここで各寄生ト
ランジスタのコレクタはＮウェルＣＭＯＳプロセスのＰ
基板の形式であり、各ベースはＮウェル領域の形式であ
り、各エミッタはＰＭＯＳトランジスタのＰ＋ソース／
ドレイン注入領域の形式である。さらに、トランジスタ
２８〜３１は一般にＰ型基板ＣＭＯＳプロセスで一般に
利用可能な寄生ＰＮＰトランジスタであるが、Ｎ型基板
ＣＭＯＳプロセスを利用した場合、トランジスタ２８〜
３１は同じように寄生ＮＰＮトランジスタとなることに
留意されたい。特に、寄生トランジスタ２８は、トラン
ジスタ１４の制御電極に結合されたエミッタを有し、ま
た寄生トランジスタ２９のエミッタは、トランジスタ１
６の制御電極に結合される。寄生トランジスタ２８，２
９のベースは、寄生トランジスタ３０のエミッタに結合
され、この寄生トランジスタ３０は、グランドに戻され
たベースを有する。寄生トランジスタ２８〜３０のコレ
クタも、グランドに戻される。
【００１１】ＮＭＯＳトランジスタ１４のドレイン電極
は、ＰＭＯＳトランジスタ３４のドレインおよびゲート
電極と、ＰＭＯＳトランジスタ３６のゲート電極とに結
合される。ＰＭＯＳトランジスタ３４，３６のソース電
極は、動作電位ＶDDを受けるべく結合される。
は、ＰＭＯＳトランジスタ３４のドレインおよびゲート
電極と、ＰＭＯＳトランジスタ３６のゲート電極とに結
合される。ＰＭＯＳトランジスタ３４，３６のソース電
極は、動作電位ＶDDを受けるべく結合される。
【００１２】ＮＭＯＳトランジスタ１６のドレイン電極
は、ＰＭＯＳトランジスタ３８のドレインおよび制御電
極と、ＰＭＯＳトランジスタ４０の制御電極とに結合さ
れる。ＰＭＯＳトランジスタ３８，４０のソース電極
は、動作電位ＶDDを受けるべく結合される。
は、ＰＭＯＳトランジスタ３８のドレインおよび制御電
極と、ＰＭＯＳトランジスタ４０の制御電極とに結合さ
れる。ＰＭＯＳトランジスタ３８，４０のソース電極
は、動作電位ＶDDを受けるべく結合される。
【００１３】ＰＭＯＳトランジスタ３６のドレイン電極
は、ＮＭＯＳトランジスタ４２のドレインおよび制御電
極と、ＮＭＯＳトランジスタ４４の制御電極とに結合さ
れる。ＮＭＯＳトランジスタ４２，４４のソース電極
は、グランドに戻される。
は、ＮＭＯＳトランジスタ４２のドレインおよび制御電
極と、ＮＭＯＳトランジスタ４４の制御電極とに結合さ
れる。ＮＭＯＳトランジスタ４２，４４のソース電極
は、グランドに戻される。
【００１４】トランジスタ４０，４４のドレイン電極
は、加算ノード４６において互いに結合され、出力電圧
ＶBGは加算ノード４６で供給される。
は、加算ノード４６において互いに結合され、出力電圧
ＶBGは加算ノード４６で供給される。
【００１５】抵抗素子５０は、加算ノード４６と寄生Ｐ
ＮＰトランジスタ３１のエミッタとの間で結合され、こ
の寄生ＰＮＰトランジスタ３１のベースおよびコレクタ
はグランドに戻され、それにより接合ダイオードを形成
する。
ＮＰトランジスタ３１のエミッタとの間で結合され、こ
の寄生ＰＮＰトランジスタ３１のベースおよびコレクタ
はグランドに戻され、それにより接合ダイオードを形成
する。
【００１６】抵抗素子５０は、加算ノード４６に結合さ
れたドレイン電極と、寄生ＰＮＰトランジスタ３１のエ
ミッタに結合されたソース電極とを有するＮＭＯＳトラ
ンジスタ５２を含む。トランジスタ５２の制御電極は、
動作電位ＶDDを受けるべく結合される。
れたドレイン電極と、寄生ＰＮＰトランジスタ３１のエ
ミッタに結合されたソース電極とを有するＮＭＯＳトラ
ンジスタ５２を含む。トランジスタ５２の制御電極は、
動作電位ＶDDを受けるべく結合される。
【００１７】ＣＭＯＳ回路１０は、動作電位ＶDDを受け
るべく結合されたソース電極と、グランドに戻された制
御電極とをそれぞれ有するＰＭＯＳトランジスタ５６，
５８を含む、バイアス回路５４をさらに含む。ＰＭＯＳ
トランジスタ５６のドレイン電極は、ＮＭＯＳトランジ
スタ１６の制御電極に結合され、ＰＭＯＳトランジスタ
５８のドレイン電極は、寄生トランジスタ３０のエミッ
タに結合される。
るべく結合されたソース電極と、グランドに戻された制
御電極とをそれぞれ有するＰＭＯＳトランジスタ５６，
５８を含む、バイアス回路５４をさらに含む。ＰＭＯＳ
トランジスタ５６のドレイン電極は、ＮＭＯＳトランジ
スタ１６の制御電極に結合され、ＰＭＯＳトランジスタ
５８のドレイン電極は、寄生トランジスタ３０のエミッ
タに結合される。
【００１８】動作中、トランジスタ２８，２９は、トラ
ンジスタ１４，１６の制御電極間でデルタ電圧（ΔＶ:d
elta voltage）を与えるように適切にサイズ決めされ
る。さらに、トランジスタ２８〜３０は、トランジスタ
が通常モードで動作できるように、トランジスタ１４，
１６の制御電極に適切な電圧を与える。特に、トランジ
スタ１４，１６の制御電極両端に現れるデルタ電圧（Δ
Ｖ）は、数１に示すように表すことができる。
ンジスタ１４，１６の制御電極間でデルタ電圧（ΔＶ:d
elta voltage）を与えるように適切にサイズ決めされ
る。さらに、トランジスタ２８〜３０は、トランジスタ
が通常モードで動作できるように、トランジスタ１４，
１６の制御電極に適切な電圧を与える。特に、トランジ
スタ１４，１６の制御電極両端に現れるデルタ電圧（Δ
Ｖ）は、数１に示すように表すことができる。
【００１９】
【数１】ΔＶ＝ＶG16 −ＶG14 ここで、ＶG14 ，ＶG16 は、それぞれＮＭＯＳトランジ
スタ１４，１６のゲート・ソース間電圧である。
スタ１４，１６のゲート・ソース間電圧である。
【００２０】また、ΔＶは、数２に示すように、トラン
ジスタ１４，１６に流れる電流の対数関数として表すこ
とができる。
ジスタ１４，１６に流れる電流の対数関数として表すこ
とができる。
【００２１】
【数２】ΔＶ＝ｋＴ／ｑ Ｌｎ［ｍＩy ／Ｉx ］ ここで、ＫＴ／ｑは、シリコン接合の熱電圧を表す；Ｉ
x ，Ｉy は、それぞれＰＮＰトランジスタ２８，２９に
流れる電流；ｍは、トランジスタ２９に対するトランジ
スタ２８のエミッタ・エリアの倍数、すなわち、ＡE28
＝ｍ＊ＡE29 である。
x ，Ｉy は、それぞれＰＮＰトランジスタ２８，２９に
流れる電流；ｍは、トランジスタ２９に対するトランジ
スタ２８のエミッタ・エリアの倍数、すなわち、ＡE28
＝ｍ＊ＡE29 である。
【００２２】従って、数２から、トランジスタ１４，１
６の制御電極間で発生するΔＶは、ｋＴ／ｑの関数なの
で、正の温度係数を有することが明らかである。
６の制御電極間で発生するΔＶは、ｋＴ／ｑの関数なの
で、正の温度係数を有することが明らかである。
【００２３】ＮＭＯＳトランジスタ１６に流れる電流で
ある電流Ｉ1 は数３のように表すことができる。
ある電流Ｉ1 は数３のように表すことができる。
【００２４】
【数３】Ｉ1 ＝β1 （ΔＶ＋Ｖ14−ＶT ）2 ここでＶT は、トランジスタ１４，１６のＮＭＯＳ閾値
電圧；β1 は、トランジスタの幅と長さの比率（Ｗ／
Ｌ）と、移動度（μ）と、単位ゲート・キャパシタンス
（ＣO ）の関数である、トランジスタ１４，１６の利得
である。
電圧；β1 は、トランジスタの幅と長さの比率（Ｗ／
Ｌ）と、移動度（μ）と、単位ゲート・キャパシタンス
（ＣO ）の関数である、トランジスタ１４，１６の利得
である。
【００２５】同様に、ＮＭＯＳトランジスタ１４に流れ
る電流である電流Ｉ2 は、数４に示すように表すことが
できる。
る電流である電流Ｉ2 は、数４に示すように表すことが
できる。
【００２６】
【数４】Ｉ2 ＝β1 （Ｖ14−ＶT ）2 図１に戻って、電流Ｉ2 （トランジスタ１４に流れる電
流）は、トランジスタ３４，３６，４２，４４によって
鏡映(mirror)され、それによりＮＭＯＳトランジスタ４
４に流れる電流Ｉ2 ’を与える。同様に、電流Ｉ1 （ト
ランジスタ１６に流れる電流）は、トランジスタ３８，
４０によって鏡映され、トランジスタ４０に流れる電流
Ｉ1 ’を与える。
流）は、トランジスタ３４，３６，４２，４４によって
鏡映(mirror)され、それによりＮＭＯＳトランジスタ４
４に流れる電流Ｉ2 ’を与える。同様に、電流Ｉ1 （ト
ランジスタ１６に流れる電流）は、トランジスタ３８，
４０によって鏡映され、トランジスタ４０に流れる電流
Ｉ1 ’を与える。
【００２７】電流Ｉ1 ’，Ｉ2 ’は、電流ミラー・トラ
ンジスタ３４，３６，４２，４４，３８，４０の幅を調
整することにより、電流Ｉ1 ，Ｉ2 の増幅された電流で
ある。例えば、好適な実施例において、電流ミラー・ト
ランジスタ３４，３８の幅が、ＷO によって表される幅
を有し、また電流ミラー・トランジスタ３６，４０，４
２がＷ1 によって表される幅を有すると想定する。ま
た、トランジスタ４４の幅がＷ2 であると想定する。
ンジスタ３４，３６，４２，４４，３８，４０の幅を調
整することにより、電流Ｉ1 ，Ｉ2 の増幅された電流で
ある。例えば、好適な実施例において、電流ミラー・ト
ランジスタ３４，３８の幅が、ＷO によって表される幅
を有し、また電流ミラー・トランジスタ３６，４０，４
２がＷ1 によって表される幅を有すると想定する。ま
た、トランジスタ４４の幅がＷ2 であると想定する。
【００２８】電流ミラー・トランジスタのこれらの幅お
よび数１ないし数４を利用して、加算ノード４６から抵
抗器５０およびトランジスタ３１に流れる出力電流ＩO
の式を、数５および数６に示すように得ることができ
る。
よび数１ないし数４を利用して、加算ノード４６から抵
抗器５０およびトランジスタ３１に流れる出力電流ＩO
の式を、数５および数６に示すように得ることができ
る。
【００２９】
【数５】ＩO ＝（Ｗ1 Ｉ1 −Ｗ2 Ｉ2 ）／ＷO
【００３０】
【数６】ＩO ＝（Ｗ1 ／ＷO ）２β1 （ＶG14 −ＶT ）
ΔＶ＋β1 （ＶG14 −ＶT）2 ［（Ｗ1 −Ｗ2 ）／Ｗ
O ］＋（Ｗ1 ／ＷO ）β1 ΔＶ2 数６からわかるように、第１項は、ΔＶ項を有するの
で、正の温度係数を有する項を表す。第２項は、トラン
ジスタ４４の幅Ｗ2 を適切に選ぶことによって無視でき
るＤＣ誤差項である。また、第３項は、２（ＶG14 −Ｖ
T ）＞ΔＶと設定することにより、小さくできる２次誤
差項である。
ΔＶ＋β1 （ＶG14 −ＶT）2 ［（Ｗ1 −Ｗ2 ）／Ｗ
O ］＋（Ｗ1 ／ＷO ）β1 ΔＶ2 数６からわかるように、第１項は、ΔＶ項を有するの
で、正の温度係数を有する項を表す。第２項は、トラン
ジスタ４４の幅Ｗ2 を適切に選ぶことによって無視でき
るＤＣ誤差項である。また、第３項は、２（ＶG14 −Ｖ
T ）＞ΔＶと設定することにより、小さくできる２次誤
差項である。
【００３１】抵抗器５０はＮＭＯＳトランジスタである
ので、その抵抗値は単純にトランスコンダクタンスの逆
数であり、より適切には数７に示すように表すことがで
きる。
ので、その抵抗値は単純にトランスコンダクタンスの逆
数であり、より適切には数７に示すように表すことがで
きる。
【００３２】
【数７】Ｒ＝１／２β2 （ＶDD−ＶT ） ただし、β2 は、トランジスタ５２の利得である。
【００３３】出力電圧ＶBGは、電流ＩO と抵抗Ｒの積
と、トランジスタ３１の両端に現れるエミッタ電圧との
和に等しく、これは数８に示すように表すことができ
る。
と、トランジスタ３１の両端に現れるエミッタ電圧との
和に等しく、これは数８に示すように表すことができ
る。
【００３４】
【数８】 ＶBG＝（Ｂ1 Ｗ1 ΔＶ）／（Ｂ2 ＷO ） ＋ ΦE ただし、ΦE は、トランジスタ３１のベース・エミッタ
間電圧である。
間電圧である。
【００３５】数７から、回路ノード４６に現れる出力電
圧は、２つの項の合成であることがわかる。ΔＶは数２
に示すようにＫＴ／ｑの関数なので、ΔＶ式を含む第１
項は正の温度係数を有する。トランジスタ３１の両端に
現れるベース・エミッタ間電圧である第２項（ΦE ）
は、バイポーラ接合トランジスタで周知なように、負の
温度係数を有する。従って、β1 およびβ2 と、Ｗ1 お
よびＷO の値を適切に選ぶことにより、第１項の正の温
度係数は、第２項の負の温度係数と実質的に等しくで
き、その結果、温度変動から実質的に独立した出力バン
ドギャップ電圧ＶBGが得られる。
圧は、２つの項の合成であることがわかる。ΔＶは数２
に示すようにＫＴ／ｑの関数なので、ΔＶ式を含む第１
項は正の温度係数を有する。トランジスタ３１の両端に
現れるベース・エミッタ間電圧である第２項（ΦE ）
は、バイポーラ接合トランジスタで周知なように、負の
温度係数を有する。従って、β1 およびβ2 と、Ｗ1 お
よびＷO の値を適切に選ぶことにより、第１項の正の温
度係数は、第２項の負の温度係数と実質的に等しくで
き、その結果、温度変動から実質的に独立した出力バン
ドギャップ電圧ＶBGが得られる。
【００３６】さらに、抵抗器として機能するＮＭＯＳト
ランジスタ５２を利用することにより、ＮＭＯＳトラン
ジスタ５２の抵抗値は、数６に示したように動作電位Ｖ
DDの関数なので、出力電圧ＶBGは電源変動から実質的に
独立させることができる。特に、トランジスタ５２の幅
を調整することにより、正の温度係数を微調整でき、ま
たトランジスタ４４の幅を調整することにより、最適な
電源阻止(optimum power supply rejection)ができるこ
とがわかる。従って、出力ＶBGは温度ならびに電源変動
から実質的に独立させることができ、動作電位ＶSS（グ
ランド基準）を基準にできる。
ランジスタ５２を利用することにより、ＮＭＯＳトラン
ジスタ５２の抵抗値は、数６に示したように動作電位Ｖ
DDの関数なので、出力電圧ＶBGは電源変動から実質的に
独立させることができる。特に、トランジスタ５２の幅
を調整することにより、正の温度係数を微調整でき、ま
たトランジスタ４４の幅を調整することにより、最適な
電源阻止(optimum power supply rejection)ができるこ
とがわかる。従って、出力ＶBGは温度ならびに電源変動
から実質的に独立させることができ、動作電位ＶSS（グ
ランド基準）を基準にできる。
【００３７】故に、本発明は、ＣＭＯＳ技術を利用し
て、温度および電源変動から実質的に独立し、かつ電源
端子を基準にした出力バンドギャップ電圧を供給する。
て、温度および電源変動から実質的に独立し、かつ電源
端子を基準にした出力バンドギャップ電圧を供給する。
【００３８】以上の説明から、温度および電源変動から
実質的に独立した出力バンドギャップ電圧を供給する新
規なＣＭＯＳ回路が提供されたことが明らかである。Ｃ
ＭＯＳ回路は、寄生トランジスタを利用して、ＮＭＯＳ
トランジスタの差動対の両端で、正の温度係数を有する
デルタ電圧を生成する。このデルタ電圧は、差動電流に
変換され、これらの電流は増幅・鏡映され、互いに加算
されて、正の温度係数を有する出力電流となる。この出
力電流は、抵抗素子および寄生ＰＮＰ接合トランジスタ
を含む直列回路網に流れ、バンドギャップ電圧となり、
ここで抵抗素子両端の電圧は正の温度係数を有し、寄生
ＰＮＰ接合トランジスタの両端の電圧は固有の負の温度
係数を有する。
実質的に独立した出力バンドギャップ電圧を供給する新
規なＣＭＯＳ回路が提供されたことが明らかである。Ｃ
ＭＯＳ回路は、寄生トランジスタを利用して、ＮＭＯＳ
トランジスタの差動対の両端で、正の温度係数を有する
デルタ電圧を生成する。このデルタ電圧は、差動電流に
変換され、これらの電流は増幅・鏡映され、互いに加算
されて、正の温度係数を有する出力電流となる。この出
力電流は、抵抗素子および寄生ＰＮＰ接合トランジスタ
を含む直列回路網に流れ、バンドギャップ電圧となり、
ここで抵抗素子両端の電圧は正の温度係数を有し、寄生
ＰＮＰ接合トランジスタの両端の電圧は固有の負の温度
係数を有する。
【００３９】本発明について特定の実施例で説明してき
たが、多くの変更，修正および変形は当業者に明らかで
あることが明白である。よって、特許請求の範囲では、
かかる変更，修正および変形を網羅するものとする。
たが、多くの変更，修正および変形は当業者に明らかで
あることが明白である。よって、特許請求の範囲では、
かかる変更，修正および変形を網羅するものとする。
【図１】電源端子を基準にしたバンドギャップ電圧を供
給するＣＭＯＳ回路の詳細な構成図である。
給するＣＭＯＳ回路の詳細な構成図である。
１０ ＣＭＯＳ回路 １４，１６，２０ ＮＭＯＳトランジスタ １８ 電流源トランジスタ ２２，２４ ＰＭＯＳトランジスタ ２６ バイアス回路 ２８〜３１ 寄生ＰＮＰトランジスタ ３４，３６，３８，４０ ＰＭＯＳトランジスタ ４２，４４ ＮＭＯＳトランジスタ ４６ 加算ノード ５０ 抵抗素子 ５２ ＮＭＯＳトランジスタ ５４ バイアス回路 ５６，５８ ＰＭＯＳトランジスタ
Claims (3)
- 【請求項１】 正の温度係数を有する電流を供給するＣ
ＭＯＳ回路（１０）であって：正の温度係数を有するデ
ルタ電圧を生成するＣＭＯＳ寄生ＰＮ接合手段（２８〜
３０）；前記デルタ電圧に応答して、差動電流（Ｉ1 ，
Ｉ2 ）を与えるＣＭＯＳ差動増幅手段（１２）；および
前記差動電流（Ｉ1 ，Ｉ2 ）に応答して、加算手段の出
力（４６）で電流を与える加算手段であって、前記電流
は正の温度係数を有する、加算手段；によって構成され
ることを特徴とするＣＭＯＳ回路（１０）。 - 【請求項２】 ＣＭＯＳ技術において正の温度係数を有
する出力電流を供給する方法であって：正の温度係数を
有するデルタ電圧を生成する段階；前記デルタ電圧を差
動電流（Ｉ1 ，Ｉ2 ）に変換する段階；前記差動電流
（Ｉ1 ，Ｉ2 ）を増幅・鏡映する段階；および前記増幅
・鏡映された差動電流を加算して、出力電流（ＩO ）を
与える段階であって、前記出力電流（ＩO ）は正の温度
係数を有する、段階；によって構成されることを特徴と
する方法。 - 【請求項３】 出力（４６）において、温度に依存しな
いバンドギャップ基準電圧を供給するＣＭＯＳ回路（１
０）であって：第１および第２電流伝達電極と、制御電
極とを有する第１トランジスタ（１４）；第１および第
２電流伝達電極と、制御電極とを有する第２トランジス
タ（１６）であって、前記第２トランジスタ（１６）の
前記第２電流伝達電極は、前記第１トランジスタ（１
４）の前記第２電流伝達電極に結合される、第２トラン
ジスタ（１６）；前記第１トランジスタ（１４）および
第２トランジスタ（１６）の前記制御電極間でデルタ電
圧を生成するＣＭＯＳ寄生ＰＮ接合手段（２８〜３０）
であって、前記デルタ電圧は正の温度係数を有する、Ｃ
ＭＯＳ寄生ＰＮ接合手段（２８〜３０）；前記第１トラ
ンジスタ（１４）の前記第２電流伝達電極と、第１電源
電圧端子との間に結合された電流源（１８）；第１およ
び第２電流伝達電極と、制御電極とを有する第３トラン
ジスタ（３４）であって、前記第３トランジスタ（３
４）の前記第１電流伝達電極および前記制御電極は、前
記第１トランジスタ（１４）の前記第１電流伝達電極に
結合され、前記第３トランジスタ（３４）の前記第２電
流伝達電極は、第２電源電圧端子に結合される、第３ト
ランジスタ（３４）；第１および第２電流伝達電極と、
制御電極とを有する第４トランジスタ（３８）であっ
て、前記第４トランジスタ（３８）の前記第１電流伝達
電極および前記制御電極は、前記第２トランジスタ（１
６）の前記第１電流伝達電極に結合され、前記第４トラ
ンジスタ（３８）の前記第２電流伝達電極は、前記第２
電源電圧端子に結合される、第４トランジスタ（３
８）；第１および第２電流伝達電極と、制御電極とを有
する第５トランジスタ（３６）であって、前記第５トラ
ンジスタ（３６）の前記第２電流伝達電極は、前記第２
電源電圧端子に結合され、前記第５トランジスタ（３
６）の前記制御電極は、前記第１トランジスタ（１４）
の前記第１電流伝達電極に結合される、第５トランジス
タ（３６）；第１および第２電流伝達電極と、制御電極
とを有する第６トランジスタ（４０）であって、前記第
６トランジスタ（４０）の前記第２電流伝達電極は、前
記第２電源電圧端子に結合され、前記第６トランジスタ
（４０）の前記制御電極は、前記第２トランジスタ（１
６）の前記第１電流伝達電極に結合される、第６トラン
ジスタ（４０）；第１および第２電流伝達電極と、制御
電極とを有する第７トランジスタ（４２）であって、前
記第７トランジスタ（４２）の前記第１電流伝達電極お
よび制御電極は、前記第５トランジスタ（３６）の前記
第１電流電極に結合され、前記第７トランジスタ（４
２）の前記第２電流伝達電極は、前記第１電源電圧端子
に結合される、第７トランジスタ（４２）；第１および
第２電流伝達電極と、制御電極とを有する第８トランジ
スタ（４４）であって、前記第８トランジスタ（４４）
の前記第１電流伝達電極は、前記第６トランジスタ（４
０）の前記第１電流電極と、ＣＭＯＳ回路（１０）の出
力とに結合され、前記第８トランジスタ（４４）の前記
制御電極は、前記第７トランジスタ（４２）の前記第１
電流伝達電極に結合され、前記第８トランジスタ（４
４）の前記第２電流伝達電極は、前記第１電源電圧端子
に結合される、第８トランジスタ（４４）；第１および
第２端子を有する抵抗器（５０）であって、前記抵抗器
（５０）の前記第１端子は、ＣＭＯＳ回路（１０）の出
力に結合され、正の温度係数を有する電圧が前記抵抗器
（５０）の両端に現れる、抵抗器（５０）；および負の
温度係数と、第１および第２端子とを有する寄生ＰＮ接
合（３１）であって、前記寄生ＰＮ接合（３１）の前記
第１端子は、前記抵抗器（５０）の前記第２端子に結合
され、前記寄生ＰＮ接合（３１）の前記第２端子は、前
記第１電源電圧端子に結合される、寄生ＰＮ接合（３
１）；によって構成されることを特徴とするＣＭＯＳ回
路（１０）。
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|---|---|---|---|
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-
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- 1996-05-17 US US08/650,023 patent/US6023189A/en not_active Expired - Fee Related
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