KR100188821B1

KR100188821B1 - 정전압발생회로

Info

Publication number: KR100188821B1
Application number: KR1019910009894A
Authority: KR
Inventors: 가즈시게 야마모또; 히로유끼 도꾸또미
Original assignee: 사와무라 시코; 오키 덴키 고교 가부시키가이샤
Priority date: 1990-08-20
Filing date: 1991-06-14
Publication date: 1999-06-01
Also published as: US5153500A; DE69114408T2; EP0472128A3; KR920005439A; EP0472128B1; DE69114408D1; EP0472128A2

Abstract

본 발명은 표준적인 CMOS 프로세스기술등을 이용하여 제조되어 기준전압이 트랜지스터의 벤드갭전압에 의하여 결정되는 정전압 발생회로 특히 단일의 전원으로 구성되는 연산증폭기를 사용한 정전압발생회로에 관한 것이다.

본 발명은 단일의 전원으로는 동작이 불가능한 점에 관하여 해결한 정전압회로를 제공하는 것을 목적으로한다.

본 발명에 의하면 기준출력전압발생부를 단일전원으로 작동시킬수가 있고 회로규모의 간단화를 도모하는 것이 가능하게 된다.

Description

정전압발생회로

제1도는 본 발명의 실시예를 표시하는 정전압발생회로의 구성블록도.

제2도는 종래의 정전압발생회로의 구성블록도.

제3도는 제2도중의 연산증폭기의 입력단을 표시하는 부분회로도.

제4도는 제2도중의 다른연산증폭기의 입력단을 표시하는 부분회로도.

제5도는 제1도중의 연산증폭기(60)의 회로도.

제6도는 본 발명의 다른실시예를 표시하는 정전압 발생회로에 있어서 연산증폭기의 회로도.

* 도면의 주요부분에 대한 부호의 설명

51,52 : 제1 및 제2의 트랜지스터 71,81 : 제1 및 제2의 레벨시프트용

72,82 : 제1 및 제2의 레벨시프트용구동트랜지스터

VDD : 전원전위 V11,V12 : 제1 및 제2의 참조전압

V13,V14 : 제3 및 제4의 참조전압 GND : 글렌드전위

VR : 기준출력전압 50 : 참조전압발생부

[산업상의 이용분야]

본 발명은 표준적인 CMOS 프로세스기술등을 이용하여 제조되어 기준전압이 트랜지스터의 벤드겝전압에 의하여 결정되는 정전압 발생회로, 특히 단일의 전원으로 구성되는 연산증폭기를 사용한 정전압발생회로에 관한 것이다.

[종래의 기술]

종래 이종류의 분야의 기술로서는 특개소 61 -217815 호 공보등에 기재되어 있는 것외에 다음과 같은 것이있다.

이하, 그 구성을 도면을 이용하며 설명한다.

제2도는 종래의 정전압 발생회로의 구성블록도이다.

이 정전압발생회로는 기준출력전위 VR에 의하여 도통상태가 제어되는 NPN 트랜지스터 1,2의 벤드겝전압에 의거하여 제1 및 제2의 참조전압 V1, V2를 출력하는 참조전압발생부(10)과, 전기 제1 및 제2의 참조전압 V1, V2를 차동증폭하여 기준출력전압(VR)을 출력하는 연산증폭기(20)과를 구비하고 있다.

여기서 벤드겝전압은 본 정전압발생회로의 기준전압을 결정하는 것이며 물질의 전자밀도의 차에 의거하여 발생하는 전압이다.

참조전압발생부(10)는 콜렉터가 전원전위(VDD)에 접속되어 에미터 면적이 다른 트랜지스터 1,2 외에 그 트랜지스터 1,2의 에미터측에 접속된 저항 3,4,5를 구비하고 그 저항 4,5의 일방이 글렌드전위 GND 전위에 접속되어있다.

다시금 저항 3,4 간의 제1의 참조전압 V1 용 노드 N1과 트랜지스터 2의 에미터측 제2의 참조전압 V2 용 노드 N2 와가 각각 연산증폭기(20)의 정상입력단자(21)과 역상 입력단자(22)와에 접속되어있다.

연산증폭기(20)의 출력측이 기준출력전압 VR 용의 출력단자(30) 및 트랜지스터 1,2의 베이스에 접속되어있다.

제3도는 제2도중의 연산증폭기(20)의 입력단의 일예를 표시하는 부분회로도이다.

이연산증폭기(20)의 입력단은 전원전압 VDD에 접속된 P-MOS 트랜지스터(23,24)를 가지고 그 트랜지스터(23,24)와 음(-)의 전원전위 VCC에 접속된 정전류수단용의 N-MOS 트랜지스터(25)와의 사이에 N-MOS 트랜지스터(26,27)이 각각 접속되어있다.

그 N-MOS 트랜지스터(26,27)의 게이트에 제1의 참조전압(V1)용 입력단자(21) 및 제2의 참조전압 V1용 입력단자(22)가 각각 접속되어있다.

다시금 트랜지스터(24, 27)의 사이에는 출력단자(28)가 접속되어 그 출력단자(28)가 도면표시에 없는 차단회로에 접속되어있다.

제4도는 제2도중의 다른연산증폭기(20)의 입력단의 일예를 표시하는 부분회로도이다.

이연산증폭기(20)의 입력단은 제3도에 표시한 P-MOS 트랜지스터 23,24 및 N-MOS 트랜지스터 25,26,27에 대체하여 PNP 트랜지스터 23a,24a 및 NPN 트랜지스터 25a,26a,27a를 각각 설치한 것이다.

이상과같이 구성되는 기준발생회로의 동작에 관하여 설명한다.

예를들어 온도등의 영향으로 기준출력전압 VR이 상승하면 트랜지스터 1,2의 콜렉터·에미터간의 전류가 각각 증가한다.

그결과 제1의 참조전압 V1은, 저항 3,4의 분압비에 의하여 정해지기 때문에 제2의 참조저납 V2보다도 하강한다.

그래서 연산증폭기(20)의 입력단자(21)에 인가되는 전압은 입력단자(22)보다도 낮게되며 기준출력전압 VR은 하강한다.

이와같이 하여 안정된 일정한 기준출력전압 VR이 출력되도록 동작한다.

[발명이 해결하고자하는 과제]

그렇지만 상기구성의 정전압 발생회로에는 다음과 같은 과제가 있다.

제1 및 제2의 참조전압 V1, V22는 저전력화를 고려하면 트랜지스터 1,2에는 많은 전류를 흘리지 않으며 또 저항 3,4,5도 실장면적을 고려하면 큰 저항치를 설정할수없기 때문에 글렌드저위 GND 극히 가깝게 되며 연산증폭기(20)의 차동증폭용의 입력전압으로서 사용하면 차동증폭용의 트랜지스터 26,27의 스레숄드전압 이하로되며 트랜지스터 26,27이 오프로 되고마는 일이 있다.

그래서 트랜지스터 26,27의 스레숄드전압을 확보하기위하여 연산증폭기의 음(-)의 전원전위 VSS를 글렌드전위 GND 보다도 낮은 전압으로 설정할 필요가 있었다.

따라서 전원전위 VDD 및 글렌드전위 GND 외에 음(-)의 전원전위 VSS가 필요하게되며 단일의 전원으로는 동작이 불가능하였다.

본 발명은 전기종래기술의 가지고있는 과제로서 단일의 전원으로는 동작이 불가능한 점에 관하여 해결한 정전압회로를 제공하는 것이다.

[과제를 해결하기위한 수단]

본 발명은 전기과제를 해결하기 위하여 기준출력전압에 의하여 전원전위로부터의 전류의 도통상태가 제어되는 제1 및 제2의 트랜지스터에 있는 벤드겝전압에 의거하여 제1 및 제2의 참조전압을 출력하는 참조전압발생부와 전기 제1 및 제2의 참조전압을 제1 및 제2의 입력단자를 통하여 각각 입력하고 해당 제1 및 제2의 참조전압을 차동증폭하여 전기기준출력전압을 출력하는 기준출력전압 발생부와를 구비한 정전압발생회로에 있어서 다음과 같은 수단을 강구한 것이다.

전기 제1의 참조전압에 의거하여 제3의 참조전압을 발생시키기 위한 제1의 레벨시프트용 구동트랜지스터와 전기전원전위와 전기 제1의 레벨시프트용 구동트랜지스터와의 접속된 제1의 레벨시프트용 정전류수단과 전기 제2의 참조전압에 의거하여 제4의 참조전압을 발생시키기위한 제2의 레벨시프트용 구동트랜지스터와 전기 전원전위와 전기 제2의 레벨시프트용 구동트랜지스터와의 사이에 접속된 제2의 레벨스프트용 정전류수단과를 설치하여 전기 제3 및 제4의 참조전압을 전기 제1 및 제2의 입력단자에 각각 인가하는 구성으로 할것이다.

[작용]

본 발명은 이상과같이 정전압 발생회로를 구성하였기 때문에 제1의 구동용트랜지스터와 제1의 정전류원수단과는 제1의 참조전압을 레벨시프트하도록 작용함과 함께 제2의 구동용 트랜지스터와 제2의 정전류원수단과는 제2의 참조전압을 레벨시프트 하도록 작용한다.

그렇기 때문에 단일 전원전압으로 기준출력전압발생부를 작동시킬수가 있고 그결과 정전압발생회로를 단일전원으로 작동시키는 것도 가능하게 된다.

따라서 전기과제를 해결할 수 있는 것이다.

[실시예]

제1도는 본 발명의 실시예를 표시하는 정전압발생회로의 구성블록도이다.

이 정전압발생회로는 기준출력전압 VR에 의하여 전원전위 VDD로부터의 전류의 도통상태가 제어되는 제1 및 제2의 트랜지스터의 벤드겝의 전압에 의거하여 제1 및 제2의 참조전압 V1,V2를 출력하는 참조전압(50)과, 제1 및 제2의 참조전압을 제1 및 제2의 입력단자를 통하여 각각 입력하고 해당제1 및 제2의 참조전압을 차동증폭하여 전기참조전압 발생부(50)에 음(-)귀환을 작용하도록 하기위한 전기기준출력전압을 출력하는 기준출력전압발생부인 연산증폭기(60)과 제1의 참조전압(V11)에 의거하여 전압을 소정의 레벨(제3의 참조전압(V13))로 상승시키는 제1의 레벨시프트(70)과 제2의 참조전압(V12)에 의거하여 전압을 소정의 레벨(제4의 참조전압(V14))에 상승시키는 제2의 레벨시프트(80)와를 구비하고 있다.

참조전압발생부(50)은 콜렉터가 전원전위 VDD에 에미터가 저항(53)에 각각 접속된 제1의 트랜지스터인 NPN 트랜지스터(51)를 가지고 그 트랜지스터(51)의 베이스가 제2의 트랜지스터인 NPN 트랜지스터(52)의 베이스에 접속되어있다.

트랜지스터(52)의 콜렉터가 전원전위에 에미터가 제2의 참조전압(V12)용의 노드(N12) 및 저항(54)를 통하여 글렌드전위 GND에 각각 접속되어있다.

더욱 저항(53)이 제1의 참조전압(V11)용의 노드(N11) 및 저항(55)를 통하여 글렌드전위(GND)에 접속되어있다.

여기서 트랜지스터(51,52)는 에미터면적을 달리하고 있다.

제1의 레벨시프트부(70)은 제1의 레벨시프트용 정전류수단인 PMOS 71 및 제1의 레벨시프트용 구동트랜지스터인 PMOS72로 구성되어있다.

그 PMOS71의 소스가 전원전위 VDD에 드레인이 PMOS72의 소스에 게이트가 외부로부터의 바이어스전압 VB 입력용의 입력단자(70a)에 각각 접속되어있다.

PMOS72의 드레인은 글렌드전위 GND에 게이트가 노드(N11)에 각각 접속되어있다.

제2의 레벨시프트부(80)은 제2의 레벨시프트용 정전류 수단인 PMOS81 및 제2의 레벨시프트용 구동트랜지스터인 PMOS82로 구성되어있다.

그 PMOS81의 소스가 전원전위 VDD에 드레인이 PMOS82의 소스에 게이트가 외부로부터의 바이어스전압 VB 입력용의 입력단자(70a)에 각각 접속되어있다.

PMOS82의 드레인은 그렌드전위 GND에 게이트가 노드(N12)에 각각 접속되어있다.

더욱 PMOS72의 소스가 연산증폭기(60)의 정상입력단자(제1의 입력단자)(61)에 PMOS82의 소스가 연산증폭기(60)의 역상입력단자(제2의 입력단자)(62)에 각각 제3 및 제4의 참조전압(V14)로 해서 접속되어 있다.

그리고 연산증폭기(60)의 출력측이 트랜지스터(51,52)의 베이스 및 기준출력전압 VR 용의 출력단자(60a)에 공통접속되어있다.

여기서 P-MOS71과 P-MOS81과가 또 P-MOS72와 P-MOS82와가 각각 동일면적으로 구성되어있다.

제5도는 제1도중의 연산증폭기(60)의 회로도이다.

이연산증폭기(60)는 전원전압 VDD에 각 소스가 접속되고 P-MOS 트랜지스터(63,64)를 가지고 그 P-MOS 트랜지스터의 게이트에 접속되어 다시 그 접속점(N13)에는 트랜지스터(64)의 드레인과 N-MOS 트랜지스터(65)의 드레인과가 공통 접속되어있다.

또 트랜지스터(63)의 드레인에는 N-MOS 트랜지스터(66)의 드레인이 접속되어 이 트랜지스터(66)의 드레인이 접속점(N14)에서 N-MOS 트랜지스터(65)의 소스에 접속되어있다.

트랜지스터(66)의 게이트에는 정상입력단자(61)이 접속되어있다.

트랜지스터(65)의 게이트는 역상입력단자(62)가 접속되어있다.

그리고 접속점(N14)는 정전류수단용의 N-MOS 트랜지스터(67)의 드레인에 접속됨과 함께 그 게이트가 정전류수단용의 N-MOS 트랜지스터(68,69)의 각 게이트에 각각 접속되어있다.

더욱 트랜지스터 67,68,69의 각각의 소스는 접지전압 GND에 접속되어있다.

게이트가 드레인과 접속된 P-MOS 트랜지스터(70)은 그 게이트 및 드레인이 트랜지스터(69)의 게이트 및 드레인에 접속되어있다.

게다가 P-MOS 트랜지스터(71)은 그 드레인이 게이트에 접속되어 그것들이 트랜지스터(70)에 접속되어있다.

P-MOS 트랜지스터(72)는 소스가 전원전압 VDD에 게이트가 트랜지스터(63,66)의 드레인에 공통접속되어있다.

그리고 트랜지스터(63,66)의 드레인은 트랜지스터(68,72)의 드레인의 출력단자(60a)에 위상보상용저항(73), 용량(74)를 통하여 각각 접속되어있다.

이상과같이 구성되는 정전압발생회로의 동작에 관하여 설명한다.

이 정전압발생회로는 기준전압을 벤드겝전압에서 결정하고 있기 때문에 제1의 참조전압(V11,V12)은 글레드전위 GND에 극히 접근한 낮은 전압으로 된다.

그렇기 때문에 PMOS72,82의 도통상태는 온(ON)상태를 향한다.

이때 입력단자(70a)에 바이어스전압 VB가 인가되어 있으면 PMOS71,81은 온으로 되어있기 때문에 소정의 전류가 전원전위 VDD로부터 PMOS71,82를 통하여 각각 글렌드GND로 흐른다.

이때 PMOS72,82의 도통상태에 의하여 제3 및 제4의 참조전압(V14)이 발생하여 연산증폭기(60)의 입력단자(61)(62)에 인가되는 전압이 인가된다.

이때 제3 및 제4의 참조전압(V14)는 전원전압 VDD의 1/2정도로 각각 상승한다.

이것에 의하여 제3도에 표시하는 것같이 종래의 연산증폭기(20)의 트랜지스터(26,27)의 소스측에 음(-)의 전원전위 VCC에 접속된 정전류용 트랜지스터(25)를 사용하지 않아도 글렌드전위 GND를 정전류용 트랜지스터(67)에 접속하는 것으로서 트랜지스터(65,66)은 안정되서 작동하며 출력단자(60a)로부터 기준출력전압 VR이 얻어진다.

여기서 예를들면 온도등의 변화에 의하여 기준출력전압 VR이 상승한 경우 트랜지스터(51,52)의 콜렉터·에미터간전류는 그 상승분에 응해서 변화한다.

그결과 제1의 참조전압(V11)은 저항(53,55)의 분압비에 의하여 결정하기 때문에 제2의 참조전압(V12)보다 하강한다.

그것 때문에 PMOS72의 도통상태는 PMOS82와 비교하여 보다 온방향으로 향하고 입력단자(61)에 인가되는 제3의 참조전압(V13)은 입력단자(62)에 인가되는 제4의 참조전압(V14)보다 저하한다.

그결과 트랜지스터(65)의 게이트전압에는 트랜지스터(66)의 게이트전압에 비해서 높게된다.

이것에 의하여 트랜지스터(72)의 게이트전압은 상승하고 그것에 수반하여 출력단자(60a)의 기준출력전위 VR은 하강한다.

이와같이하여 안정된 일정한 기준출력전압 VR이 출력될수 있도록 작동한다.

제6도는 본 발명의 다른실시예를 표시하는 정전압발생회로에 있어 연산증폭기의 회로도이다.

이정전압 발생회로는 제1도중의 연산증포기(60)를 바이폴라 트랜지스터로 구성한 것이며, 그외는 상기실시예와 동일한 회로구성이다.

PNP63a,64a와 NPN65a,66a,67a로부터되는 차동증폭단과 PNP68a 및 NPN69a로 부터되는 출력단과, 그 출력단의 위상보장 용량(60b)와 NPN 트랜지스터(70)와 저항(72)로부터되는 내부 바이어스회로단과로 구성되어있다.

또한 본발명은 도면표시의 실시예에 한정되지 않고 여러 가지의 변형이 가능하다.

예를들면 상기 실시예에는 제1의 레벨시프트용 정전류수단으로서 PMOS71,81을 사용하였는데, 이것에 한정되지 않고 예를들어 저항등을 사용하여도 좋다.

[발명의 효과]

이상 상세히 설명한 것과같이 본발명에 의하면 제1의 레벨시프트용 구동용트랜지스터 및 제1의 레벨시프트용 정전류원수단에 의하여 제1의 참조전압을 레벨시프트시키고 제2의 레벨시프트용 구동용 트랜지스터 및 제2의 레벨시프트용 정전류원수단에 의하여 제2의 참조전압을 레벨시프트 시키도록 하였기 때문에 기준출력전압발생부에 종래와 같은 글렌드전위보다도 낮은 전원이 필요하지 않게된다.

이것에 의하여 기준출력전압발생부를 단일전원으로 작동시킬수가 있고 회로규모의 간단화를 도모하는 것이 가능하게된다.

Claims

출력전압 신호를 출력하기위한 정전압 발생회로에 있어서,(a) 출력전압 신호에 응답하는 제1 및 제2참조 전압 신호를 출력하기위한 전력 소스에 접속된 참조전압회로; (b) 제1참조 전압 신호에 응답하는 제3참조 전압 신호를 출력하기 위한 제1레벨 시프트; (c) 제2참조 전압 신호에 응답하는 제4참조 전압 신호를 출력하기위한 제2레벨 시프트 및; (d) 제3참조 전압 신호의 전압 레벨과 제4참조 전압 신호의 전압레벨 사이의 차등 전압을 증폭 함으로서 출력전압 신호를 출력하기 위한 표준전압 발생회로를 구비하는 것을 특징으로 하는 정전압 발생회로.
제1항에 있어서, 상기 참조 전압 회로는 각각의 베이스, 컬렉터 및 이미터를 가지는 제1 및 제2쌍극 트랜지스터 및 제1, 제2 및 제3레지스터를 구비하고; 상기 제1 및 제2쌍극 트랜지스터의 컬렉터는 전원소스에 연결되고; 상기 제1 및 제2쌍극 트랜지스터의 베이스는 공통으로 서로 연결되어 출력전압 신호를 공급받고; 상기 제1쌍극 트랜지스터의 이미터는 상기 제1레지스터의 한쪽 끝에 연결되고; 상기 제1레지스터의 다른 한쪽끝은 상기 제2레지스터의 한쪽 끝에 연결되고; 상기 제2레지스터의 다른 한쪽끝은 상기 제3레지스터의 한쪽 끝에 연결되고; 상기 제3레지스터의 다른 한쪽끝은 상기 제2쌍극 트랜지스터의 이미터에 연결되고; 상기에서 제1참조 전압신호는 상기 제2레지스터의 한쪽 끝에 나타나고, 제2참조 전압신호는 제3레지스터의 다른 한쪽 끝에 나타나는 것을 특징으로 하는 정전압 발생회로.
제1항에 있어서, 제1레벨시프트 회로는 직렬로 서로 연결된 제1정전류 소스 및 제1레벨시프트를 구비하고, 상기에서 제3참조 전압신호는 제1참조 전압신호가 제1레벨시프트 구동회로로 입력될 때 제1레벨 시프트 구동회로와 제1정전류 소스 사이에서 발생되는 것을 특징으로 하는 정전압 발생회로.
제3항에 있어서, 제1정전류 소스 및 제1레벨시프트 구동회로는 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 정전압 발생회로.
제4항에 있어서, 제1정전류 소스의 PMOS 트랜지스터는 외부 바이어스 전압 신호에 의해 베이스에서 제어되는 것을 특징으로 하는 정전압 발생회로.
제4항에 있어서, 제2레벨시프트 회로는 직렬로 서로 연결된 제2정전류 소스 및 제2레벨시프트 구동회로를 구비하고, 제2정전류 소스 회로는 PMOS 트랜지스터를 포함하고, 제1 및 제2정전류 소스의 PMOS 트랜지스터는 외부 바이어스 전압 신호에 의해 베이스에서 제어되고, 동일한 입출력 특성을 가지는 것을 특징으로 하는 정전압 발생회로.
제1항에 있어서, 제2레벨시프트 회로는 제2정전류 소스 및 직렬로 서로 연결된 제2레벨시프트 구동회로를 구비하고, 상기에서 제4참조 전압 신호는 제2 참조 전압 신호가 제2레벨시프트 구동회로로 입력될 때 제2레벨시프트 구동회로와 제2정전류 소스 사이에 발생되는 것을 특징으로 하는 정전압 발생회로.
제7항에 있어서, 제2정전류 소스 및 제2레벨시프트 구동회로는 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 정전압 발생회로.
제1항에 있어서, 제2정전류 소스의 PMOS 트랜지스터는 외부 바이어스 전압 소스에 의해 베이스에서 제어되는 것을 특징으로 하는 정전압 발생회로.
제1항에 있어서, 표준 전압 발생 회로는 연산 증폭기를 포함하는 것을 특징으로 정전압 발생회로.
출력전압 신호를 출력하기위한 정전압 발생회로에 있어서, (a) 제1전압 레벨을 가지는 제1신호 및 출력 전압 신호에 응답하는 제2전압 레벨을 가지는 제2신호를 출력하기위한 전원 소스에 접속된 참조 전압회로; (b) 제1신호에 응답하는 제3전압 레벨을 가지는 제3신호를 출력하기위한 제1레벨시프트 회로; (c) 제2신호에 응답하는 제4전압 레벨을 가지는 제4신호를 출력하기 위한 제2레벨시프트 회로; (d) 제3신호와 제4신호 사이의 차등 전압을 증폭함으로서 얻어지는 출력전압신호를 출력하기위한 출력전압 발생회로를 구비하는 것을 특징으로하는 정전압 발생회로.