KR100247367B1 - 전압 제어 발진기 - Google Patents

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KR100247367B1
KR100247367B1 KR1019960039191A KR19960039191A KR100247367B1 KR 100247367 B1 KR100247367 B1 KR 100247367B1 KR 1019960039191 A KR1019960039191 A KR 1019960039191A KR 19960039191 A KR19960039191 A KR 19960039191A KR 100247367 B1 KR100247367 B1 KR 100247367B1
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가네꼬 히사시
닛본 덴기 가부시끼가이샤
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Abstract

전압 제어 발진기는, 전원 라인과 저전위 전원 전압에 접속되고, 전원 라인과 저전위 전원 전압 사이의 전압차에 따라 변화된 주파수를 갖는 발진 신호를 출력하는 출력 노드를 갖는 발진기를 포함한다. nMOS 트랜지스터는 드레인에서 저전위 전원 전압에 접속되고, 소스에서 발진기의 전원 라인에 접속된다. nMOS 트랜지스터의 게이트는, 상기 제어 신호를 수신하도록 접속되기 때문에, nMOS 트랜지스터의 소스 전압이 제어 신호의 전압에 의해 결정되어 발진기의 전원 라인에 공급되며, 그 결과, 발진기의 발진 주파수는 제어 신호의 전압에 의해 제어된다. 레벨변환기는 고전위 전원 전압과 저전위 전원 전압 사이에 접속되고, 발진기의 출력 노드에 접속된 입력 노드와 출력 신호를 출력하는 출력 단자를 갖는다. 상기 레벨 변환기는 고전위 전원 전압과 저전위 전원 전압 사이의 전압차에 대응하는 출력 신호의 진폭으로 발진 신호의 진폭을 변환한다. 따라서, 전원 전압 변화에 대한 우수한 무감도(excellent insensibility)를 갖는 전압 제어 발진기가 실현될 수 있다.

Description

전압 제어 발진기
제1도는 종래 기술의 전압 제어 발진기의 한 예의 회로도.
제2도는 본 발명에 따른 전압 제어 발진기의 제1실시예의 블록도.
제3도는 제2도에 도시된 전압 제어 발진기의 제1실시예에 사용된 발진기의 회로도.
제4도는 제2도에 도시된 전압 제어 발진기의 제1실시예에 사용된 레벨 변환기의 회로도.
제5도는 본 발명에 따른 전압 제어 발진기의 제2실시예의 블록도.
제6도는 제5도에 도시된 전압 제어 발진기의 제2실시예의 사용된 레벨 변환기의 회로도.
제7도는 본 발명에 따른 전압 제어 발진기의 제3실시예의 블록도.
제8도는 제7도에 도시된 전압 제어 발진기의 제3실시예에 사용된 레벨 변환기의 회로도.
제9도는 본 발명에 따른 전압 제어 발진기의 제4실시예의 블록도.
제10도는 본 발명에 따른 전압 제어 발진기의 제5실시예의 블록도.
제11도는 본 발명에 따른 전압 제어 발진기의 제6실시예의 블록도.
도 12는 본 발명에 따른 전압 제어 발진기의 실시예에 사용된 발진기의 다른 예의 회로도.
제13도는 본 발명에 따른 전압 제어 발진기의 실시예에 사용된 발진기의 또 다른 예의 회로도.
* 도면의 주요부분에 대한 부호의 설명
101 : 발진기 102 : 레벨 변환기
103 : nMOS 트랜지스터 104 : pMOS 트랜지스터
105,106 : 전원 단자 201,202,206,207 : 전원 라인
203 : 출력 신호 라인 208 : 신호 라인
[발명의 목적]
[발명이 속하는 기술분야 및 그 분야의 종래기술]
본 발명은 전압 제어 발진기에 관한 것이고, 특히 전원 전압 변동에 비해 최소화된 발진 주파수를 갖는 전압 제어 발진기에 관한 것이다.
예컨대, Ian A. Young 등에 의한 "마이크로 프로세서를 위한 5-10MHz의 록 범위를 갖는 PLL 클록 발생기"(고체 상태 회로의 IEEE 저널 Vol. 27, No. 11 1599-1607쪽, 1992년 11월)는 종래 기술의 한 전압 제어 발진기를 제안하는데, 공표 내용은 본 명세서에 참고로 병합된다.
제1도를 참조하면, 종래 기술의 상기 언급한 문헌에 기초한 전압 제어 발진기의 한 예의 회로도가 도시되어 있다. 이 종래 기술의 전압 제어 발진기는, 도시된 바와 같이 결합된, 다수의 차동 증폭기형 지연회로(912)를 종속(cascade) 접속하고 제1스테이지 지연 회로의 입력에 최종 스테이지 지연 회로의 출력을 피이백시킴으로써 폐 링을 형성하도록 구성된 링 발진기와, 더미 바이어스 회로(911) 및, 전압-전류 변환기(910)를 포함한다.
각 지연 회로(912)는, 차동 쌍을 형성하도록 서로 공통 접속된 소스를 갖는 한 쌍의 pMOS 트랜지스터(MP101및 MP102), 제1전원 전압 단자(920)와 pMOS 트랜지스터(MP101 및 MP102)의 공통 접속 소스 사이에 접속된 일정 전류원 pMOS 트랜지스터(MP101) 및, pMOS 트랜지스터(MP101 및 MP102)의 드레인과 제2전원 전압 단자(921) 사이에 부하로서 접속된 한 쌍의 전압 제어 저항(901)을 각각 포함한다. 여기에서 전압 제어 저항은 인가된 전압의 크기에 의해 제어될 수 있는 저항값을 갖는 저항을 의미한다. 각 지연 회로(912)의 출력(즉, 발진기의 출력)의 저레벨은 제2전원 전압 단자(921)의 전위 레벨이다. 관련된 일정 전류원(MP103)의 전류값은 "I"이고, 관련된 전압 제어 저항(901)의 저항값은 "R"이고, 각 지연 회로(912)의 출력의 고레벨은 제2전원 전압 단자(921)의 전위 레벨 보다 "R·I"의 전압만큼 더 높은 전위 레벨이라고 가정한다.
더욱이, 각 지연 회로(912)의 입력-출력 지연 시간은, 전류 제어 신호 라인(930)의 전위 레벨과 제1전원 전압 단자(920)의 전위 레벨 사이의 전위차와, 전압 제어 신호 라인(931)의 전위 레벨과 제2전원 전압 단자(921)의 전위 레벨 사이의 전위차에 의해 결정된다. 즉, 입력-출력 지연 시간은, 일정 전류원 pMOS 트랜지스터(MP103)(일정 전류 값)의 게이트-소스 전압과 부하 저항으로 가능하는 전압 제어 저항(901)의 저항값에 의해 결정된다.
덧붙여, 출력 단자(922)로부터 얻어진 신호의 발진 주파수는, 전압-전류변환기(910)의 동작에 의해, 전압-전류 변환기(910)의 제어 단자(923) 상의 전위 레벨과 제2전원 전압(921)의 전위 레벨에 의해 결정된다.
더미 바이어스 회로(911)는, 출력 단자(922)로부터 얻어진 신호가, 진폭 제어 단자(924)에 주어진 전위 레벨과 동일한 고레벨과 및 제2전원 전압(921)의 전위 레벨과 동일한 저레벨을 취하도록, 전압 제어 신호 라인(931)의 전위 레벨을 결정하도록 동작한다.
간략히, 더미 바이어스 회로(911)는, 지연 회로(912)와 유사하게, 일정 전류원 pMOS 트랜지스터(MP103), 한 쌍의 pMOS 트랜지스터(MP101 및 MP102)로 이루어진 차동 트랜지스터 쌍 및, 부하 저항으로 기능하는 한 쌍의 전압 제어 저항(901)을 포함한다. 더미 바이어스 회로(911)는, 진폭 제어 단자(923)에 접속된 반전 입력과 차동 트랜지스터쌍의 한 트랜지스터(MP102)와 관련 전압 제어 저항(901) 사이의 접속 노드(N1)에 접속된 비반전 입력을 갖는 연산 증폭기(OP1)를 더 포함한다. 연산 증폭기(OP1)의 출력은 더미 바이어스 회로(911)내 전압 제어 저항(901)의 제어 입력에 인가되고, 이에 의해 노드(N1)의 전위는 진폭 제어 단자(924)에 인가된 고레벨 기준 전압과 동일하게 된다. 더욱이 연산 증폭기(OP1)의 출력은 전류 제어 신호 라인(931)을 통해 지연 회로(901)의 모든 전압 제어 저항(901)의 제어 입력에 인가되어, 출력 단자(922)로부터 얻어진 신호의 고레벨은 진폭 제어 단자(924)에 주어진 고레벨 기준 전압과 동일하게 된다.
전술된 장치에 의해, 각 지연 회로(912)의 일정 전류원의 전류 값이 변화되더라도(즉, 발진 주파수가 변화되더라도), 출력 단자(922)로부터 얻어지는 신호의 진폭은 일정한 크기로 유지된다.
상기 언급한 종래 기술의 전압 제어 발진기에 있어서, 일반적인 경우에, 제어 단자(923)에 공급된 신호의 전위 레벨은 제2전원 전압 단자(921)의 전압 레벨과 일치하여 변화한다. 따라서, 제2전원 전압 단자(921)의 전압 레벨이 변화하거나 변동하더라도, 출력 단자(922)로부터 얻어지는 신호의 발진 주파수는 거의 영향을 받지 않게 된다.
그러나, 제1전원 전압 단자(920)의 전압 레벨이 변화하거나 동요할 때, 전압-전류 변환기(910)는 각 지연 회로(912)의 입력-출력 지연 시간의 변화를 피하기 위하여 전류 제어 신호 라인(930)의 전위 레벨을 제어한다. 그러나, 제1전원 전압 단자(920)의 전압 레벨의 변동 또는 동요 주파수가, 전압-전류 변환기(910)가 전압 레벨 변동 또는 동요를 따를 수 없을 정도로 높아지면, 각 지연 회로(912)의 입력-출력 지연 시간은, 출력 단자(922)로부터 얻어지는 신호의 발진 주파수가 변함에 따라 변한다. 결과적으로 예컨대 LSI(large scaled integrated circuit; 대용량 집적회로) 칩내의 회로의 일부가 동작을 시작하거나 중단할 때 전류 흐름이 시작되거나 중단되기 때문에, LSI 칩내 유발된 일시적인 전압 강하에 대처하는 것이 불가능하다.
여기에서, 전압-전류 변환기(910)가 따를 수 없는 전압 레벨 변동 또는 동요의 주파수는, 전류 제어 신호 라인(930)의 기생 정전 용량, 전류 제어 신호 라인(930)에 접속된 게이트를 갖는 pMOS 트랜지스터의 게이트 정전 용량 및, 전류 제어 신호 라인(930)을 구성하는 pMOS 트랜지스터의 특성에 의해 결정된다.
[발명이 이루고자 하는 기술적 과제]
[발명의 요약]
따라서, 본 발명의 목적은, 상기 언급한 종래 기술의 결점을 극복하는 전압 제어 발진기를 제공하는 것이다.
본 발명의 다른 목적은, 전원 전압 변동에 비해 최소화된 발진 주파수 변동을 갖는 전압 제어 발진기를 제공하는 것이다.
본 발명의 상기 및 다른 목적은, 본 발명에 따라,
고전위 전원 라인과 저전위 전원 라인 사이에 접속되어, 고전위 전원 라인과 저전위 전원 라인 사이의 전압차에 따라서 변하는 주파수를 갖는 발진 신호를 생성하는 발진기와,
고전위 전원 라인과 저전위 전원 라인 중 하나와, 고전위 전원 라인과 저전위 전원 라인중 하나에 전압을 공급하는 전원 공급 단자 사이에 접속된 트랜지스터와,
발진기의 발진 주파수를 제어하도록 트랜지스터의 제어 전극에 인가되는 제어 신호를 포함하는 전압 제어 발진기에 의해 달성된다.
한 변형에서, 트랜지스터는 고전위 전원 라인과 저전위 전원 라인 중 하나에 접속된 소스 및 전원 단자에 접속된 드레인을 갖는 MOS 트랜지스터이고, 제어신호는 MOS 트랜지스터의 게이트 전극에 인가된다.
다른 변형에서, 트랜지스터는 고전위 전원 라인과 저전위 전원 라인 중 하나에 접속된 에미터 및 전원 단자에 접속된 콜렉터를 갖는 바이폴라 트랜지스터이고, 제어 신호는 바이폴라 트랜지스터의 베이스 전극에 인가된다.
양호한 실시예에 있어서, 전압 제어 발진기는, 고전위 전원 라인, 저전위 전원 라인 및, 전원 단자에 접속된 레벨 이동 수단과, 발진기의 발진 신호를 수신하고 고전위 전원 라인과 저전위의 전원 라인 중 하나의 전위에 대응하는 발진 신호의 레벨을 전원 단자의 전압 레벨로 변환시키는 레벨 변환 수단을 포함한다.
특히, 발진기는 고전위 전원 라인용 단자, 저전위 전원 라인용 단자 및, 출력 신호용 단자에 추가하여, 제어 단자를 갖고, 발진기는 제어 단자에 인가된 전압에 의해 발진기의 발진 신호의 주파수를 제어할 수 있도록 구성된다.
본 발명의 다른 관점에 따라,
제1전원 라인과 제2전원 라인 사이에 접속되고, 상기 제1전원 라인과 상기 제2전원 라인 사이의 전압차에 따라 변화된 주파수를 갖는 발진 신호를 출력하는 출력 노드를 갖는 발진기와;
상기 제2전원 라인과 제3전원 라인 사이에 접속되고, 상기 발진기의 상기 출력 노드에 접속된 입력 노드와, 출력 신호를 출력하는 출력 단자를 가지고, 상기 발진 신호의 진폭을 제2전원 라인과 상기 제3전원 라인 사이의 전압차에 대응하는 출력 신호의 진폭으로 변환하는 레벨 변환기 및;
상기 제1전원 라인과 상기 제3전원 라인 사이에 접속되고, 제어 신호를 수신하도록 접속된 제어 전극을 가짐으로써 상기 발진기의 발진 신호의 발진 주파수가 제어 신호의 전압에 의해 제어되도록 하는 트랜지스터를 구비하는 전압 제어 발진기가 제공된다.
한 실시예에 있어서, 제2전원 라인은 저전위 전원 전압에 접속되고, 제3전원 라인은 고전위 전원 전압에 접속되며, 트랜지스터는 제1전원 라인에 접속된 소스와, 제3전원 라인에 접속된 드레인을 갖는 nMOS 트랜지스터이고, nMOS 트랜지스터의 게이트는 제어 신호를 수신하도록 접속된다.
다른 실시예에 있어서, 제2전원 라인은 고전위 전원 전압에 접속되고, 제3전원 라인은 저전위 전원 전압에 접속되며, 트랜지스터는 제1전원 라인에 접속된 소스와, 제3전원 라인에 접속된 드레인을 갖는 pMOS 트랜지스터이고, pMOS 트랜지스터의 게이트는 제어 신호를 수신하도록 접속된다.
또 다른 실시예에 있어서, 제2전원 라인은 저전위 전원 전압에 접속되고, 제3전원 라인은 고전위 전원 전압에 접속되며, 트랜지스터는 제3전원 라인에 접속된 콜렉터와, 제1전원 라인에 접속된 에미터를 갖는 npn 트랜지스터이고, npn 트랜지스터의 베이스는 제어 신호를 수신하도록 접속된다.
또 다른 실시예에 있어서, 제2전원 라인은 고전위 전원 전압에 접속되고, 제3전원 라인은 저전위 전원 전압에 접속되며, 트랜지스터는, 제3전원 라인에 접속된 콜렉터와 제1전원 라인에 접속된 에미터를 갖는 pnp 트랜지스터, pnp 트랜지스터의 베이스는 제어 신호를 수신하도록 접속된다.
본 발명의 다른 관점에 따라,
제1전원 라인과 제2전원 라인 사이에 접속되고, 상기 제1전원 라인과 상기 제2전원 라인 사이의 전압차에 따라 변화된 주파수를 갖는 발진 신호를 출력하는 출력 노드를 갖는 발진기와;
제3전원 라인과 제4전원 라인 사이에 접속되고, 상기 발진기의 상기 출력 노드에 접속된 입력 노드와 출력 신호를 출력하는 출력 단자를 가지고, 상기 발진 신호의 진폭을 제3전원 라인과 상기 제4전원 라인 사이의 전압차에 대응하는 출력 신호의 진폭으로 변환하는 레벨 변환기와;
상기 제1전원 라인과 상기 제3전원 라인 사이에 접속되고, 제1제어 신호를 수신하도록 접속된 제어 전극을 갖는 제1트랜지스터 및;
상기 제2전원 라인과 상기 제4전원 라인 사이에 접속되고, 제2제어 신호를 수신하도록 접속된 제어 전극을 갖는 제2트랜지스터;를 구비하여,
상기 발진기의 발진 신호의 발진 주파수가 상기 제1제어 신호의 전압과 상기 제2제어 신호의 전압에 의해 제어되도록 하는 전압 제어 발진기가 제공된다.
한 실시예에 있어서, 제3전원 라인은 고전위 전압 전압에 접속되고, 제4전원 라인은 저전위 전원 전압에 접속되며, 제1트랜지스터는, 제1전원 라인에 접속된 소스와 제3전원 라인에 접속된 드레인을 갖는 nMOS 트랜지스터이고, nMOS 트랜지스터의 게이트의 게이트는 제1제어 신호를 수신하도록 접속되며, 제2트랜지스터는, 제2전원 라인에 접속된 소스와 제4전원 라인에 접속된 드레인을 갖는 pMOS 트랜지스터이고, pMOS 트랜지스터의 게이트는 제2제어 신호를 수신하도록 접속된다.
다른 실시예에 있어서, 제3전원 라인은 고전위 전원 전압에 접속되고, 제4전원 라인은 저전위 전원 전압에 접속되며, 제1트랜지스터는, 제3전원 라인에 접속된 콜렉터와 제1전원 라인에 접속된 에미터를 갖는 npn 트랜지스터이고, npn 트랜지스터의 베이스는 제1제어 신호를 수신하도록 접속되며, 제2트랜지스터는, 제4전원 라인에 접속된 콜렉터와 제2전원 라인에 접속된 에미터를 갖는 pnp 트랜지스터이고, pnp 트랜지스터의 베이스는 제2제어 신호를 수신하도록 접속된다.
전술된 바와 같이, 본 발명에 따른 전압 제어 발진기는, MOS 트랜지스터의 소스 전극의 전위가, MOS 트랜지스터의 드레인 전극의 전압과는 무관하게, 게이트 전압과 드레인 전류에 의해 결정되는 특성을 사용함으로써, 전원 전압 변동에 대한 우수한 무감도(excellent insensibility)를 실현한다.
간략히, 본 발명에 따른 전압 제어 발진기는, 제1전원 라인과 제2전원 라인 사이의 전압 차에 의해 결정되는 발진 주파수를 갖는 발진기에 있어서, MOS 트랜지스터의 소스가 제1 또는 제2전원 라인에 접속되고 MOS 트랜지스터의 드레인이 변동하는 전원 전압에 접속되도록 MOS 트랜지스터가 삽입되는 것을 특징으로 한다. 이 접속에 의해, MOS 트랜지스터의 소스의 전위는 MOS 트랜지스터의 게이트에 인가된 전압과 MOS 트랜지스터의 드레인 전류에 의해 결정된다.
여기서, MOS 트랜지스터의 드레인 전류 자체는 MOS 트랜지스터의 게이트 전압과 발진기의 소비 전류에 의해 결정되고, 발진기의 소비 전류도 MOS 트랜지스터의 게이트 전압에 의해 직접 결정된다. 따라서, 발진기의 발진 주파수는 MOS 트랜지스터의 게이트 전압에 의해 결정된다. 이와 같이, MOS 트랜지스터의 드레인의 전압이 변하더라도, MOS 트랜지스터의 소스 상의 전압은, 본 발명에 따른 전압 제어 발진기가 전원 전압 변동에 영향을 받지 않는 결과로, 변화하지 않는다.
덧붙여, MOS 트랜지스터 대신에 바이폴라 트랜지스터가 사용되더라도, 유사한 장점을 얻을 수 있다.
본 발명의 상기 및 다른 목적, 특성 및 장점은 첨부된 도면을 참조한 본 발명의 양호한 실시예의 다음 설명으로부터 명백해질 것이다.
[발명의 구성 및 작용]
제2도를 참조하면, 본 발명에 따른 전압 제어 발진기의 제1실시예의 블록도가 도시되어 있다.
제2도에 도시된 바와 같이, 본 발명에 따른 전압 제어 발진기의 제1실시예는, 제1전원 라인(201)과, 제2전원 단자(106)(저전위 전원 전압용)에 접속된 제2전원 라인(202) 사이에 접속된 발진기(101)로서, 신호 라인(208)상에 제1전원 라인(201)과 제2전원 라인(202) 사이의 전위차에 대응하는 주파수를 갖는 발진 신호를 생성하도록 구성되는 발진기(101)와, 제1전원 단자(105)(고전위 전원전압용)에 접속된 드레인, 제1전원 라인(201)에 접속된 소스 및, 제어 신호 라인(204)에 접속된 게이트를 갖는 nMOS 트랜지스터(103)를 포함한다. 신호 라인(208)상에 출력되는 발진 신호는 제1전원 라인(201)상에 나타나는 전위에 대응하는 고레벨 및 제2전원 라인(202)상에 나타나는 전위에 대응하는 저레벨을 취한다.
신호 라인(208)상에 출력된 이 발진 신호는 레벨 변환기(102)에 제공되고, 변환기(102)는, 전원 라인(201), 전원 단자(106)에 접속된 제3전원 라인(206) 및, 전원 단자(106)에 접속된 제4전원 라인(207)에 접속된다. 이 레벨 변환기(102)는 수신된 신호를, 제3전원 라인(206)상에 나타나는 전위에 대응하는 고레벨 및 제4전원 라인(207)상에 나타나는 전위에 대응하는 저레벨을 취하는 출력 신호 라인(203)상에 출력되는 신호로 변환한다.
제3도는 참조하면, 제2도에 도시된 전압 제어 발진기의 제1실시예에 사용된 발진기(101)의 회로도가 도시되어 있다. 도시된 발진기는, 링 또는 폐 루프를 형성하도록(최종 스테이지의 CMOS 인버터(INV5)의 출력을 최초 스테이지 CMOS 인버터(INV1)의 출력에 접속시킴으로써) 접속된 CMOS 인버터와 같은 홀수의 종속 접속된 인버터(도시된 예에서, 5개의 CMOS 인버터(INV1-INV5))로 구성된다. 각 CMOS 인버터(INV1-INV5)는, 제1전원 라인(201)과 제2전원 리인(202) 사이에 직렬로 접속되고 CMOS 인버터의 입력을 형성하도록 공통 접속된 게이트를 갖는 pMOS 트랜지스터(MP)와 nMOS 트랜지스터(MN)를 포함한다. pMOS 트랜지스터(MP)와 nMOS 트랜지스터(MN)의 공통 접속된 소스는 CMOS 인버터의 출력을 구성한다.
또한, 제3도에 도시된 바와 같이, 각 CMOS 인버터 내의 pMOS 트랜지스터에 대한 기판 바이어스 전위는 제1전원 라인(201)에 접속되고, 각 CMOS 인버터 내의 nMOS 트랜지스터에 대한 기판 바이어스 전위는 제2전원 라인(202)에 접속된다. 각 MOS 트랜지스터에 대한 이 기판 바이어스는 당업자에게 공지된 3중 우물(triple-well) 구조에 확실히 실현될 수 있지만, 제2도에 도시된 실시예에 있어서는, p-형 기판을 사용하는 2중 우물 구조로도 실현될 수 있으며, 이것은 당업자라면 쉽게 이해할 수 있을 것이다.
제3도에 도시된 링 발진기는, 본 발명에 따른 전압 제어 발진기의 발진기(101)로서 사용될 수 있는 한 예를 도시하는 것 뿐이며, 따라서 본 발명은 제3도에 도시된 링 발진기에 국한되지는 않는다.
제4도를 참조하면, 제2도에 도시된 전압 제어 발진기의 제1실시예에 사용된 레벨 변환기(102)의 회로도가 도시되어 있다.
도시된 레벨 변환기(102)는, 제1전원 라인(201)과 제4전원 라인(207) 사이에 직렬로 접속되고 신호 라인(208)에 공통 접속된 게이트를 갖는 pMOS 트랜지스터(MP32)와 nMOS 트랜지스터(MN31)로 구성된 CMOS 인버터 및; 제4전원 라인(207)에 공통 접속된 소스를 갖는 두개의 nMOS 트랜지스터(MN33 및 MN34)로서, 트랜지스터(MN33)의 게이트가 신호 라인(208)에 접속되고 트랜지스터(MN34)의 게이트가 CMOS 인버터의 출력(신호 라인(208)상의 신호의 반전된 신호)에 접속된 상기 두 개의 nMOS 트랜지스터(MN33 및 MN34)와, 제3전원 라인(206)과 nMOS 트랜지스터(MN33 및 MN34)의 드레인 사이에 각각 접속된 두 개의 pMOS 트랜지스터(MP35 및 MP36)로서, 트랜지스터(MP35 및 MP36)의 게이트가 nMOS 트랜지스터(MN33 및 MN34)의 드레인에 각각 교차 접속된 상기 두 개의 pMOS 트랜지스터(MP35 및 MP36)를 구비하는 차동회로;를 포함한다. 즉, pMOS 트랜지스터(MP35)의 게이트는 nMOS 트랜지스터(MN34)의 드레인에 접속되고, pMOS 트랜지스터(MP36)의 게이트는 nMOS 트랜지스터(MN33)의 드레인에 접속된다. 출력 신호 라인(203)은 pMOS 트랜지스터(MP36)의 게이트와 nMOS 트랜지스터(MN33)의 드레인 사이의 접속 노드에 접속된다.
이 장치에 의해, 출력 신호 라인(203)상에 나타나는 출력 신호의 고레벨은 제3전원 라인(206)상에 나타나는 전위를 취한다. 또한, 제4도에 도시된 레벨 변환기는 단순히 본 발명에 따른 전압 제어 발진기의 레벨 변환기(102)로서 사용될 수 있는 한 예를 도시하며, 따라서 본 발명은 제4도에 도시된 레벨 변환기에 국한되지 않는다.
제2도에 돌아가서, nMOS 트랜지스터(103)의 소스는 제1전원 라인(201)에 접속되므로, 제1전원 라인(201)의 전위(Vhin)는 제어 신호 라인(204)의 전위(Vhc)와 제1전원 라인(201)에 흐르는 전류(I)에 의해, 다음 식(1)에 의해 결정된다.
(1)
여기서, Kn은 nMOS 트랜지스터(103)의 이득 상수이고,
Vtn은 nMOS 트랜지스터(103)의 임계값이고,
αn은 소정의 상수이다.
상기 식(1)은, nMOS 트랜지스터의 포화 영역에서, nMOS 트랜지스터의 드레인 전류(IDS)가 대략 (VGS-Vt)α·(K/2)(VGS=nMOS 트랜지스터의 게이트-소스전압이고, Vt는 nMOS 트랜지스터의 임계값이다)의 값이 된다는 사실로부터 유도된다. 제2도에 도시된 회로에 있어서, VGS=Vhc-Vhin이다.
따라서, 제1전원 단자(105)에 주어진 전위가 변하더라도, 제1전원 라인(201)상의 전위(Vhin)는 변하지 않는다.
발진기(101)의 주파수는 제1전원 라인(201)과 제2전원 라인(202) 사이의 전위차에 따라서 변하며, 따라서 제어 신호 라인(204)의 전위(Vhc)에 의해 제어될 수 있다.
발진기(101)로부터 신호 라인(208)상에 출력되는 발진 신호는, 제1전원 라인(201)의 전위에 대응하는 고레벨 및 제2전원 라인(202)의 전위에 대응하는 저레벨을 취하므로, 이렇게 획득된 신호는, 레벨 변환기(102)에 의해, 제3전원 라인(206)의 전위에 대응하는 고레벨 및 제4전원 라인(207)의 전위(이것은 제2전원 라인(202)의 전위와 동일하다)에 대응하는 저레벨을 취하는 신호로 변환된다. 이 레벨 변환된 신호는 출력 신호 라인(203)상에 출력된다.
전술된 레벨 변환이 필요하지 않다면(예컨대, 출력 신호의 진폭이 작다면), 전술된 레벨 변환기(102)가 생략되더라도, 전원 전압 변동의 영향을 최소화한 전압 제어 발진기를 실현할 수 있다.
nMOS 트랜지스터(103)의 사용에 의해 전원 전압 변동의 영향을 최소화하기 위한 상기의 접근은, 전술된 전압 제어 발진기뿐만 아니고 발진기(101)가 다른 회로로 대체로 전압 제어 발진기에도 적용될 수 있다.
제5도를 참조하면, 본 발명에 따른 전압 제어 발진기의 제2실시예의 블록도가 도시되어 있다. 제5도에 있어서, 제2도에 도시된 것과 동일한 소자에는 동일한 참조 숫자가 부여되었다.
제5도에 도시된 바와 같이, 본 발명에 따른 전압 제어 발진기의 제2실시예는, 제2전원 라인(202)과 제1전원 단자(105)에 접속된 제1전원 라인(201) 사이에 접속되고, 신호 라인(208)상에, 제1전원 라인(201)과 제2전원 라인(202)사이의 전위차에 대응하는 주파수를 갖는 발진 신호를 생성하도록 구성된 발진기와; 제2전원 단자(106)에 접속된 드레인, 제2전원 라인(202)에 접속된 소스 및, 제어 신호 라인(205)에 접속된 게이트를 갖는 pMOS 트랜지스터(104)를 포함한다. 신호 라인(208)상에 출력되는 신호는, 제1전원 라인(201)상에 나타나는 전위에 대응하는 고레벨과, 제2전원 라인(202)상에 나타나는 전위에 대응하는 저레벨을 취한다.
신호 라인(208)상에 출력된 신호는 레벨 변환기(109)에 제공되고, 변환기(109)는, 제2전원 라인(202), 제1전원 단자(105)에 접속된 제3전원 라인(206) 및, 제2전원 단자(106)에 접속된 제4전원 라인(207)에 접속된다. 이 레벨 변환기(109)는, 수신된 신호를, 제3전원 라인(206)상에 나타나는 전위에 대응하는 고레벨과 제4전원 라인(207)상에 나타나는 전위에 대응하는 저레벨을 취하는 신호로 변환한다. 이 출력 신호 라인(203)상에 출력된다.
제2실시예의 발진기(101)는, 제1실시예와 유사하게, 제3도에 도시된 것과 같이 구성될 수 있다. 즉, 발진기(101)는 링 또는 폐 루프 형태로 접속된 홀수의 인버터로 구성되는 링 발진기에 의해 형성될 수 있다. 지금까지 언급한 바와 같이, 각 CMOS 인버터 내의 pMOS 트랜지스터에 대한 기판 바이어스 전위가 제1전원 라인(201)에 접속되고, 각 CMOS 인버터 내의 nMOS 트랜지스터에 대한 기판 바이어스 전위가 제2전원 라인(202)에 접속되는 효과를 위한 기판 바이어스는, 3중 우물(triple-well) 구조에서 확실히 실현될 수 있지만, 제5도에 도시된 실시예에서는 n-형 기판을 사용하여 2중 우물 구조로도 실현될 수 있으며, 이것은 당업자라면 쉽게 이해할 수 있을 것이다.
제6도을 참조하면, 제2실시예에서 사용된 레벨 변환기(109)의 회로도가 도시되어 있다.
도시된 레벨 변환기(109)는, 제3전원 라인(206)과 제2전원 라인(202) 사이에 직렬로 접속되고, 신호 라인(208)에 공통 접속된 게이트를 갖는 pMOS 트랜지스터(MP52) 및 nMOS 트랜지스터(MN51)로 구성된 CMOS 인버터 및; 제4전원 라인(207)에 공통 접속된 소스를 갖는 두 개의 nMOS 트랜지스터(MN53 및 MN54)로서, MN53의 게이트는 신호 라인(208)에 접속되고 MN54의 게이트는 CMOS 인버터의 출력(신호 라인(208)상의 신호의 반전된 신호)에 접속되는 상기 두 개의 nMOS 트랜지스터(MN53 및 MN54)와, 제3전원 라인(206)과 nMOS 트랜지스터(MN53 및 MN54)의 드레인 사이에 각각 접속된 두 개의 pMOS 트랜지스터(MP55 및 MP56)로서, pMOS 트랜지스터(MP55 및 MP56)의 게이트가 nMOS 트랜지스터(MN53 및 MN54)의 드레인에 각각 교차 접속되는 상기 두 개의 pMOS 트랜지스터(MP55 및 MP56)를 구비하는 차동회로;를 포함한다. 즉, pMOS 트랜지스터(MP55)의 게이트는 nMOS 트랜지스터(MN54)의 드레인에 접속되고, pMOS 트랜지스터(MP56)의 게이트는 nMOS 트랜지스터(MN53)의 드레인에 접속된다. 출력 신호 라인(203)은 pMOS 트랜지스터(MP56)의 게이트와 nMOS 트랜지스터(MN53)의 드레인 사이의 접속 노드에 접속된다. 또한, 제6도에 도시된 레벨 변환기는 단순히 레벨 변환기(109)의 한 예를 도시한 것 뿐이며, 따라서 본 발명은 제6도에 도시된 레벨 변환기에 국한되지는 않는다.
제5도로 돌아가서, pMOS 트랜지스터(104)의 소스는 제2전원 라인(202)에 접속되므로, 제2전원 라인(202)의 전위(Vlin)는 제어 신호 라인(205)의 전위(Vlc)와 제2전원 라인(202)에 흐르는 전류(I)에 의해, 다음 식(2)에 의해 결정된다.
(2)
여기서, Kp은 pMOS 트랜지스터(104)의 이득 상수이고,
Vtp는 pMOS 트랜지스터(104)의 임계값이고,
αp은 소정의 상수이다.
따라서, 제2전원 단자(106)에 주어진 전위가 변하더라도, 제2전원 라인(202)상의 전위(Vlin)는 변하지 않는다.
발진기(101)의 주파수는, 제1전원 라인(201)과 제2전원 라인(202) 사이의 전위차에 따라서 변하며, 따라서 제어 신호 라인(205)의 전위(Vlc)에 의해 제어될 수 있다.
발진기(101)로부터 신호 라인(208)상에 출력되는 신호는 제1전원 라인(201)의 전위에 대응하는 고레벨과 제2전원 라인(202)의 전위에 대응하는 저레벨을 취하므로, 이렇게 획득된 신호는, 레벨 변환기(109)에 의해, 제3전원 라인(206)의 전위에 대응하는 고레벨과 제4전원 라인(207)의 전위에 대응하는 저레벨을 취하는 신호로 변환된다. 이 레벨 변환된 신호는 출력 신호 라인(203)상에 출력된다.
전술된 레벨 변환이 필요하지 않다면, 전술된 레벨 변환기(109)가 생략되더라도, 전원 전압 변동의 영향을 최소화한 전압 제어 발진기를 실현할 수 있다.
pMOS 트랜지스터의 사용에 의해 전원 전압 변동의 영향을 최소화하기 위한 상기의 접근은, 전술된 전압 제어 발진기뿐만 아니라, 발진기(101)가 다른 회로로 대체된 전압 제어 발진기에도 적용될 수 있다.
제7도를 참조하면, 본 발명에 따른 전압 제어 발진기의 제3실시예의 블록도가 도시되어 있다. 제7도에서, 제2도 및 제5도에 도시된 것과 유사한 소자에는 동일한 참조 숫자가 부여되었다.
제7도에 도시된 바와 같이, 본 발명에 따른 전압 제어 발진기의 제3실시예는, 제1전원 라인(201)과 제2전원 라인(202) 사이에 접속되고 신호 라인(208)상에 제1전원 라인(201)과 제2전원 라인(202) 사이의 전위차에 대응하는 주파수를 갖는 발진 신호를 생성하도록 구성된 발진기(101)와; 제1전원 단자(105)에 접속된 드레인, 제1전원 라인(201)에 접속된 소스 및, 제어 신호 라인(204)에 접속된 게이트를 갖는 nMOS 트랜지스터(103)와; 제2전원 단자(106)에 접속된 드레인, 제2전원 라인(202)에 접속되 소스 및, 제어 신호 라인(205)에 접속된 게이트를 갖는 pMOS 트랜지스터(104)를 구비한다. 신호 라인(208)상에 출력되는 신호는, 제1전원 라인(201)상에 나타나는 전위에 대응하는 고레벨과 제2전원 라인(202)상에 나타나는 전위에 대응하는 저레벨을 취한다.
신호 라인(208) 상에 출력된 신호는 레벨 변환기(110)에 공급되는데, 변환기(110)는, 제1전원 라인(201), 제2전원 라인(202), 제1전원 단자(105)에 접속된 제3전원 라인(206) 및, 제2전원 단자(106)에 접속된 제4전원 라인(207)에 접속된다. 이 레벨 변환기(110)는, 수신된 신호를, 제1전원 단자(105)에 접속된 제3전원 라인(206)에 나타나는 전위에 대응하는 고레벨과 제2전원 단자(106)에 접속된 제4전원 라인(207)에 나타나는 전위에 대응하는 저레벨을 취하는 신호로 변환한다. 변환된 출력 신호는 출력 신호 라인(203)상에 출력된다.
제3실시예의 발진기(101)는, 제1실시예와 유사하게, 제3도에 도시된 것과 같이 구성될 수 있다.
제8도을 참조하면, 제3실시예에 사용된 레벨 변환기(110)의 회로도가 도시되어 있다.
도시된 레벨 변환기(110)는, 제1전원 라인(201)과 제2전원 라인(202) 사이에 직렬로 접속되고 신호 라인(208)에 공통 접속된 게이트를 갖는 pMOS 트랜지스터(MP72) 및 nMOS 트랜지스터(MN71)로 구성된 CMOS 인버터 및; 제4전원 라인(207)에 공통 접속된 소스를 갖는 두 개의 nMOS 트랜지스터(MN73 및 MN74)로서, 트랜지스터(MN73)의 게이트가 신호 라인(208)에 접속되고 트랜지스터(MN74)의 게이트가 CMOS 인버터의 출력(신호 라인(208)상의 신호의 반전 신호)에 접속되는 상기 두개의 nMOS 트랜지스터(MN73 및 MN74)와, 제3전원 라인(206)과 nMOS 트랜지스터(MN73 및 MN74)의 드레인 사이에 각각 접속된 두 개의 pMOS 트랜지스터(MP75 및 MP76)로서, pMOS 트랜지스터(MP75 및 MP76)의 게이트가 nMOS 트랜지스터(MN73 및 MN74)의 드레인에 각각 교차하여 접속되는 상기 두 개의 pMOS 트랜지스터(MP75 및 MP76)를 구비하는 차동 회로;를 포함한다. 즉, pMOS 트랜지스터(MP75)의 게이트는 nMOS 트랜지스터(MN74)의 드레인에 접속되고, pMOS 트랜지스터(MP76)의 게이트는 nMOS 트랜지스터(MN73)의 드레인에 접속된다.
출력 신호 라인(203)은, pMOS 트랜지스터(MP76)의 게이트와 nMOS 트랜지스터(MP73)의 드레인 사이의 접속 노드에 접속된다. 아울러 제8도에 도시된 레벨 변환기는 단순히 레벨 변환기(110)의 한 예를 도시한 것 뿐으로, 본 발명은 제8도에 도시된 레벨 변환기로 국한되지 않는다.
제7도를 참조하면, nMOS 트랜지스터(103)의 소스가 제1전원 라인(201)에 접속되기 때문에, 제1전원 라인(201)의 전위(Vhin)는, 제어 신호 라인(204)의 전위(Vhc)와 제1전원 라인(201)에 흐르는 전류(I)에 의해, 다음 식(3)에 의해 결정된다.
(3)
여기서, Kn은 nMOS 트랜지스터(103)의 이득 상수이고,
Vtn는 nMOS 트랜지스터(103)의 임계이며,
αn은 소정의 상수이다.
그러므로, 제1전원 단자(105)에 주어진 전위가 변하더라도, 제2전원 라인(201)의 전위(Vlin)는 변하지 않는다.
한편, pMOS 트랜지스터(104)의 소스가 제2전원 라인(202)에 접속되어 있기 때문에, 제2전원 라인(202)의 전위(Vlin)는, 제어 신호 라인(205)의 전위(Vlc)와 제1전원 라인(202)에 흐르는 전류(I)에 의해 다음 식(4)로부터 결정된다.
(4)
여기서, Kp는 pMOS 트랜지스터(104)의 이득 상수이고,
Vtp는 pMOS 트랜지스터(104)의 임계이며,
αp는 소정의 상수이다.
그러므로, 제2전원 단자(106)에 주어진 전위가 변하더라도, 제2전원 라인(202)의 전위(Vlin)는 변하지 않는다.
발진기(101)의 주파수는 제1전원 라인(201)과 제2전원 라인(202) 사이의 전위차에 따라 변화하고, 따라서, 제어 신호 라인(205 및 206)의 전위에 의해 제어될 수 있다.
발진기(101)로부터 신호 라인(208)에 출력된 발진 신호는, 제1전원 라인(201)의 전위에 대응하는 고레벨과 제2전원 라인(202)의 전위에 대응하는 저레벨을 취하기 때문에, 이렇게 획득된 신호는, 레벨 변환기(110)에 의해, 제3전원 라인(206)의 전위에 대응하는 고레벨과 제4전원 라인(207)의 전위에 대응하는 저레벨을 취하는 신호로 변환된다. 이 레벨 변환된 신호는 출력 신호 라인(203)에 출력된다.
전술된 레벨 변환이 필요치 않다면, 전술된 레벨 변환기(110)가 생략되어도, 전원 전압 변화의 영향을 최소화한 전압 제어 발진기를 실현할 수 있다.
상기 제3실시예에서 MOS 트랜지스터를 사용하여 전원 전압 변화의 영향을 최소화하기 위한 접근 방법은, 전술된 전압 제어 발진기뿐만 아니라, 발진기(101)가 다른 회로로 대체되는 전압 제어 발진기에도 적용될 수 있다.
제9도를 참조하면, 본 발명에 따른 전압 제어 발진기의 제4실시예의 블록도가 도시되어 있다. 제9도에 있어서, 제2도에 도시된 것과 유사한 소자에는 동일한 참조 번호가 부여되었다. 제2도와 제9도를 비교할 때, 제4실시예는, 제2도에 도시된 제1실시예의 nMOS 트랜지스터(103)가 npn 바이폴라 트랜지스터(107)로 대체되는 특징으로 한다.
제9도에 도시된 본 발명에 따른 전압 제어 발진기의 제4실시예에서, 발진기(101)는, 제1전원 라인(201)과 제2전원 단자(106)에 접속된 제2전원 라인(202) 사이에 접속되고, 신호 라인(208)상에, 제1전원 라인(201)과 제2전원 라인(202) 사이의 전위차에 대응하는 주파수를 갖는 발진 신호를 생성하도록 구성된다. npn 바이폴라 트랜지스터(107)는, 제1전원 단자(105)에 접속된 콜렉터, 제1전원 라인(201)에 접속된 에미터 및, 제어 신호 라인(204)에 접속된 베이스를 갖는다. 신호 라인(208)상에 출력된 발진 신호는, 제1전원 라인(201)의 전위에 대응하는 고레벨과 제2전원 라인(202)의 전위에 대응하는 저레벨을 취한다. 신호 라인(208)에 출력된 이 신호는 레벨 변환기(110)에 공급되고, 레벨 변환기(110)는, 수신된 신호를, 제3전원 라인(206)에 나타나는 전위에 대응하는 고레벨과 제4전원 라인(207)에 나타나는 전위에 대응하는 저레벨을 취하는 신호로 변환한다. 이 출력 신호는 출력 신호 라인(203)에 출력된다.
전압 제어 발진기의 제4실시예에 이용되는 발진기(101)는, 제1실시예와 유사하게, 제3도에 도시된 것처럼 구성되고, 레벨 변환기(102) 또한 제1실시예와 유사하게 제4도에 도시된 것처럼 구성된다. 그러나, 제3도 및 제4도에 도시된 발진기 및 레벨 변환기는 단순히 발진기 및 레벨 변환기의 한 예를 도시하는 것뿐이며, 따라서, 본 발명은 제3도 및 제4도에 도시된 구조에 국한되지 않는다.
제9도를 참조하면, 바이폴라 트랜지스터(107)의 에미터가 제1전원 라인(201)에 접속되어 있기 때문에, 제1전원 라인(201)의 전위(Vhin)는 제어 신호 라인(204)의 전위(hhc)에 의해 다음 식(5)로부터 결정된다.
Vhin=Vhc-Vben(5)
여기서, Vben은 npn 바이폴라 트랜지스터(107)의 베이스-에미터 전압으로서 상수 값이다.
따라서, 제1전원 단자(105)에 주어진 전위가 변하더라도, 제1전원 라인(201)의 전위(Vhin)는 변하지 않는다.
발진기(101)의 주파수는, 제1전원 라인(201)과 제2전원 라인(202) 사이의 전위차에 따라 변화하고, 따라서, 제어 신호 라인(204)의 전위(Vhc)에 의해 제어될 수 있다.
발진기(101)로부터 신호 라인(208)에 출력된 발진 신호는, 제1전원 라인(101)의 전위에 대응하는 고레벨과 제2전원 라인(202)의 전위에 대응하는 저레벨을 취하기 때문에, 이렇게 획득된 신호는, 레벨 변환기(102)에 의해, 제3전원 라인(206)의 전위에 대응하는 고레벨과 제4전원 라인(207)의 전위에 대응하는 저레벨을 취하는 신호로 변환된다. 이 레벨 변환된 신호는 출력 신호 라인(203)에 출력된다.
전술된 레벨 변환이 필요치 않다면, 전술된 레벨 변환기(102)가 생략되더라도, 본 발명의 전술된 동작상의 장점을 얻을 수 있다.
전술된 실시예에서 npn 트랜지스터를 사용하여 전원 전압 변화의 영향을 최소화하기 위한 접근 방법은, 전술된 전압 제어 발진기뿐만 아니라, 발진기(101)가 다른 회로로 대체되는 전압 제어 발진기에 적용될 수 있다.
제10도을 참조하면, 본 발명에 따른 전압 제어 발진기의 제5실시예의 블록도가 도시되어 있다. 제10도에, 제5도에 도시된 소자와 유사한 소자에는 동일한 참조 번호가 부여되었다. 제5도와 제10도을 비교할 때, 제5실시예는, 제5도에 도시된 제2실시예의 pMOS 트랜지스터(104)가 pnp 바이폴라 트랜지스터(108)로 대체되는 것을 특징으로 한다.
제10도에 도시된 본 발명에 따른 전압 제어 발진기의 제5실시예에 있어서, 발진기(101)는, 제2전원 라인(202)과 제1전원 단자(105)에 접속된 제1전원 라인(201) 사이에 접속되고, 신호 라인(208)상에, 제1전원 라인(201)과 제2전원 라인(202) 사이의 전위차에 대응하는 주파수를 갖는 신호를 생성하도록 구성된다. pnp 바이폴라 트랜지스터(108)는, 제2전원 단자(106)에 접속된 콜렉터, 제2전원 라인(202)에 접속된 에미터 및, 제어 신호 라인(205)에 접속된 베이스를 갖는다. 신호 라인(208)에 출력된 신호는, 제1전원 라인(201)에 나타나는 전위에 대응하는 고레벨과 제2전원 라인(202)에 나타나는 전위에 대응하는 저레벨을 취한다. 신호 라인(208)에 출력된 이 신호는 레벨 변환기(109)에 공급되고, 레벨 변환기(109)는, 수신된 신호를, 제3전원 라인(206)에 나타나는 전위에 대응하는 고레벨과 제4전원 라인(207)에 나타나는 전위에 대응하는 저레벨을 취하는 신호로 변환한다. 이 출력 신호는 출력 신호 라인(203)에 출력된다.
전압 제어 발진기의 제5실시예에 이용되는 발진기(101)는 제2실시예와 유사하게 제3도에 도시된 것처럼 구성되고, 레벨 변환기(109) 또한 제2실시예와 유사하게 제6도와 도시된 것처럼 구성된다. 그러나, 제3도 및 제6도에 도시된 발진기 및 레벨 변환기는 단순히 발진기 및 레벨 변환기의 한 예를 도시한 것뿐이며, 따라서, 본 발명은 제3도 및 제6도에 도시된 구조에 국한되지 않는다.
제10도를 다시 참조하면, 바이폴라 트랜지스터(108)의 에미터가 제2전원 라인(202)에 접속되기 때문에, 제2전원 라인(202)의 전위(Vlin)는 제어 신호 라인(205)의 전위(Vlc)에 의해, 다음 식(6)으로부터 결정된다.
Vlin=Vlc-Vbep(6)
여기서, Vbep은 pnp 바이폴라 트랜지스터(108)의 베이스-에미터 전압으로 상수 값이다.
따라서, 제2전원 단자(106)에 주어진 전위가 변화하더라도, 제2전원 라인(202)의 전위(Vlin)는 변하지 않는다.
발진기(101)의 주파수는 제1전원 라인(201)과 제2전원 라인(202) 사이의 전위차에 따라 변화하고, 따라서, 제어 신호 라인(205)의 전위(Vhc)에 의해 제어될 수 있다.
발진기(101)로부터 신호 라인(208)에 출력된 신호는, 제1전원 라인(201)의 전위에 대응하는 고레벨과 제2전원 라인(202)의 전위에 대응하는 저레벨을 취하므로, 이렇게 획득된 신호는 레벨 변환기(109)에 의해, 제3전원 라인(206)의 전위에 대응하는 고레벨과 제4전원 라인(207)의 전위에 대응하는 저레벨을 취하는 신호로 변환된다. 이 레벨 변환된 신호는 출력 신호 라인(203)에 출력된다.
전술된 레벨 변환이 필요치 않다면, 전술된 레벨 변환기(109)가 생략되더라도, 본 발명의 전술된 동작상의 장점을 얻을 수 있다.
전술된 실시예에서 pnp 바이폴라 트랜지스터를 사용하여 전원 전압 변화의 영향을 최소화하기 위한 접근 방법은, 전술된 전압 제어 발진기뿐만 아니라, 발진기(101)가 다른 회로로 대체되는 전압 제어 발진기도 적용될 수 있다.
제11도를 참조하면, 본 발명에 따른 전압 제어 발진기의 제6실시예의 블록도가 도시되어 있다. 제11도에 있어서, 제7도에 도시된 것과 유사한 소자에는 동일한 참조 숫자가 부여되었다. 제7과 제11도의 비교로부터 알 수 있듯이, 제6실시예는, 제7도에 도시된 제3실시예의 nMOS 트랜지스터(103)와 pMOS 트랜지스터(104)가 npn 바이폴라 트랜지스터(107)와 pnp 바이폴라 트랜지스터(108)로 각각 대체되는 것을 특징으로 한다.
제11도에 도시된 본 발명에 따른 전압 제어 발진기의 제6실시예에 있어서, 발진기(101)는, 제1전원 라인(201)과 제2전원라인(202) 사이에 접속되고, 신호 라인(208)상에, 제1전원 라인(201)과 제2전원 라인(202) 사이의 전위차에 대응하는 주파수를 갖는 신호를 생성하도록 구성된다. npn 바이폴라 트랜지스터(107)는, 제1전원 단자(105)에 접속된 콜렉터, 제1전원 라인(201)에 접속된 에미터 및, 제어 신호 라인(204)에 접속된 베이스를 갖는다. pnp 바이폴라 트랜지스터(108)는, 제2전원 단자(106)에 접속된 콜렉터, 제2전원 라인(202)에 접속된 에미터 및, 제어 신호 라인(205)에 접속된 베이스를 갖는다. 신호 라인(208)에 출력된 신호는, 제1전원 라인(201)에 나타나는 전위에 대응하는 고레벨과 제2전원 라인(202)에 나타나는 전위에 대응하는 저레벨을 취한다.
신호 라인(208)에 출력된 신호는 레벨 변환기(110)에 공급되며, 레벨 변환기(110)는, 수신된 신호를, 제3전원 라인(206)에 나타나는 전위에 대응하는 고레벨과 제4전원 라인(207)에 나타나는 전위에 대응하는 저레벨을 취하는 신호로 변환한다. 이 출력 신호는 출력 신호 라인(203)에 출력된다.
전압 제어 발진기의 제6실시예에 사용된 발진기(101)는 제3실시예와 유사하게 도 3에 도시된 것처럼 구성되고, 레벨 변환기(110) 또한 제3실시예와 유사하게 제8도에 도시된 것처럼 구성된다. 그러나, 제3도 및 제8도에 도시된 발진기 및 레벨 변환기는 단순히 발진기 및 레벨 변환기의 한 예를 도시하는 것뿐이며, 따라서, 본 발명은 제3도 및 제8도에 구조에 국한되지 않는다.
제11도를 다시 참조하면, 바이폴라 트랜지스터(107)의 에미터가 제1전원 라인(201)에 접속되어 있기 때문에, 제1전원 라인(201)의 전위(Vhin)는, 제어 신호 라인(204)의 전위(Vhc)에 의해, 다음 식(7)으로부터 결정된다.
Vhin=Vhc-Vben(7)
여기서, Vben은 npn 바이폴라 트랜지스터(107)이 베이스-에미터 전압으로서 상수 값이다.
따라서, 제1전원 단자(105)에 주어진 전위가 변화하더라도, 제1전원 라인(201)의 전위(Vhin)는 변하지 않는다.
또한, 바이폴라 트랜지스터(108)의 에미터는 제2전원 라인(202)에 접속되기 때문에, 제2전원 라인(202)의 전위(Vlin)는 제어 신호 라인(205)의 전위(Vlc)에 의해, 다음 식(8)으로부터 결정된다.
Vlin=Vlc-Vbep(8)
여기서, Vbep은 pnp 바이폴라 트랜지스터(108)의 베이스-에미터 전압으로서 상수 값이다.
따라서, 제2전원 단자(106)에 주어진 전위가 변하더라도, 제2전원 라인(202)의 전위(Vlin)는 변하지 않는다.
발진기(101)의 주파수는, 제1전원 라인(201)과 제2전원 라인(202) 사이의 전위차에 따라 변화하고, 따라서 제어 신호 라인(204 및 205)의 전위에 의해 제어될 수 있다.
발진기(101)로부터 신호 라인(208)에 출력된 신호는, 제1전원 라인(201)의 전위에 대응하는 고레벨과 제2전원 라인(202)의 전위에 대응하는 저레벨을 취하기 때문에, 이렇게 획득된 신호는, 레벨 변환기(102)에 의해, 제3전원 라인(206)의 전위에 대응하는 고레벨과 제4전원 라인(207)의 전위에 대응하는 저레벨을 취하는 신호로 변환된다. 이 레벨 변환된 신호는 출력 신호 라인(203)에 출력된다.
전술된 레벨 변환이 필요치 않다면, 전술된 레벨 변환기가 생략되더라도, 본 발명의 전술된 동작상의 장점을 얻을 수 있다.
전술된 실시예에서 바이폴라 트랜지스터를 사용하여 전원 전압 변화의 영향을 최소화하기 위한 전술된 접근 방법은, 전술된 전압 제어 발진기뿐만 아니라, 발진기(101)가 다른 회로로 대체되는 전압 제어 발진기에도 적용될 수 있다.
제12도를 참조하면, 본 발명에 따른 전압 제어 발진기의 실시예에 사용된 발진기의 다른 예의 회로도가 도시되어 있다.
제12도에 도시된 발진기는, 한 쌍의 추가 제어 신호 라인(209 및 210)에 의해 홀수의 CMOS 인버터의 구동 전류를 제어하도록 구성된다. 따라서, 제12도에 도시된 발진기는, 제1전원 라인(201)용 단자, 제2전원 라인(202)용 단자 및, 출력 신호 라인(208)용 단자와 함께, 한쌍의 추가 제어 신호 단자를 갖는다.
제12도에 도시된 발진기는, 제3도에 도시된 발진기와 유사하게, 링 발진기를 구성하기 위해 링 또는 폐루프를 형성하도록 종속 접속된 홀수의 CMOS 인버터(도시된 예에서는 5개의 CMOS 인버터(INV1 내지 INV5))를 포함한다. 또한, 추가 pMOS 트랜지스터(MPCP)는, 제1전원 공급 라인(201)과, 링 발진기를 구성하는 모든 CMOS 인버터의 각각의 CMOS 인버터의 pMOS 트랜지스터(MP)의 소스 사이에 접속되고, 각각의 추가 pMOS 트랜지스터(MPCP)의 게이트는 추가 제어 신호 라인(209)에 접속된다. 추가 nMOS 트랜지스터(MNCN)는, 제2전원 라인(202)과, 상기 CMOS 인버터의 nMOS 트랜지스터(MN)의 소스 사이에 접속되고, 각각의 추가 nMOS 트랜지스터(MNCN)의 게이트는 추가 제어 신호 라인(210)에 접속된다.
이제, 제3도에 도시된 발진기 대신, 제12도에 도시된 발진기가 제2도에 도시된 전압 제어 발진기의 제1실시예에 포함되는 변형된 실시예의 동작을 설명한다. 그러므로, 변형된 실시예는 제어 신호 라인(204, 209 및 210)에 의해 발진 주파수를 제어할 수 있다.
제어 신호 라인(209 및 210)의 전압 레벨은, 링 발진기를 형성하는 CMOS 인버터들(INV1 내지 INV5)의 각각의 CMOS 인버터의 상승 시간 및 하강 시간을 각각 제어한다. 따라서, 통상적인 응용에 있어서, 서로 동일한 하강 및 상승 시간을 형성하기 위해, 제어 신호 라인(209)의 전압 레벨(Vf)과 신호 라인(210)의 전압 레벨(Vr)은 특정 관계, 예컨대, 다음 식(9)을 충족시키도록 결정된다.
Vr=f(Vf) (9)
여기서, 함수 f는 제어 신호 라인(209 및 210)에 각각 접속된 pMOS 트랜지스터와 nMOS 트랜지스터의 특성에 의해 결정된다.
따라서, 통상적인 응용에 있어서, 전압 제어 발진기의 발진 주파수는 제어 신호 라인(204 및 209)의 두 개의 전압 레벨에 의해 제어될 수 있다.
여기서, 등식 Vr=f(Vf)를 상세히 설명한다.
제어 신호 라인(209)에 접속된 pMOS 트랜지스터의 게이트 전압(Vf) 및 드레인 전류(If)는 다음 관계를 갖는다.
여기서, Vtp는 pMOS 트랜지스터의 임계이고,
αp및 Kp는 pMOS 트랜지스터에 의해 결정된 상수이며,
VDD는 전원 라인(201)의 전위이다.
유사하게, 제어 신호 라인(210)에 접속된 nMOS 트랜지스터의 게이트 전압(Vr)과 드레인 전류(Ir)는 다음 관계를 갖는다.
여기서, Vth는 nMOS 트랜지스터의 임계이고,
αn및 Kn은 nMOS 트랜지스터에 의해 결정된 상수이다.
출력 신호 라인(208)으로부터 얻어진 신호가 서로 동일한 상승 및 하강 시간을 갖기 위해서는, If=Ir이 되어야 한다. 따라서
된다.
여기서, Kp=Kn, Vtp=Vtn및, αn=αp라고 가정하면, Vr=Vr=VDD-Vf가 된다. 따라서, 이 경우에, f(x)=VDD-x가 된다.
일반적으로, 전압 제어 발진기에 포함된 트랜지스터의 게이트 길이 및 임계의 변화로 인한 장치 특성의 변화, 배선 도체의 용량 및 저항과 같은 특성값의 변화와, 온도 및 전원 전압과 같은 동작 환경의 변화는, 전압 제어 발진기의 이득의 변화를 초래한다. 즉, 제어 신호 라인의 전압 레벨에 대한 발진 주파수의 변화율을 변화시킨다.
전압 제어 발진기의 이 변형된 실시예는 제어 신호 라인(204)과 제어 신호 라인(209)의 두 개의 전압 레벨에 의한 발진 주파수를 제어할 수 있기 때문에, 상기 장치의 특성, 배선 특성 및 동작 환경에서의 전술된 변화를 보상하기 위해 이들 제어 라인(204 및 209) 중 한 라인을 사용할 수 있다.
제13도는 참조하면, 제12도에 도시된 발진기 대신 사용될 수 있는 발진기의 제 3예를 도시한 회로도가 도시되어 있다.
제13도에 도시된 제3예는, 제3도에 도시된 발진기와 유사하게, 링 발진기를 구성하기 위해 링 또는 폐루프를 형성하도록 종속 접속된 홀수개의 CMOS 인버터(INV1, INV2, ···)를 포함한다. 더욱이, 추가 nMOS 트랜지스터(MNc)는 드레인에서, 링 발진기를 구성하는 모든 CMOS 인버터들의 각각의 CMOS 인버터의 출력에 접속되고, 각각의 추가 nMOS 트랜지스터(MNc)의 게이트는 추가 제어 신호 라인(210)에 접속된다. 추가 nMOS 트랜지스터(MNc)의 소스는 캐패시터(C)의 한 단부에 접속되고, 캐패시터(C)의 다른 단부는 제2전원 라인(202)에 접속된다. 이 장치에 의해, 각각 nMOS 트랜지스터(MNc)의 임피던스는 추가 제어 신호 라인(210)의 전압에 의해 제어되기 때문에, 각각의 CMOS 인버터의 지연 시간은 변화되고, 그 결과 링 발진기의 발진 주파수는 제어 신호 라인(204)(및/또는 205)의 전압 뿐만 아니라, 추가 제어 신호 라인(210)의 전압에 의해 변화되거나 제어된다.
또한, 제3도에 도시된 발진기와 유사하게, 제12도 및 제13도에 도시된 발진기 각각에 있어서, 각각의 발진기 내에 포함된 pMOS 트랜지스터의 각각에 대한 기판 바이어스 전위는 제1전원 라인(201)에 접속되고, 각각의 발진기 내에 포함된 nMOS 트랜지스터의 각각에 대한 기판 바이어스 전위는 제2전원 라인(202)에 접속된다. 전술된 것처럼, 기판 바이어싱은 3중 구조에서 확실히 실현될 수 있지만, 발진기가 제2도에 도시된 제1실시에에서 포함될 때에는 P-형 기판을 사용하는 2중 구조에서도 실현될 수 있고, 발진기가 제5도에 도시된 제2실시예에 포함될 때에는 n-형 기판을 사용하는 2중 구조에서도 실현된다. 이것은 본 기술 분야에 숙련된 사람이라면 쉽게 이해할 수 있을 것이다.
전술된 것처럼, 본 발명에 따른 전압 제어 발진기는, MOS 트랜지스터의 소스 전극의 전위가 MOS 트랜지스터의 드레인 전극의 전압과 관계없이 게이트 전압 및 드레인 전류에 의해 결정되는 특성을 사용함으로써, 전원 전압 변화에 대해 우수한 무감도를 실현한다.
간단히, 본 발명에 따른 전압 제어 발진기는, 제1전원 라인과 제2전원 라인 사이의 전압차에 의해 결정된 발진 주파수를 갖는 발진기에 있어서, MOS 트랜지스터는 MOS 트랜지스터의 소스가 제1 또는 제2전원 라인에 접속되고, MOS 트랜지스터의 드레인이 변화할 수 있는 전원 전압에 접속되는 식으로 삽입됨으로써, MOS 트랜지스터의 소스의 전위가 제어되는, 즉, MOS 트랜지스터의 게이트에 인가된 전압과 MOS 트랜지스터의 드레인 전류에 의해 결정되는 것을 특징으로 한다. MOS 트랜지스터의 드레인 전류 자체는 MOS 트랜지스터의 게이트 전압과 발진기의 소비 전류에 의해 결정되고, 발진기의 소비 전류는 또한 MOS 트랜지스터의 게이트 전압에 의해 직접 결정된다. 그러므로, 발진기의 발진 주파수는 MOS 트랜지스터의 게이트 전압에 의해 결정되고, MOS 트랜지스터의 드레인의 전압이 변하더라도, MOS 트랜지스터의 소스의 전압은 변하지 않고, 그 결과, 본 발명에 따른 전압 제어 발진기는 전원 전압 변화에 의해 영향을 받지 않는다.
본 발명에 따른 전압 제어 발진기에서는, MOS 트랜지스터 대신 바이폴라 트랜지스터가 사용되어도 동일한 장점을 얻을 수 있다.
본 발명은 특정 실시예를 참조로 하여 도시 및 설명되었다. 그러나, 본 발명은 예시된 구조의 세부사항에 국한되지 않으며, 첨부된 특허청구범위의 범위 내에서 수정 및 변형이 이루어 질 수 있다는 것에 주의해야 한다.

Claims (14)

  1. 전압 제어 발진기에 있어서,
    고전위 전원 라인과 저전위 전원 라인 사이에 접속되어, 고전위 전원 라인과 저전위 전원 라인 사이의 전압차에 따라 변하는 주파수를 갖는 발진 신호를 발생하는 발진기와,
    상기 고전위 전원 라인과 상기 저전위 전원 라인 중 한 라인과 전원 단자 사이에 접속되어, 상기 고전위 전원 라인과 상기 저전위 전원 라인 중 한 라인에 전압을 공급하는 트랜지스터를 포함하고,
    상기 트랜지스터의 제어 단자에 제어 신호가 인가되어 상기 발진기의 발전 주파수를 제어하는 전압 제어 발진기.
  2. 제1항에 있어서, 상기 트랜지스터는 상기 고전위 전원 라인과 상기 저전위 전위 라인 중 한 라인에 접속된 소스와, 상기 전원 단자에 접속된 드레인을 갖는 MOS 트랜지스터이고, 상기 제어 신호는 상기 MOS 트랜지스터의 게이트 전극에 인가되는 전압 제어 발진기.
  3. 제1항에 있어서, 상기 트랜지스터는 상기 고전위 전원 라인과 상기 저전위 전원 라인 중 한 라인에 접속된 에미터와, 상기 전원 단자에 접속된 콜렉터를 갖는 바이폴라 트랜지스터이고, 상기 제어 신호는 상기 바이폴라 트랜지스터의 베이스 전극에 인가되는 전압 제어 발진기.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 고전위 전원 라인, 상기 저전위 전원 라인 및, 상기 전원 단자에 접속된 레벨 시프트 수단을 더 포함하고, 상기 레벨 시프트 수단은, 상기 발진기로부터 출력된 상기 발진 신호를 수신하여, 상기 고전위 전원 라인과 상기 저전위 전원 라인 중 한 라인의 전위에 대응하는 상기 발진 신호의 레벨을 상기 전원 단자의 전압 레벨로 변환하는 것을 특징으로 하는 전압 제어 발진기.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 발진기는 상기 고전위 전원 라인용 단자, 상기 저전위 전원 라인용 단자 및, 상기 출력 신호용 단자와 함께, 제어 단자를 가지며, 상기 발진기는 상기 제어 단자에 인가된 전압에 의해 상기 발진기의 발진 신호의 상기 주파수를 제어할 수 있도록 구성되는 전압 제어 발진기.
  6. 전압 제어 발진기에 있어서,
    제1전원 라인과 제2전원 라인 사이에 접속되고, 상기 제1전원 라인과 상기 제2전원 라인 사이의 전압차에 따라 변화된 주파수를 갖는 발진 신호를 출력하는 출력 노드를 갖는 발진기와;
    상기 제2전원 라인과 제3전원 라인에 접속되고, 상기 발진기의 상기 출력 노드에 접속된 입력 노드와 출력 신호를 출력하는 출력 단자를 가지고, 상기 발진 신호의 진폭을, 상기 제2전원 라인과 상기 제3전원 라인 사이의 전압차에 대응하는 상기 출력 신호의 진폭으로 변환하는 레벨 변환기 및;
    상기 제1전원 라인과 상기 제3전원 라인 사이에 접속되고, 제어 신호를 수신하도록 접속된 제어 전극을 제어 단자를 가짐으로써, 상기 발진기의 상기 발진 신호의 발진 주파수가 상기 제어 신호의 전압에 의해 제어되도록 하는 트랜지스터;를 포함하는 전압 제어 발진기.
  7. 제6항에 있어서, 상기 제2전원 라인은 저전위 전원 전압에 접속되고, 상기 제3전원 라인은 고전위 전원 전압에 접속되며, 상기 트랜지스터는 상기 제1전원 라인에 접속된 소스와, 상기 제3전원 라인에 접속된 드레인을 갖는 nMOS 트랜지스터이고, 상기 nMOS 트랜지스터의 게이트는 상기 제어 신호를 수신하도록 접속되는 전압 제어 발진기.
  8. 제6항에 있어서, 상기 제2전원 라인은 고전위 전원 전압에 접속되고, 상기 제3전원 라인은 저전위 전원 전압에 접속되며, 상기 트랜지스터는 상기 제1전원 라인에 접속된 소스와, 상기 제3전원 라인에 접속된 드레인을 갖는 pMOS 트랜지스터이고, 상기 pMOS 트랜지스터의 게이트는 상기 제어 신호를 수신하도록 접속되는 전압 제어 발진기.
  9. 제6항에 있어서, 상기 제2전원 라인은 저전위 전원 전압에 접속되고, 상기 제3전원 라인은 고전위 전원 전압에 접속되며, 상기 트랜지스터는 상기 제3전원 라인에 접속된 콜렉터와, 상기 제1전원 라인에 접속된 에미터를 갖는 npn 트랜지스터이고, 상기 npn 트랜지스터의 베이스는 상기 제어 신호를 수신하도록 접속되는 전압 제어 발진기.
  10. 제6항에 있어서, 상기 제2전원 라인은 고전위 전원 전압에 접속되고, 상기 제3전원 라인은 저전위 전원 전압에 접속되며, 상기 트랜지스터는 상기 제3전원 라인에 접속된 콜렉터와, 상기 제1전원 라인에 접속된 에미터를 갖는 pnp 트랜지스터이고, 상기 pnp 트랜지스터의 베이스는 상기 제어 신호를 수신하도록 접속되는 전압 제어 발진기.
  11. 전압 제어 발진기에 있어서,
    제1전원 라인과 제2전원 라인 사이에 접속되고, 상기 제1전원 라인과 상기 제2전원 라인 사이의 전압차에 따라 변화된 주파수를 갖는 발진 신호를 출력하는 출력 노드를 갖는 발진기와;
    제3전원 라인과 제4전원 라인 사이에 접속되고, 상기 발진기의 상기 출력 노드에 접속된 입력 노드와 출력 신호를 출력하는 출력 단자를 가지고, 상기 발진 신호의 진폭을, 상기 제3전원 라인과 상기 제4전원 라인 사이의 전압차에 대응하는 상기 출력 신호의 진폭으로 변환하는 레벨 변환기와;
    상기 제1전원 라인과 상기 제3전원 라인 사이에 접속되고, 제1제어 신호를 수신하도록 접속된 제어 전극을 갖는 제1트랜지스터 및;
    상기 제2전원 라인과 상기 제4전원 라인 사이에 접속되고, 제2제어 신호를 수신하도록 접속된 제어 전극을 갖는 제2트랜지스터;를 포함하여,
    상기 발진기의 상기 발진 신호의 발진 주파수는 상기 제1제어 신호의 전압과 상기 제2제어 신호의 전압에 의해 제어되는 전압 제어 발진기.
  12. 제11항에 있어서, 상기 제3전원 라인은 고전위 전원 전압에 접속되고, 상기 제4전원 라인은 저전위 전원 전압에 접속되며, 상기 제1트랜지스터는 상기 제1전원 라인에 접속된 소스와, 상기 제3전원 라인에 접속된 드레인을 갖는 nMOS 트랜지스터이고, 상기 nMOS 트랜지스터의 게이트는 상기 제1제어 신호를 수신하도록 접속되며, 상기 제2트랜지스터는 상기 제2전원 라인에 접속된 소스와, 상기 제4전원 라인에 접속된 드레인을 갖는 pMOS 트랜지스터이고, 상기 pMOS 트랜지스터의 게이트는 상기 제2제어 신호를 수신하도록 접속되는 전압 제어 발진기.
  13. 제11항에 있어서, 상기 제3전원 라인은 고전위 전원 전압에 접속되고, 상기 제4전원 라인은 저전위 전원 전압에 접속되며, 상기 제1트랜지스터는 상기 제3전원 라인에 접속된 콜렉터와, 상기 제1전원 라인에 접속된 에미터를 갖는 npn 트랜지스터이고, 상기 npn 트랜지스터의 베이스는 상기 제1제어 신호를 수신하도록 접속되며, 상기 제2트랜지스터는 상기 제4전원 라인에 접속된 콜렉터와, 상기 제2전원 라인에 접속된 에미터를 갖는 pnp 트랜지스터이고, 상기 pnp 트랜지스터의 베이스는 상기 제2제어 신호를 수신하도록 접속되는 전압 제어 발진기.
  14. 제4항에 있어서, 상기 발진기는 상기 고전위 전원 라인용 단자, 상기 저전위 전원 라인용 단자 및, 상기 출력 신호용 단자와 함께, 제어 단자를 가지며, 상기 발진기는 상기 제어 단자에 인가된 전압에 의해 상기 발진기의 발진 신호의 상기 주파수를 제어할 수 있도록 구성되는 전압 제어 발진기.
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